JPH0543292B2 - - Google Patents
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- JPH0543292B2 JPH0543292B2 JP62288584A JP28858487A JPH0543292B2 JP H0543292 B2 JPH0543292 B2 JP H0543292B2 JP 62288584 A JP62288584 A JP 62288584A JP 28858487 A JP28858487 A JP 28858487A JP H0543292 B2 JPH0543292 B2 JP H0543292B2
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Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はGaAs半導体装置の製造方法に係り、
特にGaAsMESFET及びこれらを用いた集積回
路高性能化に好適なGaAs半導体装置の製造方法
に関する。
特にGaAsMESFET及びこれらを用いた集積回
路高性能化に好適なGaAs半導体装置の製造方法
に関する。
［従来の技術］
GaAsMESFETは従来、高耐熱ゲート金属を
用い、これをマスクに低抵抗層をイオン打込みと
アニールで形成したり、あるいはMO−VPE（有
機メタル系気相成長）法による選択成長技術によ
つて低抵抗層を形成したりするセルフアライン技
術によつて高性能化をはかつていた。これらにつ
いては例えば、ジヤパニーズ ジヤーナル オブ
アプライド フイジツクス 23、メイ（1984）
第L342頁から第L345頁（Japanese Journal of
Applied Physics、23、May（1984）ppL342−
345）で述べられている。
用い、これをマスクに低抵抗層をイオン打込みと
アニールで形成したり、あるいはMO−VPE（有
機メタル系気相成長）法による選択成長技術によ
つて低抵抗層を形成したりするセルフアライン技
術によつて高性能化をはかつていた。これらにつ
いては例えば、ジヤパニーズ ジヤーナル オブ
アプライド フイジツクス 23、メイ（1984）
第L342頁から第L345頁（Japanese Journal of
Applied Physics、23、May（1984）ppL342−
345）で述べられている。
［発明が解決しようとする問題点］
上記従来技術では、低抵抗層MO−VPE法で形
成する方法の方が低抵抗化ができる、処理温
度が700℃以下と低い、短ゲート効果が少ない、
などの長所があつた。しかし選択成長の本質的な
問題点として、成長前の試料表面処理の影響をう
け易く、また選択的成長部分のエツジ部は異常成
長、異常特性が生じ易く、これがFETの素子特
性を劣化させる要因となつていた。FETを多数
個、集積した回路では、素子のサイズによつて上
記の問題が生じ、これが歩留りを低下させる主な
要因となつていた。本発明の目的は、MO−VPE
やMBEによる結晶成長法の方がイオン打込み法
により低抵抗化できるという長所を生かして、高
性能のGaAsMESFETを多数個含むデバイスを
再現性良く製作できる製造方法を提供することに
ある。
成する方法の方が低抵抗化ができる、処理温
度が700℃以下と低い、短ゲート効果が少ない、
などの長所があつた。しかし選択成長の本質的な
問題点として、成長前の試料表面処理の影響をう
け易く、また選択的成長部分のエツジ部は異常成
長、異常特性が生じ易く、これがFETの素子特
性を劣化させる要因となつていた。FETを多数
個、集積した回路では、素子のサイズによつて上
記の問題が生じ、これが歩留りを低下させる主な
要因となつていた。本発明の目的は、MO−VPE
やMBEによる結晶成長法の方がイオン打込み法
により低抵抗化できるという長所を生かして、高
性能のGaAsMESFETを多数個含むデバイスを
再現性良く製作できる製造方法を提供することに
ある。
［問題点を解決するための手段］
上記目的は以下に述べる技術手段により達成で
きる。
きる。
あらかじめｎ形能動層を形成したGaAs基板結
晶の全面に、MO−VPE法あるいはMBE
（Molecular Beam Epitaxy）法によりまず
AlGaAs層、つづいてGaAs層の二層構造を基本
とする低抵抗層を形成する。次にこの低抵抗層の
ゲートと周辺の領域を除去し、ソースとドレイン
領域だけに上記低抵抗層を形成することにより達
成できる。
晶の全面に、MO−VPE法あるいはMBE
（Molecular Beam Epitaxy）法によりまず
AlGaAs層、つづいてGaAs層の二層構造を基本
とする低抵抗層を形成する。次にこの低抵抗層の
ゲートと周辺の領域を除去し、ソースとドレイン
領域だけに上記低抵抗層を形成することにより達
成できる。
［作用］
第１図を用いて本発明の作用を説明する。能動
層２上面に形成した低抵抗層４，５は直列抵抗の
低減に寄与し、かつ短チヤネル効果の改善に効果
的である。この低抵抗層はn+−AlGaAs層４とn+
−GaAs層５から構成されているので、お互の膜
はエツチングに対して選択性があり、垂直に近い
断面形状を得ることができる。この低抵抗層の側
壁に設けたSiO2膜７はゲート電極６と低抵抗層
４，５の接触を防ぎ、ゲート耐圧の向上およびセ
ルフアラインされたゲート電極の形成に効果的で
ある。
層２上面に形成した低抵抗層４，５は直列抵抗の
低減に寄与し、かつ短チヤネル効果の改善に効果
的である。この低抵抗層はn+−AlGaAs層４とn+
−GaAs層５から構成されているので、お互の膜
はエツチングに対して選択性があり、垂直に近い
断面形状を得ることができる。この低抵抗層の側
壁に設けたSiO2膜７はゲート電極６と低抵抗層
４，５の接触を防ぎ、ゲート耐圧の向上およびセ
ルフアラインされたゲート電極の形成に効果的で
ある。
［実施例］
以下、本発明の一実施例を第２図ａ〜第２図ｅ
のGaAs・MESFETの製造工程の素子断面図に
より説明する。半絶縁性GaAs基板１の表面にま
ず約50nｍの膜厚をもつ、低抵抗層AlGaAs層４
１をエピタキシヤル成長させる。つづいて、ウエ
ハの所望の位置にホトレジスト２００でパターニ
ングして、これをイオン打込みのマスクとして、
MgとSiイオン３００，３０１をそれぞれ打込む。
これによつてGaAs基板１の内部にｐ形の埋込み
層３とｎ形能動層２を部分的に形成する（第２図
ａ）。この場合、MgとSiはそれぞれｐ形とｎ形の
不純物として働き、ｐ形埋込み層３はFETの性
能を向上させるために入れたもので、通常は用い
なくてもよい場合もある。つづいてホトレジスト
２００を除去後、SiO2をキヤツプ膜として形成
してアニールを〜800℃の温度で行ない、上述の
MgとSiイオンをキヤリアとして活性化をする。
この後SiO2膜を除去して、低抵抗のAlGaAs層４
１の表面をわずかに削つたのち、この表面に重ね
て、AlGaAs４２を約10nｍとGaAs５を約300nｍ
の厚さに連続成長する（第２図ｂ）。AlGaAs層
４とGaAs層５はどちらも約1019cm-3以上のキヤ
リア濃度をもつｎ形低抵抗のオーミツク層であ
る。この後、ホトレジスト２１０をマスクにして
不用のGaAs層５とAlGaAs層４を以下の方法で
除去する。つまり、まず不用のGaAsはCl素のガ
スを用いた異方性ドライエツチングで削り、
AlGaAs表面で止める。このエツチング条件では
AlGaAsはほとんど削れぬために可能である。つ
づいて、今後はGaAsがほとんど削れぬウエツト
エツチング液（HF＋H2O系）でAlGaAsを削り、
イオン打込みで作つたｎ形能動層２の表面を出す
（第２図ｃ）。つづいてホトレジスト２１０を残し
たまま、低温でSiO2系の膜を約300nｍの厚さに
被着したあと異方性エツチングどSiO2の側壁７
を形成する。つづいで、ホトレジスト２１０をま
だ残したまま、ゲート部だけを露出してホトレジ
ストマスクを形成したのち、シヨツトキ形接合と
なる金属（例えばAl、Ti、Mo、Ｗ、WSixなど）
を被着してリフトオフ法により不用の金属を除去
してゲート電極６を形成する（第２図ｄ）。SiO2
側壁７はゲート電極６が低抵抗層４，５と接触す
るのをさけるために設けたものである。つづいて
SiO2膜８を約300nｍの厚さに被着して、ソース
電極９とドレイン電極１０をAuGe系オーミツク
金属で形成し、GaAsMESFETの構造を得る
（第２図ｅ）。
のGaAs・MESFETの製造工程の素子断面図に
より説明する。半絶縁性GaAs基板１の表面にま
ず約50nｍの膜厚をもつ、低抵抗層AlGaAs層４
１をエピタキシヤル成長させる。つづいて、ウエ
ハの所望の位置にホトレジスト２００でパターニ
ングして、これをイオン打込みのマスクとして、
MgとSiイオン３００，３０１をそれぞれ打込む。
これによつてGaAs基板１の内部にｐ形の埋込み
層３とｎ形能動層２を部分的に形成する（第２図
ａ）。この場合、MgとSiはそれぞれｐ形とｎ形の
不純物として働き、ｐ形埋込み層３はFETの性
能を向上させるために入れたもので、通常は用い
なくてもよい場合もある。つづいてホトレジスト
２００を除去後、SiO2をキヤツプ膜として形成
してアニールを〜800℃の温度で行ない、上述の
MgとSiイオンをキヤリアとして活性化をする。
この後SiO2膜を除去して、低抵抗のAlGaAs層４
１の表面をわずかに削つたのち、この表面に重ね
て、AlGaAs４２を約10nｍとGaAs５を約300nｍ
の厚さに連続成長する（第２図ｂ）。AlGaAs層
４とGaAs層５はどちらも約1019cm-3以上のキヤ
リア濃度をもつｎ形低抵抗のオーミツク層であ
る。この後、ホトレジスト２１０をマスクにして
不用のGaAs層５とAlGaAs層４を以下の方法で
除去する。つまり、まず不用のGaAsはCl素のガ
スを用いた異方性ドライエツチングで削り、
AlGaAs表面で止める。このエツチング条件では
AlGaAsはほとんど削れぬために可能である。つ
づいて、今後はGaAsがほとんど削れぬウエツト
エツチング液（HF＋H2O系）でAlGaAsを削り、
イオン打込みで作つたｎ形能動層２の表面を出す
（第２図ｃ）。つづいてホトレジスト２１０を残し
たまま、低温でSiO2系の膜を約300nｍの厚さに
被着したあと異方性エツチングどSiO2の側壁７
を形成する。つづいで、ホトレジスト２１０をま
だ残したまま、ゲート部だけを露出してホトレジ
ストマスクを形成したのち、シヨツトキ形接合と
なる金属（例えばAl、Ti、Mo、Ｗ、WSixなど）
を被着してリフトオフ法により不用の金属を除去
してゲート電極６を形成する（第２図ｄ）。SiO2
側壁７はゲート電極６が低抵抗層４，５と接触す
るのをさけるために設けたものである。つづいて
SiO2膜８を約300nｍの厚さに被着して、ソース
電極９とドレイン電極１０をAuGe系オーミツク
金属で形成し、GaAsMESFETの構造を得る
（第２図ｅ）。
次に本発明の他の実施例を第３図ａおよび第３
図ｂによつて説明する。本実施例は第２図ａ〜第
２図ｅで述べたものを基本としていて、変更され
た部分のみを説明する。
図ｂによつて説明する。本実施例は第２図ａ〜第
２図ｅで述べたものを基本としていて、変更され
た部分のみを説明する。
第２図ｃに於て、GaAs層５をドライエツチで
加工したのち、AlGaAs層４を残したまま、SiO2
の側壁７を設けている（第３図ａ）。これはSiO2
を加工するドライエツチのダメージや削れを能動
層２へ直接影響させぬよう、AlGaAs４を残し
た。つづいてAlGaAs４をウエツトエツチで除去
したのち、スパツタによつてMo、Ｗあるいはこ
れらのシリサイド金属を被着した。つづいてゲー
ト電極に相当するホトレジストパターン２２０を
形成後、不用のメタルをドライエツチで除去しゲ
ート電却６０を形成した（第３図ｂ）。
加工したのち、AlGaAs層４を残したまま、SiO2
の側壁７を設けている（第３図ａ）。これはSiO2
を加工するドライエツチのダメージや削れを能動
層２へ直接影響させぬよう、AlGaAs４を残し
た。つづいてAlGaAs４をウエツトエツチで除去
したのち、スパツタによつてMo、Ｗあるいはこ
れらのシリサイド金属を被着した。つづいてゲー
ト電極に相当するホトレジストパターン２２０を
形成後、不用のメタルをドライエツチで除去しゲ
ート電却６０を形成した（第３図ｂ）。
以上、実施例で詳しく述べたが、本発明の趣旨
から、SiO2の側壁は必須の工程ではなく、例え
ばホトレジストをマスクしたGaAs層のサイドエ
ツチによつてゲート電極とn+GaAsおよび
AlGaAsの接触をさけることは可能である。ま
た、ソース・ドレイン電極の下部に相当する基板
に高濃度のイオン打込みによつて低抵抗層をあら
かじめ形成しておいても、本発明の趣旨を逸脱す
るものではない。
から、SiO2の側壁は必須の工程ではなく、例え
ばホトレジストをマスクしたGaAs層のサイドエ
ツチによつてゲート電極とn+GaAsおよび
AlGaAsの接触をさけることは可能である。ま
た、ソース・ドレイン電極の下部に相当する基板
に高濃度のイオン打込みによつて低抵抗層をあら
かじめ形成しておいても、本発明の趣旨を逸脱す
るものではない。
［発明の効果］
本発明によれば、低抵抗の結晶成長層を再現性
良く形成することができるので、ウエーハ面内に
わたつてFET素子特性を均一にかつ高性能化で
きる。
良く形成することができるので、ウエーハ面内に
わたつてFET素子特性を均一にかつ高性能化で
きる。
第１図は本発明の説明のためのGaAsFET素子
構造の断面図、第２図ａ〜第２図ｅは本発明の一
実施例のFETの製造工程断面図、第３図ａおよ
び第３図ｂは本発明の他の実施例のFETの製造
工程断面図である。 １……半絶縁性基板結晶、２……ｎ形能動層、
３……ｐ型埋込み層、４，４１，４２……n+−
AlGaAs層、５……n+−GaAs層、７……SiO2の
側壁、６，６０……ゲート電極、９……ソース電
極、１０……ドレイン電極、３００……Mgイオ
ン、３０１……Siイオン。
構造の断面図、第２図ａ〜第２図ｅは本発明の一
実施例のFETの製造工程断面図、第３図ａおよ
び第３図ｂは本発明の他の実施例のFETの製造
工程断面図である。 １……半絶縁性基板結晶、２……ｎ形能動層、
３……ｐ型埋込み層、４，４１，４２……n+−
AlGaAs層、５……n+−GaAs層、７……SiO2の
側壁、６，６０……ゲート電極、９……ソース電
極、１０……ドレイン電極、３００……Mgイオ
ン、３０１……Siイオン。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性GaAs基板上に第１のAlGaAs層か
ら成る低抵抗層を結晶成長する工程と、該第１の
AlGaAs層を通してのイオン打込みにより上記基
板にｎ形能動層を形成する工程と、該工程後上記
基板上に第２のAlGaAs層とつづいてGaAs層か
ら成る低抵抗層を結晶成長する工程と、上記低抵
抗層の一部をGaAsとAlGaAsをそれぞれ選択的
にエツチングする工程と、現われたｎ形能動層の
表面にシヨツトキ接合を形成するようにゲート電
極を形成する工程と、上記低抵抗層の表面にソー
ス・ドレイン電極を設ける工程を有することを特
徴とする化合物半導体装置の製造方法。 ２ 上記GaAsとAlGaAsをそれぞれ選択的にエ
ツチする工程において、上記GaAsのエツチと上
記AlGaAsのエツチの間に上記GaAsのエツチ側
壁部に電気的絶縁物からなる側壁を形成する工程
を有している特許請求の範囲第１項記載の化合物
半導体装置の製造方法。 ３ 上記GaAsとAlGaAsをそれぞれ選択的にエ
ツチする工程と上記ゲート電極を形成する工程と
の間に、上記GaAsおよび上記AlGaAsのエツチ
側壁部に電気的絶縁物からなる側壁を形成する工
程を有している特許請求の範囲第１項記載の化合
物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858487A JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28858487A JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130572A JPH01130572A (ja) | 1989-05-23 |
| JPH0543292B2 true JPH0543292B2 (ja) | 1993-07-01 |
Family
ID=17732161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28858487A Granted JPH01130572A (ja) | 1987-11-17 | 1987-11-17 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130572A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009014701A1 (de) | 2009-03-27 | 2010-09-30 | Carl Zeiss Smt Ag | Optische Baugruppe |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JPS57193069A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS5961919A (ja) * | 1982-10-01 | 1984-04-09 | Hitachi Ltd | 薄膜の製造方法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
-
1987
- 1987-11-17 JP JP28858487A patent/JPH01130572A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180186A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JPS57193069A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS5961919A (ja) * | 1982-10-01 | 1984-04-09 | Hitachi Ltd | 薄膜の製造方法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01130572A (ja) | 1989-05-23 |
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