JPS62169483A - シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明はシＷＦ）キゲート電界効果トランジスタの構
造及び製造方法に関する。

（ロ）従来技術 ショットキゲート電界効果トランジスタ（以下、ＭＥＳ
ＦＥＴと略称する）は、特に超高周波における増幅素子
、或いは超高速動作の基本構成素子として優れている、
ことが知られている。ＭＥＳ−ＦＥＴの素材としてＧａ
Ａｓ　（ガリウムヒ素）を使用したＭＥＳＦＥＴ（以下
、ＧａＡｓ　ＭＥＳＦＥＴ）は、ＧａＡｓ自体の優れた
性質およびＭＥＳＦＥＴ自体の構造の単純性から現在の
主流であるＳｉデバイスに代わるものとして注目されて
いる。ＧａＡｓ　ＭＥ−８ＦＥＴの開発当初は、ＧａＡ
ｓ自体がもつ多くの表面準位のため表面が空乏化し、こ
のためソース直列抵抗が大きく、相互コンダクタンスＰ
？ＦＬが太き（ならない問題があった。しかし、この問
題はＧａＡｓ基板の活性層以外の領域に高濃度不純物領
域を形成することにより改善され、さらにゲート電極と
高濃度不純物領域との重なりを小さくする自己整合型（
セルファライン）構成を導入することによって、著るし
く改善された。

第３図は高濃度不純物領域がゲート領域に隣接した自己
整合型構成のＧａＡｓ　ＭＥＳＦＥＴ構造を示している
。第３図において、半絶縁性のＧａＡｓ基板２１には同
図中点線によって示す活性層２２がイオン注入によって
形成されている。さらに、ＧａＡｓ基板２１には耐熱ゲ
ート材料によってゲート電極２３が形成されている。そ
して、このゲート電極２３に隣接し、かつＧ　ａ　Ａ　
ｓ基板２１にはイオン注入により高濃度不純物領域２４
が自己整合して形成されている。さらに、該高濃度不純
物領域２４上にはＡｕＧｅ系材料によりソース電極２５
とドレイン電極２６が夫々形成されている。

ところで、一般に、ＭＥＳＦＥＴと特性は以下に示す式
により表わされる。

９ｒｒｌｏ　＝シ坦（Ｖ、９−Ｖｔｈ　）　　　　　　
−（１１Ｌ９ ｆｉｍ＝ｌｉｍｏ　／　（１＋　Ｒｓｌｌｍｏ　）　　
　　　　　　（２１ｆｔ＝９ｍ／２　Ｃ９ｓ　　　　　
　　　　　　−（３）ここで、ＬＩＩはゲート長、ａは
活性層膜厚、Ｅは半導体の誘電率、μはキャリアの移動
度、２はゲート幅、ｖ、ｔｈはＭＥＳＦＥＴのしきい値
電圧、Ｒｓ　　はソース抵抗、Ｃ，９ｓはゲート・ソー
ス間容量、９ｒｒｌ。

＋！Ｒｓが零の場合の相互コンダクタンス、ｇｍは相互
コンダクタンス、ｆｔはしゃ断周波数を夫々示している
。したがって、ＧａＡｓ　ＭＥＳＦＥＴの高周波性能を
向上させるためには、ゲート長Ｌｇを減少することが、
９＠ｏを高め、またソース抵抗Ｒｓの低減が９ｍを高め
、ひいてはしゃ断周波数ｆｔを向上させるため、Ｒｓの
低減及びり、９の短縮が重要な課題となる。したがって
、Ｒｓを低減するため、イオン注入法による高濃度不純
物領域の形成、Ｌｐを短縮するために１μｍ以下のサブ
ミクロンゲート長形成の研究が盛んに行なわれている。

（ハ）発明が解決しようとしている問題点ＭＥＳＦＥＴ
のゲート長１１Ｊ’を短縮するためには微細なレジスタ
パターンを必要とする。しかし、通常、光学系を使用し
たりソグラフィでは１μｍ程度のレジストパターンをせ
いぜい解像できるだけである。そこで、１μｍ以下のサ
ブミクロンのレジストパターンを解像するには光学以外
の手段、例えば電子線を用いた電子線リングラフィを必
要とする。しかし、電子線リングラフィでは一回の照射
で露光できる領域が小さいため、処理能力が遅い。また
、リングラフィを行うための位置合せ精度が悪い問題が
あった。

また、ゲート長Ｌｇが１μｍ以下になると、いわゆる短
チャンネル効果が現われる。即ち、期待した程は相互コ
ンダクタンスｇｍが大きくならない、ＭＥＳＦＥＴのし
きい値電圧値が変動する、電流遮断特性が劣化する、等
々の問題が現われる。

このためＧａＡｓ　ＭＥＳＦＥＴの高性能化が妨げられ
る。上記短チャンネル効果は高濃度不純物領域がゲート
領域に隣接した自己整合型の、第３図に示すようなＭＥ
ＳＦＥＴにおいて特に顕著である。

さらに、イオン注入法により高濃度不純物領域を形成し
た場合、オーミック電極はＡｕＧｅ系の材料を合金にす
る必要があるが、その際ポールアップと呼ばれる現象に
より平滑性が悪くなったり、合金条件によっては接触抵
抗が悪くなり、ソース抵抗Ｒｓの増大を招く恐れがある
。

この発明は、ソース抵抗を低減し、かつサブミクロンの
ゲート長が再現性良く容易に得られ、しかも短チャンネ
ル効果を低減できる高周波数特性の優れたショットキゲ
ート電界効果トランジスタの構造及び製造方法を提供す
ることである。

に）問題点を解決するための手段 この発明は、高濃度不純物領域として、活性層を有する
ＧａＡｓ基板上に成長させたＧｅのエピタキシャル層を
使用する。そして、ゲート開口部を残して高不純物濃度
エピタキシャル層を選択的にエツチングしてＧａＡｓ基
板を出し、前記ゲート開口部に面する前記高不純物濃度
エピタキシャル層の側壁に、反応性イオンエツチング法
による側壁形成技術により絶縁膜を形成している。

（ホ）作用 ＧａＡｓ基板上にゲート形成部が高不純物濃度エピタキ
シャル層間に、しかも絶縁膜に狭まれて形成される。こ
のため、ゲート開口部の長さよりも短かいゲート長を高
不純物濃度エピタキシャル層に対して自己整合的に得る
ことができ、サブミクロンのゲート長形成が可能となる
。さらに、ソース及びドレイン電極は、ゲート領域を確
定する高不純物濃度エピタキシャル層上に形成されるか
ら、腋窩不純物濃度エピタキシャル層に対して自己整合
的にしかもゲート電極に接近させて形成でき、このため
ソース抵抗Ｒｓを低減できる。また、前記高不純物濃度
エピタキシャル層の形成によりイオン注入法による高濃
度不純物領域を有する構造よりもＧａＡｓ基板を流れる
リーク電流を著るしく低減でき、これは短チャンネル効
果の著るしい低減をもたらす。

（へ）実施例 以下、この発明の好適な実施例について説明する。第１
図はこの発明の７！ｌツトキ電界効果トランジスタの構
造の一実施例を示している。第１図において、符号１は
半絶縁性のＧａＡｓ基板であり、同図中破線によって示
す箇所に活性層２が形成されている。そして、ＧａＡｓ
基板１０表面にはサブミクロンのゲート長を有するゲー
ト電極３が形成されている。このゲート電極３は、Ｇａ
Ａｓと７ヨツトキ接合を有する材料、例えばＭｏ（モリ
ブデン）４と、低抵抗材料、例えばＡｕ５を順次積層し
て形成されている。そして、前記ゲート電極３の各側壁
と並行し、かつＧａＡｓ基板１上にはＡｓを１０　”／
７　　ドープしたＧｅ（ゲルマニウム）の高不純物濃度
エピタキシャル層６．がゲート電極３の両側に形成され
ている。さらに、ゲート電極３と対向する前記各高不純
物濃度エピタキシャルＮ６゜の側壁にはＳｉｎ、の絶縁
膜７．が形成されている。

そして、前記高不純物濃度エピタキシャル層６゜上には
前記Ｍｏ４．Ａｕ５が順次積層され、ソース電極８及び
ドレイン電極９を形成している。このソース電極８及び
ドレイン電極９は、前記ゲート電極３側の高不純物濃度
エピタキシャル層６゜の端部表面全体にわたって形成さ
れている。

次に、前述のように構成されたショットキ電界効果トラ
ンジスタの製造方法について第２図囚〜■に基づいて説
明する。まず、第２図囚に示すように、ＧａＡｓ基板１
０表面にイオン注入法により、ｎ型不純物となり得るイ
オン、例えはＳｌ　イオンを打ち込み、アニールにより
打ち込まれたイオンを活性化して活性層２を形成する。

次に、第２図（Ｂ）に示すように、Ａｓを１０”／（ｉ
ドープしたＧｅを、ＭＢＥ（分子ビームエピタキシィ）
法により、ＧａＡｓ基板１上Ｋ　６０００　Ａ、　　の
厚さでエピタキシャル成長させ、高不純物濃度エピタキ
シャル層６を形成する。

次に、第２図（０に示すように、通常のフォトリングラ
フィを用いてゲート開口部となるレジストパターン１０
を形成する。このとき、レジストパターン１０のゲート
開口部に相当する長さは、光学系露光器により解像可能
な１μｍとする。

次に、第２図の）に示すように、反応ガスとじてＣＦ４
を用いた反応性イオンエツチング（ＲＩＥ）法によりゲ
ート開口部１１に相当する高不純物濃度エピタキシャル
層６のみを選択的にエツチングする。コノ後、レジスト
パターン１０を除去する。

次に、第２図［Ｆ］に示すように、ＣＶＤ（気相成長）
法によりＳｉＯｘの絶縁膜７を、高不純物濃度エピタキ
シャル層６及びゲート開口部１１全体にわたって、３０
００Ａの厚みで形成する。

次に、第２図［Ｆ］に示すように、反応ガスとしてＣＦ
、＋Ｈ１を用いた反応性イオンエツチング法により絶縁
膜１２をエツチングする。このとき、絶縁膜７は、該絶
縁喚形成時のつきまわりにより、高不純物濃度エピタキ
シャル層６の側壁に該絶縁膜の厚み分だけ残る。この結
果、前記ゲート開口部１１は０．４μｍに短縮される。

即ち、ＲＩＨによる側壁形成技術により、サブミクロン
のゲート長領域が高不純物濃度エピタキシャル層６に対
して自己整合的に形成されることになる。

次に、第２図（Ｏに示子ように、高不純物濃度エピタキ
シャル層６及びゲート開口９１１のＧａＡｓ基板１の各
表面全体にわたって、ｘｏｏｏＡ　の厚さのＭｏ４と、
２０００Ａの厚さのＡｕ５を順次、垂直方向の蒸着によ
り形成する。このとき、絶縁膜１２上にもＭｏ４及びＡ
ｕ５が付着する。

次に、第２図０に示すように、Ａｕ５の表面を、ビーム
入射角θを大きくとったイオンビームミリングによりエ
ツチングする。このとき、絶縁膜７上に付着したＭｏ／
Ａｕの層はビーム入射角度θがほぼ垂直にあるためにエ
ツチング速度が早く、したがって核層が先に消失する。

この場合、Ａｕ　５のエツチング端が高不純物濃度エピ
タキシャル層６に達した際にエツチングを止めると良い
。この後、Ａｕ５をマスクとしてＭｏ４をイオンビーム
ミリングよりエツチングして金属を分離することにより
、第１図に示すように、ゲート電極３．ソース電極８及
びドレイン電極９が高不純物濃度エピタキシャル層６に
対して自己整合的に形成される。

前記実施例によれば、ゲート電極３．ソース電極８及び
ドレイン電極９は同一の金属材料により、同時に形成し
ているから、製造工程を著るしく簡単にすることができ
る。

また、前記実施例ではソース電極８及びドレイン電極９
は、ゲート電極３側の高不純物濃度エピタキシャル層６
の端部表面に及んで積層されているから、ＧａＡｓ　Ｍ
ＥＳＦＥＴの構造は段差が少なく、また素子面積も従来
の第３図に示す構造に比べて小さくなることから、段差
を問題とする配線工程に支障なく利用されるうえ、単位
面積当りに多くの素子を配置できるので集積化に非常に
便利である。さらに、ソース電極８及びドレイン電極９
はゲート電極３側へ最大限、接近して形成されているの
で、ソース抵抗Ｒｓを一層低減することができる。

なお、前記実施例においては、ソース電極、ドレイン電
極及びゲート電極を同一金属によって同属で形成しても
よい。

また、前記実施例においては絶縁膜７はＣＶＤ法により
Ｓ　ｒ　Ｏ！で形成したが、これに限らずプラダマＣＶ
Ｄ法で形成でき、またＳｉＮを使用することもできる。

また前記実施例においてソース電極ドレイン電極及びゲ
ート電極は真空蒸着法により形成したがこれに限らずス
パッター法でも形成できる。

前記実施例において、ＧａＡｓ基板１の活性層２の下に
さらにＡｌＧａＡｓ層あるいはＰ層を設けた指成にする
と、短チャンネル効果を一層完全に抑制することができ
る。

（ト）効果 この発明は、以下の効果を有７する。

（１）サブミクロンのゲート長を再現性良く容易に実現
できる。

例えば、光学露光器で１４０μｍのゲート開口部を設け
た後、絶縁膜の側壁によりゲート長を縮めているが、こ
のゲート長のばらつきは絶縁膜の厚さに対もする。した
がって、絶縁膜を３００ＯＡの厚に形成したときのばら
つきが士ｘｓｏＡでもウェハ内では±５％均一性が得ら
れる。

（ｆｉｌ　　ＧａＡｓ基板上にＧｅの高不純物濃度エピ
タキシャル層を使用し、従来のイオン注入によろＧａＡ
ｓ基板の深い所に位置する高不純物濃度領域を有さない
ので、短チャンネル効果を著るしく減少できる。さらに
ソース抵抗Ｒｓを非常に小さくできる。

ＴＩＥＤ　　Ｇ　ｅの高不純物濃度エピタキト、′ヤル
層を形成ｌ−ているから、ソース電極及びドレ・イン１
１傾を形成する金属材料の選択は、ＧＣば（、”Ｊ　ａ
　Ａ　ｓ　、ｌ：りも高いドーピングが可能なためＧａ
Ａｓよりも低抵抗のものが得られること、合金を用いず
に接触抵抗の低いオーミック接触が得られること、の理
由により比較的自由になり、従来のＪ、、　１ｔ・””
　−（”１．　ＬＩ　Ｇ　ｅ　４の材料限られることは
ない。このため、製造工程も簡単になる。

（１ｖ）ゲート金属の選択も比較的自由になり、゛従来
の耐熱性のゲート金属による自己整合型のＧａＡｓ　Ｍ
ＥＳＦＥＴのように金属抵抗の高い材料を用いる必要は
なく、用途に合わせて金属抵抗の低い材料やショットキ
障壁の高い材料も選択できる。

Ｍ　　リソグラフィの工程及びマスク枚数を低減できる
ので、製造工程を簡素化できる。

（■１）ポールアップ現象を除去してＧａＡｓＭＥ−８
ＦＥＴを平坦に製造可能であるから、配線に便利で、集
積化に好適である。さらに、ソース及びドレイン電極を
ゲート電極へ最大限接近させる可能性があり、一層のソ
ース抵抗１１８ｓの低減化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の構造の一実施例を示す図、湧２図（
Ａ）〜０は第１図の構造を製造する各工程を示す図、第
３図は従来の自己整合型のＧａＡｓ　ＭＥ−８ＦＥＴの
構造の一例を示す図である。 １・・・Ｇ　ａ　Ａ　ｓ基板、２・・・活性層、３・・
・ゲート電極、６・・・高不純物濃度エピタキシャル層
、７・・・絶縁膜、８・・・ソース電極、′９．・・・
ドレイン電極、１０・・・レジストパターン、１１・・
・ゲート開口部。 第１図 第２ 手　　続　　補　　正　　書 昭和６１年４月７０日 特許庁艮官　　宇　賀　道　部　　殿 ｉ：″−・ ｌ−蝙 １、事件の表示 昭和（５１年特許願第１１７３４号 ２、発明の名称 シジットキデート電界効果トランノスタの構造及び！Ｉ
！遣方法 ：（、補正をする者 事件との関係　特許出願人 住所 名称　（２１３）　　住友電気工業株式会社４、代　理
　人 電話（２７０）−６６４１〜６　　　　ニー氏名（２７
７０）弁理士　湯　戊　恭　三ｉ、−」５、補正の対象 明細書［発明の詳細な説明１の欄 ６、補正の内容 （１）明細書中に以下の補正を行う。 頁　　行　　　　補正前　　　　　補、１後８　４　　
　　　％／２Ｃｇｓ　　　　％／２πＣｇｓ以　　　上

Claims (1)

1. 【特許請求の範囲】 １）活性層を有するＧａＡｓ基板と、 前記ＧａＡｓ基板上にＧａＡｓとショトキ接合を有しか
   つ低抵抗の材料により積層されたゲート電極と、 前記ゲート電極の両側壁に並行して前記ＧａＡｓ基板上
   に積層されたゲルマニウムの高不純物濃度エピタキシャ
   ル層と、 前記高不純物濃度エピタキシャル層上に積層されたソー
   ス電極及びドレイン電極と、 前記ゲート電極のゲート長を規制するため、前記ゲート
   電極と対向する前記各高不純物濃度エピタキシャル層の
   側壁に形成された絶縁膜と、を備えてなるショットキゲ
   ート電界効果トランジスタの構造。 ２）前記ソース電極及び前記ドレイン電極と前記ゲート
   電極との間隔を接近するため、前記ソース電極及びドレ
   イン電極は、前記ゲート電極側と対向した前記高不純物
   濃度エピタキシャル層の端部表面にまで及んで積層され
   ている、ことを特徴とする特許請求の範囲第１項記載の
   ショットキ電界効果トランジスタの構造。 ３）前記ソース電極、ゲート電極、ドレイン電極は同一
   の金属材料によって形成されている、ことを特徴とする
   特許請求の範囲第１項又は第２項記載のショットキ電界
   効果トランジスタの構造。 ４）前記絶縁膜はＳｉＯ＿２によって形成されている、
   ことを特徴とする特許請求の範囲第１項記載のショット
   キ電界効果トランジスタの構造。 ５）ＧａＡｓ基板上にｎ型不純物となるイオンを注入し
   て活性層を形成する段階と、 活性層を有する前記ＧａＡｓ基板上に高不純物濃度を有
   するゲルマニウムのエピタキシャル層を成長させる段階
   と、 前記エピタキシャル層上にレジストパターンを形成し、
   ゲート開口部に相当する該エピタキシャル層をエッチン
   グにより除去し、この後前記レジストパターンを除去す
   る段階と、 前記エピタキシャル層及び前記ゲート開口部全体にわた
   って絶縁膜を被膜した後、反応性イオンエッチングによ
   り該エピタキシャル膜の側壁に前記絶縁膜を残す段階と
   、を含むショットキゲート電界効果トランジスタの製造
   方法。 ６）前記エピタキシャル層及び前記ゲート開口部のＧａ
   Ａｓ基板の各表面全体にわたって、ＧａＡｓとショット
   キ接合を有し、かつ低抵抗の金属層を蒸着によって形成
   する段階と、 前記金属層をイオンミリング法により前記絶縁膜におい
   て電気的に分離し、前記エピタキシャル層に対して自己
   整合的にソース電極、ゲート電極及びドレイン電極を形
   成する段階と、を含む特許請求の範囲第５項のショット
   キゲート電界効果トランジスタの製造方法。 ７）前記絶縁膜は気相成長法によりＳｉＯ＿２で形成さ
   れている、ことを特徴とする特許請求の範囲第５項又は
   第６項記載のショットキゲート電界効果トランジスタの
   製造方法。 ８）前記金属層としてＭｏ、Ａｕを順次積層して形成し
   た、ことを特徴とする特許請求の範囲第６項記載のショ
   ットキゲート電界効果トランジスタの製造方法。