JPS6055671A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｔａｌ 発明の技術分野
本発明は半導体装置に係り、特に化合物半導体よりなる
ＭＥＳＦＥＴの高耐圧化構造に関する。
ＭＥＳＦＥＴの高耐圧化構造に関する。
ｌｂ） 従来技術と問題点
現在化合物半導体例えばガリウム・砒素（ＧａＡｓ）を
用いたＭＥＳＦＥＴを基本素子とするＧａＡｓ集積回路
装置（ＩＣ）の開発が盛んに行われている。
用いたＭＥＳＦＥＴを基本素子とするＧａＡｓ集積回路
装置（ＩＣ）の開発が盛んに行われている。
このＧａＡｓ ＭＥＳＦＥＴはシリコン（Ｓｔ）を用い
て作製されたＩＣに較べて高速で動作することから、近
い将来ＧａＡｓＬＳＩが実用化されることが期待されて
いる。ＧａＡｓ１Ｃを構成するための基本素子であるＧ
ａＡｓ ＭＥＳＦＥＴには、ゲート電極がｎ″チヤネル
層セルファラインされたセルファライン型ＦＥＴ、例え
ばタングステン・シリサイド（ＷＳｉ）ゲート・セルフ
ァライン型ＦＥＴが、Ｇｍが高く且つ構造が簡単である
ことから非常に有望視されている。しかしながらこれら
のセルファライン型ＦＥＴには、ゲート電極材料のＷＳ
ｉが高抵抗であることから、通常のアルミニウム（Ｎｌ
）或いはチタン・白金・金（ＴｉＰｔＡｕ）からなるゲ
ートに較べてゲート抵抗が１００〜２００倍も高いこと
、更に第１図に示すように上記ＷＳｉよりなるゲート電
極ｌをマスクとして所定の不純物例え＆ｆＳｉをイオン
注入し、これを加熱処理により活性化してソース領域２
及びドレイン領域３を形成する際に、上記注入されたＳ
ｔイオンが横方向に拡散するため、チャネル長ｌが０．
２５〜０．５〔μｍ〕というようなサブミクロンの素子
を形成することが困難である。
て作製されたＩＣに較べて高速で動作することから、近
い将来ＧａＡｓＬＳＩが実用化されることが期待されて
いる。ＧａＡｓ１Ｃを構成するための基本素子であるＧ
ａＡｓ ＭＥＳＦＥＴには、ゲート電極がｎ″チヤネル
層セルファラインされたセルファライン型ＦＥＴ、例え
ばタングステン・シリサイド（ＷＳｉ）ゲート・セルフ
ァライン型ＦＥＴが、Ｇｍが高く且つ構造が簡単である
ことから非常に有望視されている。しかしながらこれら
のセルファライン型ＦＥＴには、ゲート電極材料のＷＳ
ｉが高抵抗であることから、通常のアルミニウム（Ｎｌ
）或いはチタン・白金・金（ＴｉＰｔＡｕ）からなるゲ
ートに較べてゲート抵抗が１００〜２００倍も高いこと
、更に第１図に示すように上記ＷＳｉよりなるゲート電
極ｌをマスクとして所定の不純物例え＆ｆＳｉをイオン
注入し、これを加熱処理により活性化してソース領域２
及びドレイン領域３を形成する際に、上記注入されたＳ
ｔイオンが横方向に拡散するため、チャネル長ｌが０．
２５〜０．５〔μｍ〕というようなサブミクロンの素子
を形成することが困難である。
そこでかかる難点を解消することを目的として、第２図
に示す如く半導体活性層１２上に、該活性層１２にショ
ットキ接触する高融点金属の硅化物層１３と、その上に
配置された中間層１４と、その上に配置された高導電性
金属層１５との積層体からなるゲート電極を配設し、更
に前記活性層１２上にゲート電極を挟んで対向配置され
た一対の導電性半導体領域１６を備えた半導体装置が提
唱されている。なお同図において１１は例えばＧａＡｓ
のような化合物半導体よりなる半絶縁性基板である。
に示す如く半導体活性層１２上に、該活性層１２にショ
ットキ接触する高融点金属の硅化物層１３と、その上に
配置された中間層１４と、その上に配置された高導電性
金属層１５との積層体からなるゲート電極を配設し、更
に前記活性層１２上にゲート電極を挟んで対向配置され
た一対の導電性半導体領域１６を備えた半導体装置が提
唱されている。なお同図において１１は例えばＧａＡｓ
のような化合物半導体よりなる半絶縁性基板である。
化合物半導体ＭＥＳＦＥＴを上記構造とすることにより
、ゲート抵抗が小さくなりまた注入イオンの横方向拡散
の問題も除去され、微細パターンのＭＥ Ｓ Ｆ ＥＴ
を容易に製作することが出来ると目されていた。
、ゲート抵抗が小さくなりまた注入イオンの横方向拡散
の問題も除去され、微細パターンのＭＥ Ｓ Ｆ ＥＴ
を容易に製作することが出来ると目されていた。
ところが上記構造ではゲート電極を挾んで対向配置され
た一対の導電性半導体領域１６の端部が、ゲート電極の
最下層の高融点金属１’１ｔ１２と接触してゲートとソ
ース或いはドレインとの間の耐圧が損なわれるという問
題がある。このような耐圧低下の現象は１枚の基板内の
場所により、或いは特定の基板に発生するので、これの
制御は極めて困難である。そこでこの難点を解消するた
めには、導電性半導体領域１６の表面層をエツチング除
去し、高融点金属層１３との間に僅かな間隙を設けるこ
とが必要となる。しかしこの作業は煩雑で細心の注意が
必要であり、またこのエツチング量の制御は必ずしも容
易ではない。
た一対の導電性半導体領域１６の端部が、ゲート電極の
最下層の高融点金属１’１ｔ１２と接触してゲートとソ
ース或いはドレインとの間の耐圧が損なわれるという問
題がある。このような耐圧低下の現象は１枚の基板内の
場所により、或いは特定の基板に発生するので、これの
制御は極めて困難である。そこでこの難点を解消するた
めには、導電性半導体領域１６の表面層をエツチング除
去し、高融点金属層１３との間に僅かな間隙を設けるこ
とが必要となる。しかしこの作業は煩雑で細心の注意が
必要であり、またこのエツチング量の制御は必ずしも容
易ではない。
（０１発明の目的
本発明はかかる問題点を解消するためになされたもので
あって、ゲート抵抗が低く且つ横方向拡散をきわめて小
さく、しかもゲートとソース、ドレイン間の耐圧が低下
する虞のない半導体装置の構造を提供することを目的と
する。
あって、ゲート抵抗が低く且つ横方向拡散をきわめて小
さく、しかもゲートとソース、ドレイン間の耐圧が低下
する虞のない半導体装置の構造を提供することを目的と
する。
＋ｄｌ 発明の構成
この目的は、半導体活性層と、該活性層にショットキ接
触する高融点金属の硅化物層と該高融点金属の硅化物層
上に配置された導電性金属層との積層体からなるゲート
電極と前記高融点金属の硅化物層の側壁面を被覆する絶
縁膜と、前記活性層上に該絶縁膜と並設する導電性半導
体領域とを備えた構造としたことによって達成される。
触する高融点金属の硅化物層と該高融点金属の硅化物層
上に配置された導電性金属層との積層体からなるゲート
電極と前記高融点金属の硅化物層の側壁面を被覆する絶
縁膜と、前記活性層上に該絶縁膜と並設する導電性半導
体領域とを備えた構造としたことによって達成される。
ｔｅｌ 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第３図（ａｌ〜（ｅｌは本発明の一実施例をその製造工
程とともに示す要部断面図である。同図において前記第
２図と同一部分は同一符号を付して説明する。
程とともに示す要部断面図である。同図において前記第
２図と同一部分は同一符号を付して説明する。
〔第３図１ａｌ参照〕
化合物半導体例えばＧａＡｓよりなる半絶縁性基板１１
の表層部の素子形成領域に、シリコン（Ｓｔ）イオンを
例えば注入エネルギ５９（ｋｅＶ）程度、ドーズ量１．
７Ｘ １０１２（１０１２（程度に選択的に注入し、次
いで例えば温度８５０（”Ｃ）、時間１５分間程度の活
性化熱処理を行うことによって、厚さ凡そ０．１（μｍ
）、不純物濃度凡そｌ ×１ＱＩ７ （ｃｍ−’）のｎ
型活性層１２を形成する。
の表層部の素子形成領域に、シリコン（Ｓｔ）イオンを
例えば注入エネルギ５９（ｋｅＶ）程度、ドーズ量１．
７Ｘ １０１２（１０１２（程度に選択的に注入し、次
いで例えば温度８５０（”Ｃ）、時間１５分間程度の活
性化熱処理を行うことによって、厚さ凡そ０．１（μｍ
）、不純物濃度凡そｌ ×１ＱＩ７ （ｃｍ−’）のｎ
型活性層１２を形成する。
次いでこのｎ型活性層１２上に、スパッタ法を用いて凡
そ２０００ （人〕の厚さのタングステンシリサイド（
ＷＳｉ）層１３のような高融点金属の硅化物層と２反応
性スパッタ法により厚さ ２５０〜４００ （人〕の窒
化チタン（ＴｉＮ ）層１４のような中間層とを形成し
、更にその上に真空蒸着法により厚さ凡そ２０００ （
人〕の金（Ａｕ）のような高導電性金属層１５を形成す
ることにより、三重層を形成する。次いで上記Ａｕ層１
５上に選択的に二酸化シリコン（５ｉ０２）からなるマ
スク層（図示せず）を形成してゲート電極形成領域を被
覆し、このマスク層を用いて上記三重層のうちＡｕ層１
５とＴｉＮ層１４をイオンミリング法により選択的に除
去する。なお中間層となるＴｉＮ層１４は、ＷＳｉ層１
３とＡｕ層１５との密着性を良くし、更にＡｕがＷＳｉ
ｉｉ中に拡散しないために形成しである。
そ２０００ （人〕の厚さのタングステンシリサイド（
ＷＳｉ）層１３のような高融点金属の硅化物層と２反応
性スパッタ法により厚さ ２５０〜４００ （人〕の窒
化チタン（ＴｉＮ ）層１４のような中間層とを形成し
、更にその上に真空蒸着法により厚さ凡そ２０００ （
人〕の金（Ａｕ）のような高導電性金属層１５を形成す
ることにより、三重層を形成する。次いで上記Ａｕ層１
５上に選択的に二酸化シリコン（５ｉ０２）からなるマ
スク層（図示せず）を形成してゲート電極形成領域を被
覆し、このマスク層を用いて上記三重層のうちＡｕ層１
５とＴｉＮ層１４をイオンミリング法により選択的に除
去する。なお中間層となるＴｉＮ層１４は、ＷＳｉ層１
３とＡｕ層１５との密着性を良くし、更にＡｕがＷＳｉ
ｉｉ中に拡散しないために形成しである。
〔第３図（ｂｌｌ参照
法いで上記Ａｕ層１５及びＴｉＮ層１４をマスクとし、
四弗化炭素（ＣＦ４）を反応ガスに用いて反応性イオン
エツチング法を施し、ＷＳｉ層１３を選択的に除去する
。このとき反応圧力を３〜５ （Ｐａ）程度と、通常用
いられる圧力の０．６（Ｐａ）程度より大幅に高くする
。かくすると図示したようにサイドエツチングが進み、
ＷＳｉＳｉ２Ｏ３の上層のＡｕ層１５及びＴｉＮ層１層
上４僅か小さくすることが出来る。
四弗化炭素（ＣＦ４）を反応ガスに用いて反応性イオン
エツチング法を施し、ＷＳｉ層１３を選択的に除去する
。このとき反応圧力を３〜５ （Ｐａ）程度と、通常用
いられる圧力の０．６（Ｐａ）程度より大幅に高くする
。かくすると図示したようにサイドエツチングが進み、
ＷＳｉＳｉ２Ｏ３の上層のＡｕ層１５及びＴｉＮ層１層
上４僅か小さくすることが出来る。
〔第３図（Ｃ１参照〕
次いで化学気相成長法（ＣＶＤ法）を用いて全面に二酸
化シリコン（５ｉ０２ ）膜１７を形成する。
化シリコン（５ｉ０２ ）膜１７を形成する。
〔第３図１ｄｌ参照〕
次いで三弗化メタン（ＣＨＦ３ ）を用いて反応性スパ
ッタ法を施し、上記５ｉＱ２１１＊１７の不要部を除去
する。本工程ではＡｕ１ｉｉ１５及びＴｉＮ層１層上４
ツチングされないので、これらの直下部の５ｉＯ２１１
Ｊ１７は除去されることなく残留し、ＷＳｉＳｉ２Ｏ３
壁部を被覆することとなる。
ッタ法を施し、上記５ｉＱ２１１＊１７の不要部を除去
する。本工程ではＡｕ１ｉｉ１５及びＴｉＮ層１層上４
ツチングされないので、これらの直下部の５ｉＯ２１１
Ｊ１７は除去されることなく残留し、ＷＳｉＳｉ２Ｏ３
壁部を被覆することとなる。
〔第３図１ｄｌ参照〕
このようにＷＳｉＳｉ２Ｏ３壁部を５ｉ０２膜１６によ
って被覆した状態で、通常の如く金属化学気相成長法（
ＭＯ−ＣＶＤ法）によりｎ十型ＧａＡｓ層１６を選択成
長させる。
って被覆した状態で、通常の如く金属化学気相成長法（
ＭＯ−ＣＶＤ法）によりｎ十型ＧａＡｓ層１６を選択成
長させる。
本実施例では上記ＷＳ１１３の側壁面がＳｉＯ３膜１７
により被覆されているので、本工程で成長したｎ÷型Ｇ
ａＡｓ層１６の端部が直接ＷＳｉ層１３と接触すること
がなく、従って前述したようなゲートとソース或いはド
レインとの耐圧低下を生じることがない。
により被覆されているので、本工程で成長したｎ÷型Ｇ
ａＡｓ層１６の端部が直接ＷＳｉ層１３と接触すること
がなく、従って前述したようなゲートとソース或いはド
レインとの耐圧低下を生じることがない。
上記一実施例はＧａＡｓ ＭＥＳＦＥＴを製作する例を
掲げて説明したが、本発明はこれに限定されるものでは
なく、他の半導体装置を製作する場合にも用いることが
出来る。
掲げて説明したが、本発明はこれに限定されるものでは
なく、他の半導体装置を製作する場合にも用いることが
出来る。
例えば高電子易動度半導体装置（ＨＥＭＴ）を本発明に
より製作することも可能であり、またＧａＡｓ以外の化
合物半導体を用いて半導体装置を製作する場合にも本発
明を通用し得る。
より製作することも可能であり、またＧａＡｓ以外の化
合物半導体を用いて半導体装置を製作する場合にも本発
明を通用し得る。
なお、本実施例では絶縁膜として５ｉ０２膜を用いたが
、シリコンナイトライド（Ｓｉ３ Ｎａ ） ＋ アル
ミニウムナイトライド（ＮＮ）等を用いても良い。
、シリコンナイトライド（Ｓｉ３ Ｎａ ） ＋ アル
ミニウムナイトライド（ＮＮ）等を用いても良い。
（ｆ） 発明の詳細
な説明した如く本発明により、ゲート抵抗が低く且つ横
方向拡散をきわめて小さく、しかもゲートとソース、ド
レイン間の耐圧が低下する虞のない半導体装置が提供さ
れた。
方向拡散をきわめて小さく、しかもゲートとソース、ド
レイン間の耐圧が低下する虞のない半導体装置が提供さ
れた。
第１図及び第２図は従来の半導体装置の難点を説明する
ための要部断面図、第３図は本発明の一実施例をその製
造工程とともに示す要部断面図である。 図において、１１は化合物半導体よりなる半絶縁性基板
、１２は半導体活性層、１３は高融点金属の硅化物層、
１４は中間層、１５は高導電性金属層、１６は導電性半
導体領域、１７は二酸化シリコン（５ｉ０２）膜を示す
。 第１図 第３図 第３図
ための要部断面図、第３図は本発明の一実施例をその製
造工程とともに示す要部断面図である。 図において、１１は化合物半導体よりなる半絶縁性基板
、１２は半導体活性層、１３は高融点金属の硅化物層、
１４は中間層、１５は高導電性金属層、１６は導電性半
導体領域、１７は二酸化シリコン（５ｉ０２）膜を示す
。 第１図 第３図 第３図
Claims (1)
- 半導体活性層と、該活性層にショットキ接触する高融点
金属の硅化物層と該高融点金属の硅化物層上に配置され
た導電性金属層との積層体からなるゲート電極と前記高
融点金属の硅化物層の側壁面を被覆する絶縁膜と、前記
活性層上に該絶縁膜と並設する導電性半導体領域とを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16471783A JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16471783A JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055671A true JPS6055671A (ja) | 1985-03-30 |
| JPH033932B2 JPH033932B2 (ja) | 1991-01-21 |
Family
ID=15798546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16471783A Granted JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
-
1983
- 1983-09-06 JP JP16471783A patent/JPS6055671A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| JPH0329302B2 (ja) * | 1986-01-22 | 1991-04-23 | Sumitomo Electric Industries |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033932B2 (ja) | 1991-01-21 |
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