JPH0329302B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 この発明はシヨツトキゲート電界効果トランジ
スタの構造及び製造方法に関する。

(ロ) 従来技術 シヨツトキゲート電界効果トランジスタ（以
下、MESFETと略称する）は、特に超高周波に
おける増幅素子、或いは超高速動作の基本構成素
子として優れている、ことが知られている。
MESFETの素材としてGaAs（ガリウムヒ素）を
使用したMESFET（以下、GaAs MESFET）
は、GaAs自体の優れた性質およびMESFET自
体の構造の単純性から現在の主流であるSiデバイ
スに代わるものとして注目されている。GaAs
MESFETの開発当初は、GaAs自体がもつ多く
の表面準位のため表面が空乏化し、このためソー
ス直列抵抗が大きく、相互コンダクタンスgmが
大きくならない問題があつた。しかし、この問題
はGaAs基板の活性層以外の領域に高濃度不純物
領域を形成することにより改善され、さらにゲー
ト電極と高濃度不純物領域との重なりを小さくす
る自己整合型（セルフアライン）構成を導入する
ことによつて、著るしく改善された。

第３図は高濃度不純物領域がゲート領域に隣接
した自己整合型構造のGaAs MESFET構造を示
している。第３図において、半絶縁性のGaAs基
板２１には同図中点線によつて示す活性層２２が
イオン注入によつて形成されている。さらに、
GaAs基板２１には耐熱ゲート材料によつてゲー
ト電極２３が形成されている。そして、このゲー
ト電極２３に隣接し、かつGaAs基板２１にはイ
オン注入により高濃度不純物領域２４が自己整合
して形成されている。さらに、該高濃度不純物領
域２４上にはAuGe系材料によりソース電極２５
とドレイン電極２６が夫々形成されている。

ところで、一般に、MESFETと特性は以下に
示す式により表わされる。

gmo＝Eμz／aLg（Vg−Vth） −(1) gm＝gmo／（１＋Rsgmo） −(2) t＝gm／2πCgs −(3) ここで、Lgはゲート長、ａは活性層膜厚、Ｅ
は半導体の誘電率、μはキヤリアの移動度、ｚは
ゲート幅、VthはMESFETのしきい値電圧、Rs
はソース抵抗、Cgsはゲート・ソース間容量、
gmoはRsが零の場合の相互コンダクタンス、gm
は相互コンダクタンス、tはしや断周波数を夫々
示している。したがつて、GaAs MESFETの高
周波数性能を向上させるためには、ゲート長Lg
を減少することがgmoを高め、またソース抵抗
Rsの低減がgmを高め、ひいてはしや断周波数t
を向上させるため、Rsの低減及びLgの短縮が重
要な課題となる。したがつて、Rsを低減するた
め、イオン注入法による高濃度不純物領域の形
成、Lgを短縮するために1μm以下のサブミクロ
ンゲート長形成の研究が盛んに行なわれている。

(ハ) 発明が解決しようとする問題点） MESFETのゲート長Lgを短縮するためには微
細なレジスタパターンを必要とする。しかし、通
常、光学系を使用したリソグラフイでは1μm程度
のレジストパターンをせいぜい解像できるだけで
ある。そこで、1μm以下のサブミクロンのレジス
トパターンを解像するには光学以外の手段、例え
ば電子線を用いた電子線リソグラフイを必要とす
る。しかし、電子線リソグラフイでは一回の照射
で露光できる領域が小さいため、処理能力が遅
い。また、リソグラフイを行うための位置合せ精
度が悪い問題があつた。

また、ゲート長Lgが1μm以下になると、いわ
ゆる短チヤンネル効果が現われる。即ち、期待し
た程は相互コンダクタンスgmが大きくならない、
MESFETのしきい値電圧値が変動する、電流遮
断特性が劣化する、等々の問題が現われる。この
ためGaAs MESFETの高性能化が妨げられる。
上記短チヤンネル効果は高濃度不純物領域がゲー
ト領域に隣接した自己整合型の、第３図に示すよ
うなMESFETにおいて特に顕著である。

さらに、イオン注入法により高濃度不純物領域
を形成した場合、オーミツク電極はAuGe系の材
料を合金にする必要があるが、その際ボールアツ
プと呼ばれる現像により平滑性が悪くなつたり、
合金条件によつては接触抵抗が悪くなり、ソース
抵抗Rsの増大を招く恐れがある。

この発明は、ソース抵抗を低減し、かつサブミ
クロンのゲート長が再現性良く容易に得られ、し
かも短チヤンネル効果を低減できる高周波数特性
の優れたシヨツトキゲート電界効果トランジスタ
の構造及び製造方法を提供することである。

(ニ) 問題点を解決するための手段 この発明は、高濃度不純物領域として、活性層
を有するGaAs基板上に成長させたGeのエピタキ
シヤル層を使用する。そして、ゲート開口部を残
して高不純物濃度エピタキシヤル層を選択的にエ
ツチングしてGaAs基板を出し、前記ゲート開口
部に面する前記高不純物濃度エピタキシヤル層の
側壁に、反応性イオンエツチング法による側壁形
成技術により絶縁膜を形成している。

(ホ) 作用 GaAs基板上にゲート形成部が高不純物濃度エ
ピタキシヤル層間に、しかも絶縁膜に狭まれて形
成される。このため、ゲート開口部の長さよりも
短かいゲート長を高不純物濃度エピタキシヤル層
に対して自己整合的に得ることができ、サブミク
ロンのゲート長形成が可能となる。さらに、ソー
ス及びドレイン電極は、ゲート領域を確定する高
不純物濃度エピタキシヤル層上に形成されるか
ら、該高不純物濃度エピタキシヤル層に対して自
己整合的にしかもゲート電極に接近させて形成で
き、このためソース抵抗Rsを低減できる。また、
前記高不純物濃度エピタキシヤル層の形成により
イオン注入法による高濃度不純物領域を有する構
造よりもGaAs基板を流れるリーク電流を著るし
く低減でき、これは短チヤンネル効果の著るしい
低減をもたらす。

(ヘ) 実施例 以下、この発明の好適な実施例について説明す
る。第１図はこの発明のシヨツトキ電界効果トラ
ンジスタの構造の一実施例を示している。第１図
において、符号１は半絶縁性のGaAs基板であ
り、同図中破線によつて示す箇所に活性層２が形
成されている。そして、GaAs基板１の表面には
サブミクロンのゲート長を有するゲート電極３が
形成されている。このゲート電極３は、GaAsと
シヨツトキ接合を有する材料、例えばMo（モリ
ブデン）４と、低抵抗材料、例えばAu５を順次
積層して形成されている。そして、前記ゲート電
極３の各側壁と並行し、かつGaAs基板１上には
Asを10¹⁹／cm³ドープしたGe（ゲルマニウム）の高
不純物濃度エピタキシヤル層６、がゲート電極３
の両側に形成されている。さらに、ゲート電極３
と対向する前記各高不純物濃度エピタキシヤル層
６、の側壁にはSiO₂の絶縁膜７、が形成されて
いる。そして、前記高不純物濃度エピタキシヤル
層６、上には前記Mo4，Au5が順次積層され、ソ
ース電極８及びドレイン電極９を形成している。
このソース電極８及びドレイン電極９は、前記ゲ
ート電極３側の高不純物濃度エピタキシヤル層
６、の端部表面全体にわたつて形成されている。

次に、前述のように構成されたシヨツトキ電界
効果トランジスタの製造方法について第２図Ａ〜
Ｈに基づいて説明する。まず、第２図Ａに示すよ
うに、GaAs基板１の表面にイオン注入法によ
り、ｎ型不純物となり得るイオン、例えばSi⁺イ
オンを打ち込み、アニールにより打ち込まれたイ
オンを活性化して活性層２を形成する。

次に、第２図Ｂに示すように、Asを10¹⁹／cm³
ドープしたGeを、MBE（分子ビームエピタキシ
イ）法により、GaAs基板１上に6000Å，の厚さ
でエピタキシヤル成長させ、高不純物濃度エピタ
キシヤル層６を形成する。

次に、第２図Ｃに示すように、通常のフオトリ
ソグラフイを用いてゲート開口部となるレジスト
パターン１０を形成する。このとき、レジストパ
ターン１０のゲート開口部に相当する長さは、光
学系露光器により解像可能な1μmとする。

次に、第２図Ｄに示すように、反応ガスとして
CF₄を用いた反応性イオンエツチング（RIE）法
によりゲート開口部１１に相当する高不純物濃度
エピタキシヤル層６のみを選択的にエツチングす
る。この後、レジストパターン１０を除去する。

次に、第２図Ｅに示すように、CVD（気相成
長）法によりSiO₂の絶縁膜７を、高不純物濃度
エピタキシヤル層６及びゲート開口部１１全体に
わたつて、3000Aの厚みで形成する。

次に、第２図Ｆに示すように、反応ガスとして
CF₄＋H₂を用いた反応性イオンエツチング法によ
り絶縁膜１２をエツチングする。このとき、絶縁
膜７は、該絶縁膜形成時のつきまわりにより、高
不純物濃度エピタキシヤル層６の側壁に該絶縁膜
の厚み分だけ残る。この結果、前記ゲート開口部
１１は0.4μmに短縮される。即ち、RIEによる側
壁形成技術により、サブミクロンのゲート長領域
が高不純物濃度エピタキシヤル層６に対して自己
整合的に形成されることになる。

次に、第２図Ｇに示すように、高不純物濃度エ
ピタキシヤル層６及びゲート開口部１１のGaAs
基板１の各表面全体にわたつて、1000Åの厚さの
Mo4と、2000Åの厚さのAu5を順次、垂直方向の
蒸着により形成する。このとき、絶縁膜１２上に
も、Mo4及びAu5が付着する。

次に、第２図Ｈに示すように、Au5の表面を、
ビーム入射角θを大きくとつたイオンビームミリ
ングによりエツチングする。このとき、絶縁膜７
上に付着したMo／Auの層はビーム入射角θがほ
ぼ垂直にあるためにエツチング速度が早く、した
がつて該層が先に消失する。この場合、Au5のエ
ツチング端が高不純物濃度エピタキシヤル層６に
達した際にエツチングを止めると良い。この後、
Au5をマスクとしてMo4を反応性イオンエツチン
グよりエツチングして金属を分離することより、
第１図に示すように、ゲート電極３、ソース電極
８及びドレイン電極９が高不純物濃度エピタキシ
ヤル層６に対して自己整合的に形成される。

前記実施例によれば、ゲート電極３、ソース電
極８及びドレイン電極９は同一の金属材料によ
り、同時に形成しているから、製造工程を著るし
く簡単にすることができる。

また、前記実施例ではソース電極８及びドレイ
ン電極９は、ゲート電極３側の高不純物濃度エピ
タキシヤル層６の端部表面に及んで積層されてい
るから、GaAs MESFETの構造は段差が少な
く、また素子面積も従来の第３図に示す構造に比
べて小さくなることから、段差を問題とする配線
工程に支障なく利用されるうえ、単位面積当りに
多くの素子を配置できるので集積化に非常に便利
である。さらに、ソース電極８及びドレイン電極
９はゲート電極３側へ最大限、接近して形成され
ているので、ソース抵抗Rsを一層低減すること
ができる。

なお、前記実施例においては、ソース電極、ド
レイン電極及びゲート電極を同一金属によつて同
時に形成したが、ソース電極ドレイン電極を
AuGe，Ptなどでゲート電極をMo，Tiなどの別
の金属で形成してもよい。

また、前記実施例においては絶縁膜７はCVD
法によりSiO₂で形成したが、これに限らずプラ
ズマCVD法で形成でき、またSiNを使用するこ
ともできる。また前記実施例においてソース電極
ドレイン電極及びゲート電極は真空蒸着法により
形成したがこれに限らずスパツター法でも形成で
きる。

前記実施例において、GaAs基板１の活性層２
の下にさらにAlGaAs層あるいはＰ層を設けた構
成にすると、短チヤンネル効果を一層完全に抑制
することができる。

(ト) 効果 この発明は、以下の効果を有する。

(i) サブミクロンのゲート長を再現性良く容易に
実現できる。

例えば、光学露光器で1.0μmのゲート開口部
を設けた後、絶縁膜の側壁によりゲート長を縮
めているが、このゲート長のばらつきは絶縁膜
の厚さに対応する。したがつて、絶縁膜を3000
Åの厚に形成したときのばらつきが±150Åで
もウエハ内では±５％均一性が得られる。

(ii) GaAs基板上にGeの高不純物濃度エピタキシ
ヤル層を使用し、従来のイオン注入による
GaAs基板の深い所に位置する高不純物濃度領
域を有さないので、短チヤンネル効果を著るし
く減少できる。さらにソース抵抗Rsを非常に
小さくできる。

(iii) Geの高不純物濃度エピタキシヤル層を形成
しているから、ソース電極及びドレイン電極を
形成する金属材料の選択は、GeはGaAsよりも
高いドーピングが可能なためGaAsよりも低抵
抗のものが得られること、合金を用いずに接触
抵抗の低いオーミツク接触が得られること、の
理由により比較的自由になり、従来のように
AuGe系の材料限られることはない。このた
め、製造工程も簡単になる。

(iv) ゲート金属の選択も比較的自由になり、従来
の耐熱性のゲート金属による自己整合型の
GaAs MESFETのように金属抵抗の高い材料
を用いる必要はなく、用途に合わせて金属抵抗
の低い材料やシヨツトキ障壁の高い材料も選択
できる。

(v) リソグラフイの工程及びマスク枚数を低減で
きるで、製造工程を簡素化できる。

(vi) ボールアツプ現象を除去してGaAs
MESFETを平坦に製造可能であるから、配線
に便利で、集積化に好適である。さらに、ソー
ス及びドレイン電極をゲート電極へ最大限接近
させる可能性があり、一層のソース抵抗Rsの
低減化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の構造の一実施例を示す図、
第２図Ａ〜Ｈは第１図の構造を製造する各工程を
示す図、第３図は従来の自己整合型のGaAs
MESFETの構造の一例を示す図である。 １……GaAs基板、２……活性層、３……ゲー
ト電極、６……高不純物濃度エピタキシヤル層、
７……絶縁膜、８……ソース電極、９……ドレイ
ン電極、１０……レジストパターン、１１……ゲ
ート開口部。

Claims (1)

1. 【特許請求の範囲】 １ 活性層を有するGaAs基板と、 前記GaAs基板上にGaAsとシヨツトキ接合を
   有しかつ低抵抗の材料により積層されたゲート電
   極と、 前記ゲート電極の両側壁に並行して前記GaAs
   基板上に積層された不純物を含むゲルマニウムの
   高不純物濃度エピタキシヤル層と、 前記高不純物濃度エピタキシヤル層上に積層さ
   れたソース電極及びドレイン電極と、 前記ゲート電極のゲート長を規制するため、前
   記ゲート電極と対向する前記各高不純物濃度エピ
   タキシヤル層の側壁に形成された絶縁膜と、を備
   え、 前記ソース電極、ゲート電極、ドレイン電極は
   同一金属材料によつて形成され、かつ前記ソース
   電極及びドレイン電極は、前記ゲート電極側と対
   向した前記高不純物濃度エピタキシヤル層の端部
   表面にまで及んで積層されている、ことを特徴と
   するシヨツトキ電界効果トランジスタの構造。 ２ 前記絶縁膜はSiO₂によつて形成されている、
   ことを特徴とする特許請求の範囲第１項記載のシ
   ヨツトキ電界効果トランジスタの構造。 ３ GaAs基板上にｎ型不純物となるイオンを注
   入して活性層を形成する段階と、 活性層を有する前記GaAs基板上に高不純物濃
   度を有するゲルマニウムのエピタキシヤル層を成
   長させる段階と、 前記エピタキシヤル層上にレジストパターンを
   形成し、ゲート開口部に相当する該エピタキシヤ
   ル層をエツチングにより除去し、この後前記レジ
   ストパターンを除去する段階と、 前記エピタキシヤル層及び前記ゲート開口部全
   体にわたつて絶縁膜を被膜した後、反応性イオン
   エツチングにより該エピタキシヤル層の側壁に前
   記絶縁膜を残す段階と、 前記エピタキシヤル層及び前記ゲート開口部の
   GaAs基板の各表面全体にわたつて、GaAsとシ
   ヨツトキ接合を有し、かつ低抵抗の金属層を蒸着
   によつて形成する段階と、 前記金属層をイオンミリング法により前記絶縁
   膜において電気的に分離し、前記エピタキシヤル
   層に対して自己整合的にソース電極、ゲート電極
   及びドレイン電極を形成する段階と、を含むシヨ
   ツトキゲート電界効果トランジスタの製造方法。 ４、前記絶縁膜は気相成長法によりSiO₂で形成
   されている、ことを特徴とする特許請求の範囲第
   ３項記載のシヨツトキゲート電界効果トランジス
   タの製造方法。 ５ 前記金属層としてMo，Auを順次積層して形
   成した、ことを特徴とする特許請求の範囲第３項
   記載のシヨツトキゲート電界効果トランジスタの
   製造方法。