JPS61114573A - ヘテロ接合バイポ−ラ・トランジスタ - Google Patents
ヘテロ接合バイポ−ラ・トランジスタInfo
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- JPS61114573A JPS61114573A JP59234908A JP23490884A JPS61114573A JP S61114573 A JPS61114573 A JP S61114573A JP 59234908 A JP59234908 A JP 59234908A JP 23490884 A JP23490884 A JP 23490884A JP S61114573 A JPS61114573 A JP S61114573A
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- 125000005842 heteroatom Chemical group 0.000 title description 3
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 15
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000000137 annealing Methods 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 6
- 101100310641 Caenorhabditis elegans sop-2 gene Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 229910017974 NH40H Inorganic materials 0.000 description 1
- 241000270295 Serpentes Species 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000000123 paper Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速信号処理用のヘテロ接合バイポーラ・トラ
ンジスタに係り、特にその高集積化高性能化に好適な素
子構造及びその製法に関する。
ンジスタに係り、特にその高集積化高性能化に好適な素
子構造及びその製法に関する。
ヘテロ接合バイポーラ・トランジスタとは、エミッタに
ベースよりもバンドギャップの広い半導体を用いて、ベ
ース・エミッタ接合を形成することにより、ベースから
エミッタへの少数キャリアの注入を減らしたことを特徴
とする。これにより、エミッタからベースへの多数キャ
リアの注入効率を高められるとともに、ベース濃度を高
くでき、高電流増幅率、低ベース抵抗のトランジスタが
可能となる。
ベースよりもバンドギャップの広い半導体を用いて、ベ
ース・エミッタ接合を形成することにより、ベースから
エミッタへの少数キャリアの注入を減らしたことを特徴
とする。これにより、エミッタからベースへの多数キャ
リアの注入効率を高められるとともに、ベース濃度を高
くでき、高電流増幅率、低ベース抵抗のトランジスタが
可能となる。
ヘテロ・バイポーラ・トランジスタのアイディアは古く
、Ｇ ａ 、、Ａ Ｑ 、Ａ ｓ −Ｇ ａ Ａ ｓの
ヘテロ接合を用いて実現されている（Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆｔｈｓ １２ｔｈ Ｃｏｎｆ ｏｎ ５ｏ
ｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ、 １９８０゜ｐ
、１）。
、Ｇ ａ 、、Ａ Ｑ 、Ａ ｓ −Ｇ ａ Ａ ｓの
ヘテロ接合を用いて実現されている（Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆｔｈｓ １２ｔｈ Ｃｏｎｆ ｏｎ ５ｏ
ｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ、 １９８０゜ｐ
、１）。
第１図（ａ）および（ｂ）に各々その動作領域の断面構
造とバンド構造を示す。このトランジスタはｎ型Ｇ ａ
ｌ）、７Ａ Ｑ、、、Ａ ｓから成るエミッタ１、ｐ型
Ｇ ａ Ａ ｓ層から成るベース２．ｎ型Ｇ ａ Ａ
ｓ層３及びｎゝ型Ｇ ａ Ａ ｓ層４から成るコレクタ
とから構成される＊ Ｇａｇ、Ｊ Ｑａ、３ＡＳのバン
ドギャップ５は１．７９ｅＶ とＧ ａ Ａ ｓのそれ
（６）Ｉ；比べて約０．３７ｅＶ広い。このうち価電子
帯には約０．０５ｅＶ 振分けられこの分７だけエミッ
タのエネルギーレベルが低くなりホールの注入８を押え
る。
造とバンド構造を示す。このトランジスタはｎ型Ｇ ａ
ｌ）、７Ａ Ｑ、、、Ａ ｓから成るエミッタ１、ｐ型
Ｇ ａ Ａ ｓ層から成るベース２．ｎ型Ｇ ａ Ａ
ｓ層３及びｎゝ型Ｇ ａ Ａ ｓ層４から成るコレクタ
とから構成される＊ Ｇａｇ、Ｊ Ｑａ、３ＡＳのバン
ドギャップ５は１．７９ｅＶ とＧ ａ Ａ ｓのそれ
（６）Ｉ；比べて約０．３７ｅＶ広い。このうち価電子
帯には約０．０５ｅＶ 振分けられこの分７だけエミッ
タのエネルギーレベルが低くなりホールの注入８を押え
る。
また、伝導体側のヘテロ界面において、バンドギャップ
に０．３ｅＶ程度のノツチ９を生じ、やはり電子の注入
１０を低下させるが、このノツチ９をなくす方法として
ヘテロ界面附付の混晶比をなだらかに変える方法が考え
られている（たとえば５ｏｌｉｄ ５ｔａｔｅ Ｅｌｅ
ｃｔｒｏｎ、、ＶｏＬ、 １５ 、 Ｈａ １２ 。
に０．３ｅＶ程度のノツチ９を生じ、やはり電子の注入
１０を低下させるが、このノツチ９をなくす方法として
ヘテロ界面附付の混晶比をなだらかに変える方法が考え
られている（たとえば５ｏｌｉｄ ５ｔａｔｅ Ｅｌｅ
ｃｔｒｏｎ、、ＶｏＬ、 １５ 、 Ｈａ １２ 。
Ｐ、１３３９． （’７２） 、 ）。
また、ベース２内の電子を拡散ではなく、ドリフトによ
ってコレクタ領域３に到達させることにより、高速化を
図る手段としてベース３も混晶比勾配を持ったＧａ、−
、Ａａ、Ａｓで形成する構造も考えられている（特開昭
４９−４３５８３ ）。
ってコレクタ領域３に到達させることにより、高速化を
図る手段としてベース３も混晶比勾配を持ったＧａ、−
、Ａａ、Ａｓで形成する構造も考えられている（特開昭
４９−４３５８３ ）。
しかしながら上記の公知例はいずれもトランジスタの動
作領域に関するものであり、高性能化には、ベース電極
及びコレクタ電極の引き出し方が重要となる。
作領域に関するものであり、高性能化には、ベース電極
及びコレクタ電極の引き出し方が重要となる。
この電極引出しの付帯部の最も進んだ例として第２図に
示す断面構造のトランジスタが開発されている（’ ８
４ＩＳＳＣＣ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ、Ｐａｐ
ｅｒｓ。
示す断面構造のトランジスタが開発されている（’ ８
４ＩＳＳＣＣ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ、Ｐａｐ
ｅｒｓ。
ｐ、５１ （’８４））。
このトランジスタではエミッタ電極１３とエミッタ１と
のオーミック接触性をよくするために、ｎ＋型Ｇ ａ
Ａ ｓ層１２が動作層上に設けられている。この動作領
域の付帯部は、主にベース引出し部１４及びベース電極
１５とコレクタ電極１６とから形成される。ベース引出
し部１４はイオン注入によって形成されたｐ型層からな
り、動作層の両側に形成されている。また、コレクタ電
極１６選択エツチングによってコレクタ層４まで窓開け
を行った後、この露出したコレクタ層４上に直接形成さ
れる。
のオーミック接触性をよくするために、ｎ＋型Ｇ ａ
Ａ ｓ層１２が動作層上に設けられている。この動作領
域の付帯部は、主にベース引出し部１４及びベース電極
１５とコレクタ電極１６とから形成される。ベース引出
し部１４はイオン注入によって形成されたｐ型層からな
り、動作層の両側に形成されている。また、コレクタ電
極１６選択エツチングによってコレクタ層４まで窓開け
を行った後、この露出したコレクタ層４上に直接形成さ
れる。
ス、１９はエミッタとベース、２０は素子間のそれぞれ
分離を行うものである（１１は基板である）この構造の
ヘテロ・バイポーラ・トランジスタでは、コレクタ電極
１６が素子表面２１よりも約０．３μｍ程度低い所に形
成されており、基本的にはメサ型構造であるため、集積
化がむずかしい。
分離を行うものである（１１は基板である）この構造の
ヘテロ・バイポーラ・トランジスタでは、コレクタ電極
１６が素子表面２１よりも約０．３μｍ程度低い所に形
成されており、基本的にはメサ型構造であるため、集積
化がむずかしい。
また、ベース引出し部が動作領域のまわりに形成されて
いるため、素子面積が大きくなる、動作領域とコレクタ
電極１６との距離が長くなり、直列抵抗が増加する等の
問題がある。
いるため、素子面積が大きくなる、動作領域とコレクタ
電極１６との距離が長くなり、直列抵抗が増加する等の
問題がある。
本発明の目的は、上記した従来のヘテロ接合バイポーラ
・トランジスタの欠点を解決し、プレーナ型で高集積可
能、かつ、高性能のヘテロ接合バイポーラ・トランジス
タ及びその製法を提供することにある。
・トランジスタの欠点を解決し、プレーナ型で高集積可
能、かつ、高性能のヘテロ接合バイポーラ・トランジス
タ及びその製法を提供することにある。
本発明においては、動作層をエピタキシャル結晶成長で
形成した後、コレクタ及びベース引出し領域をイオン注
入或いは選択エピタキシャル成長によって形成し、かつ
、動作層とコレクタ及びベース引出し領域との分離を不
純物イオン注入によって達成し、寄生容量を低減するこ
とにより上記の目的を達成した。
形成した後、コレクタ及びベース引出し領域をイオン注
入或いは選択エピタキシャル成長によって形成し、かつ
、動作層とコレクタ及びベース引出し領域との分離を不
純物イオン注入によって達成し、寄生容量を低減するこ
とにより上記の目的を達成した。
第３図に本発明のヘテロ接合バイポーラ・トランジスタ
の断面図及び正面図を示す、ベース引出し部１４及びコ
レクタ引出し部２２は動作領域１゜２．３を狭んで互い
に反対側に配置され、かつ、いずれも素子表面２１に露
出して形成される。従って、これらの表面にベース電極
１５とコレクタ電極１６を形成することにより、プレー
ナ型の素子形成が可能となる。また、それぞれの引出し
部１４．２２は動作領域の片側にのみ形成されているた
め、素子の表面積を小さくでき、高密度の集積が可能と
なる。
の断面図及び正面図を示す、ベース引出し部１４及びコ
レクタ引出し部２２は動作領域１゜２．３を狭んで互い
に反対側に配置され、かつ、いずれも素子表面２１に露
出して形成される。従って、これらの表面にベース電極
１５とコレクタ電極１６を形成することにより、プレー
ナ型の素子形成が可能となる。また、それぞれの引出し
部１４．２２は動作領域の片側にのみ形成されているた
め、素子の表面積を小さくでき、高密度の集積が可能と
なる。
動作領域とコレクタ引出し部２２との分離は、イオン注
入によって形成されたダメージ層２３によってなされて
おり、ベース及びエミッタとコレクタ間の容量低減を可
能としている。
入によって形成されたダメージ層２３によってなされて
おり、ベース及びエミッタとコレクタ間の容量低減を可
能としている。
実施例１
以下１本発明の第１実施例を第４図によって説明する６
本実施例は、Ｇ ａ、−０Ａ Ｑ、Ａ ｓ −ＧａＡｓ
のヘテロ接合を用いたバイポーラ・トランジスタの例で
あるが、以下に具体的に示すヘテロ接合の場合に限定さ
れるものではない。たとえば、ＩｎＧａＡｓ−Ａ（ｌＩ
ｎＡｓ、ＩｎＧａＡｓ−ＩｎＧａＡｓＰ、５ｉ−５ｉＧ
ｅ等に適用可能なことはいうまでもない。
本実施例は、Ｇ ａ、−０Ａ Ｑ、Ａ ｓ −ＧａＡｓ
のヘテロ接合を用いたバイポーラ・トランジスタの例で
あるが、以下に具体的に示すヘテロ接合の場合に限定さ
れるものではない。たとえば、ＩｎＧａＡｓ−Ａ（ｌＩ
ｎＡｓ、ＩｎＧａＡｓ−ＩｎＧａＡｓＰ、５ｉ−５ｉＧ
ｅ等に適用可能なことはいうまでもない。
勿論、バイポーラ・トランジスタを構成するに当って、
前記各半導体の組み合せにおいてｐｎ接合の形成が可能
であり、且格子定数の近い半導体同志であることはいう
までもない。
前記各半導体の組み合せにおいてｐｎ接合の形成が可能
であり、且格子定数の近い半導体同志であることはいう
までもない。
素子作製にあたっては、まずＧａＡｓ基板１１上にコレ
クタ層のｎ”ＧａＡｓ層（濃度：ｌＸ１０”ｃｍ−”、
厚さ３００ｎｍ）４、ｎ−ＧａＡｓ層（濃度： ５ Ｘ
１０”ａｍ−’、厚さ２００ｎｍ）３゜ベース層のｐ
”ＧａＡｓ（濃度：２Ｘ１０’″Ｑｌ＋ −’、厚さ５
０ｎｍ）２、エミツタ層のｎ Ｇａ、−、Ａ Ｑ 、Ａ
ｓ層（濃度： １ 、５ Ｘ １０”ａｍ−”、厚さ２
００ｎｍ、混晶比Ｘは０．２〜０．４程度） １． ｎ
Ｇａ、、Ａｌ１１．Ａｓ層１の保護膜であるｎＧ ａ
Ａ ｓ層（濃度：２Ｘ１０１７０１１−’、厚さ：１０
０ｎ１００ｎを順次エピタキシャル成長させる。この成
長は、制御性のよい分子線エピタキシャル（ＭＢＥ）法
で行ったが、ＭＯ−ＣＶＤ（有機金属熱分解蒸着）法で
行ってもよい。さらにこの成長表面をＣＶＤ−３ｉｎ。
クタ層のｎ”ＧａＡｓ層（濃度：ｌＸ１０”ｃｍ−”、
厚さ３００ｎｍ）４、ｎ−ＧａＡｓ層（濃度： ５ Ｘ
１０”ａｍ−’、厚さ２００ｎｍ）３゜ベース層のｐ
”ＧａＡｓ（濃度：２Ｘ１０’″Ｑｌ＋ −’、厚さ５
０ｎｍ）２、エミツタ層のｎ Ｇａ、−、Ａ Ｑ 、Ａ
ｓ層（濃度： １ 、５ Ｘ １０”ａｍ−”、厚さ２
００ｎｍ、混晶比Ｘは０．２〜０．４程度） １． ｎ
Ｇａ、、Ａｌ１１．Ａｓ層１の保護膜であるｎＧ ａ
Ａ ｓ層（濃度：２Ｘ１０１７０１１−’、厚さ：１０
０ｎ１００ｎを順次エピタキシャル成長させる。この成
長は、制御性のよい分子線エピタキシャル（ＭＢＥ）法
で行ったが、ＭＯ−ＣＶＤ（有機金属熱分解蒸着）法で
行ってもよい。さらにこの成長表面をＣＶＤ−３ｉｎ。
膜（厚さ２００ｎｍ）２４で覆う（第４図（ａ））。
次にホトレジスト膜２５ （厚さ約１μｍ）を塗布した
後、通常のホトリソプラノイ・プロセスを用いてコレク
タ引出し部のパターン形成を行う。
後、通常のホトリソプラノイ・プロセスを用いてコレク
タ引出し部のパターン形成を行う。
ホトレジスト膜２５を用いてＳ ｉ Ｏ２膜２４に所定
部分２６の窓開けを行った後、イオン注入２７とアニー
ルによってｎ０型のコレクタ引出し部を形成する。この
イオン注入は、注入イオンのピークの深さがベース層２
の深さく〜３００ｎｍ）にほぼ一致するように行い、こ
のベース層をｎ型に反転させる。ｎ型不純物としてＳｉ
“を使用した場合、注入エネルギーは約２５０ＫａＶ、
ドース量は５ Ｘ １０１３Ｇ１″２とする。Ｓｉ＋の
他にＳ。
部分２６の窓開けを行った後、イオン注入２７とアニー
ルによってｎ０型のコレクタ引出し部を形成する。この
イオン注入は、注入イオンのピークの深さがベース層２
の深さく〜３００ｎｍ）にほぼ一致するように行い、こ
のベース層をｎ型に反転させる。ｎ型不純物としてＳｉ
“を使用した場合、注入エネルギーは約２５０ＫａＶ、
ドース量は５ Ｘ １０１３Ｇ１″２とする。Ｓｉ＋の
他にＳ。
Ｓｓ、Ｓｎ等を使用してもよい。二の場合には各イオン
の質量に比例して注入エネルギーを増加させる必要があ
る。この後、注入イオン活性化用のアニールを行う。ア
ニール条件は、８００℃、１５分（ＡｓＨ３雰囲気）が
よいがフラッシュアニールを用いてもよい。
の質量に比例して注入エネルギーを増加させる必要があ
る。この後、注入イオン活性化用のアニールを行う。ア
ニール条件は、８００℃、１５分（ＡｓＨ３雰囲気）が
よいがフラッシュアニールを用いてもよい。
次に、上記のコレクタ引出し部２２の形成プロセスと同
様にして、ベース引出し部１４形成用のＰ型イオン注入
２８を行う（第４図（ｃ））。
様にして、ベース引出し部１４形成用のＰ型イオン注入
２８を行う（第４図（ｃ））。
２９はイオン注入用のホトレジストマスクである。
注入イオンとしては、Ｍｇ４ないしＢｅ” を用いる。
ｐ型キャリア量は、ベース層の下面で濃度がＩ Ｘ １
０”ｃｍ−”以上あることが望ましく、ドース量は２．
Ｘ １０ ” ａｍ−”、注入エネルギーはＭｇ１ｊ
の場合１００ＫｓＶ−Ｂｓ”の場合３０ＫｓＶ程度が望
ましい。
０”ｃｍ−”以上あることが望ましく、ドース量は２．
Ｘ １０ ” ａｍ−”、注入エネルギーはＭｇ１ｊ
の場合１００ＫｓＶ−Ｂｓ”の場合３０ＫｓＶ程度が望
ましい。
次に、エミッタ１とベース引き出し部１４の分離のため
のイオン注入２９を行う（第４図（ｄ））。
のイオン注入２９を行う（第４図（ｄ））。
このイオン注入の目的はダメージ層１９を形成すること
によって寄生容量を低減することである。
によって寄生容量を低減することである。
従って、注入深さとしてはダメージがエミッタ側の空乏
層３０に達するまでの深さでよい。この空乏層厚は、上
記のエミッタ濃度の場合数百人であり、従ってダメージ
層の深さとしては、２５００人程度でよい、イオン種と
しては、結晶内での拡散係数が小さいものであれば何で
もよ＜、ｃ”、ｏ”。
層３０に達するまでの深さでよい。この空乏層厚は、上
記のエミッタ濃度の場合数百人であり、従ってダメージ
層の深さとしては、２５００人程度でよい、イオン種と
しては、結晶内での拡散係数が小さいものであれば何で
もよ＜、ｃ”、ｏ”。
Ａ ｒ”ｇ Ｓ ｉ”等通常よく使用するイオンでよい
。
。
このイオン注入は第３図（ｂ）の正面図に示したように
、動作領域を囲むように行う。ＣＩを用いた時のドース
量と注入エネルギーは、それぞれｌＸｌ０”ｓ＋−”、
１００ Ｋ ｓ Ｖ程度が最適テアル。
、動作領域を囲むように行う。ＣＩを用いた時のドース
量と注入エネルギーは、それぞれｌＸｌ０”ｓ＋−”、
１００ Ｋ ｓ Ｖ程度が最適テアル。
３１はマスク用のホトレジスト膜である。
次に、動作領域とコレクタ引き出し部２２との分離のた
めのイオン注入を行う、このイオン注入３２も上記のベ
ース引出し部１４の分離の場合と同様であり、同種のイ
オンが使用できる。深さとしては、ベース層２の下側に
達する必要があり、Ｃ０を用いた場合、２００ＫｅＶ、
ｌＸｌ０１″′Ｇ−８の条件でイオン注入を行う。３３
はホトレジスト膜のマスクである（第４図（ｅ））。
めのイオン注入を行う、このイオン注入３２も上記のベ
ース引出し部１４の分離の場合と同様であり、同種のイ
オンが使用できる。深さとしては、ベース層２の下側に
達する必要があり、Ｃ０を用いた場合、２００ＫｅＶ、
ｌＸｌ０１″′Ｇ−８の条件でイオン注入を行う。３３
はホトレジスト膜のマスクである（第４図（ｅ））。
最後に素子表面に電極形成をリフトオフプロセスを用い
て行う、まず、エミッタ部１２，２及びコレクタ引出し
部２２のｎ型層 ａ Ａ ｓ層上にエミッタ電極１３と
コレクタ電極１６を形成する（第４図（ｆ））、電極材
料としてはＡ ｕ ／ Ｎ ｉ ／Ａ ｕ Ｇ ｅの多
層金属を使用し、リフトオフプロセスによってパターン
形成をした後４５０℃、５分の熱処理によってオーミッ
ク接触を形成する６次にベース引出し部１４上に同様の
プロセスでベース電極１５を形成する（第４図（ｇ））
、電極材料としてはＩｎ／Ａｇ （Ａｇ７５％）を使用
する。
て行う、まず、エミッタ部１２，２及びコレクタ引出し
部２２のｎ型層 ａ Ａ ｓ層上にエミッタ電極１３と
コレクタ電極１６を形成する（第４図（ｆ））、電極材
料としてはＡ ｕ ／ Ｎ ｉ ／Ａ ｕ Ｇ ｅの多
層金属を使用し、リフトオフプロセスによってパターン
形成をした後４５０℃、５分の熱処理によってオーミッ
ク接触を形成する６次にベース引出し部１４上に同様の
プロセスでベース電極１５を形成する（第４図（ｇ））
、電極材料としてはＩｎ／Ａｇ （Ａｇ７５％）を使用
する。
オーミック接触形成用の熱処理条件は、ｎ型層の場合と
同様４５０℃、５分である。
同様４５０℃、５分である。
以上説明して来たように、本実施例によれば、プレーナ
型のヘテロ接合バイポーラ・トランジスタができ、高集
積化が可能となるとともに、動作領域とベース引出し部
及びコレクタ引出し部とが電気的に分離されており、寄
生容量が小さく高速動作可能な素子が形成できる。
型のヘテロ接合バイポーラ・トランジスタができ、高集
積化が可能となるとともに、動作領域とベース引出し部
及びコレクタ引出し部とが電気的に分離されており、寄
生容量が小さく高速動作可能な素子が形成できる。
実施例２
第５図に本発明第２実施例の作製プロセス主要部を示す
０本実施例は、コレクタ引出し部形成以外は全く同じで
あるので、この異なる部分についてのみ詳述する。
０本実施例は、コレクタ引出し部形成以外は全く同じで
あるので、この異なる部分についてのみ詳述する。
まず、第１実施例と同様に半導体基板１１上に各層４，
３，２，１，１２．２４を形成する（第５図（ａ））。
３，２，１，１２．２４を形成する（第５図（ａ））。
次に、通常ホトリソグラフィ・プロセスを用いて、コレ
クタ引出し部のパターン形成を行った後、この部分をエ
ツチングによって取り除き、第５図（ｂ）に示すコレク
タ層１，２まで至る穴３４を形成する。この際のＳ ｉ
Ｏ，膜２４のエツチングは、ＣＦ、＋Ｈ２ガスを使用
した反応性イオンエツチングで、半導体層のエツチング
はＣＣＱ、Ｆ。
クタ引出し部のパターン形成を行った後、この部分をエ
ツチングによって取り除き、第５図（ｂ）に示すコレク
タ層１，２まで至る穴３４を形成する。この際のＳ ｉ
Ｏ，膜２４のエツチングは、ＣＦ、＋Ｈ２ガスを使用
した反応性イオンエツチングで、半導体層のエツチング
はＣＣＱ、Ｆ。
ガスを使用した反応性イオンエツチングで行う。
勿論、パターン精度は落ちるが、それぞれをウェットエ
ツチングで行うことも可能である。
ツチングで行うことも可能である。
この後、この穴の部分に、ＭＯ（有機金Ｘ）−ＣＶＤ法
によってｎ” −ＧａＡｓを素子表面２１と同高さまで
選択成長し、コレクタ引出し部２２′を形成する。ＭＯ
−ＣＶＤではＳｉｎ、膜２４上にはＧａＡｓは成長しな
いため、コレクタ引出し部２２′のみ成長できる。
によってｎ” −ＧａＡｓを素子表面２１と同高さまで
選択成長し、コレクタ引出し部２２′を形成する。ＭＯ
−ＣＶＤではＳｉｎ、膜２４上にはＧａＡｓは成長しな
いため、コレクタ引出し部２２′のみ成長できる。
このコレクタ引出し部２２′形成後は、第１実施例と全
く同様のプロセスによって、ヘテロ接合バイポーラ・ト
ランジスタを形成する。即ち、第４図（ｃ）以降の工程
である。
く同様のプロセスによって、ヘテロ接合バイポーラ・ト
ランジスタを形成する。即ち、第４図（ｃ）以降の工程
である。
以上説明したように１本発明によればコレクタ引出し部
２２′をエピタキシャル成長で形成するため、ｎ” −
Ｇ ａ Ａ ｓのみで形成でき、この部分の低抵抗化が
可能となる。
２２′をエピタキシャル成長で形成するため、ｎ” −
Ｇ ａ Ａ ｓのみで形成でき、この部分の低抵抗化が
可能となる。
実施例３
以下１本発明第３実施例を第６図を用いて説明する６本
実施例は第１の実施例のヘテロ接合バイポーラ・トラン
ジスタのベース引出し部１４、コレクタ引出し部２２及
びダメージ層１９．２３をエミッタ電極にセルファライ
ンして形成し、トランジスタ面積の微細化を図ったもの
である。
実施例は第１の実施例のヘテロ接合バイポーラ・トラン
ジスタのベース引出し部１４、コレクタ引出し部２２及
びダメージ層１９．２３をエミッタ電極にセルファライ
ンして形成し、トランジスタ面積の微細化を図ったもの
である。
従って、半導体基板１１及びエピタキシャル成長層１，
２，３，４，１２はいずれも第１実施例と同様のものが
使用可能である（第６図（ａ））。
２，３，４，１２はいずれも第１実施例と同様のものが
使用可能である（第６図（ａ））。
そこで本実施例については、第１実施例と異なる点につ
いてのみ詳述する。
いてのみ詳述する。
ベース及びコレクタ引出し部１４．１９をエミッタ電極
にセルファラインして形成するためには、イオン注入後
の活性化用アニール（８００℃）が必要であり、エミッ
タ電極にも耐熱性が要求される。この耐熱性オーミック
電極材料３５としてはＭ ｏ Ｇ ｅを使用する。この
電極材料をエピタキシャル層１２の表面に、スパッタ或
いは蒸着によって、２０００〜３０００人被着する。３
５が被着層である。
にセルファラインして形成するためには、イオン注入後
の活性化用アニール（８００℃）が必要であり、エミッ
タ電極にも耐熱性が要求される。この耐熱性オーミック
電極材料３５としてはＭ ｏ Ｇ ｅを使用する。この
電極材料をエピタキシャル層１２の表面に、スパッタ或
いは蒸着によって、２０００〜３０００人被着する。３
５が被着層である。
また、低抵抗化のために、上面にさらにＡ ｕ ／ Ｗ
＊ＡＩ２／Ｗ、Ａｕ／Ｐｔ／Ｗを被着してもよい。
＊ＡＩ２／Ｗ、Ａｕ／Ｐｔ／Ｗを被着してもよい。
次に、ＣＶＤ−８ｉｎ、膜３６を３０００人を全面に被
着し、エミッタ電極パターンのホトレジスト膜３７をマ
スクとして、ＳｉＯ，膜３６、電極膜３５を順次エツチ
ングして１両者でＴ字状のパターン３８．１３’ を形
成する（第６図（ｂ））。
着し、エミッタ電極パターンのホトレジスト膜３７をマ
スクとして、ＳｉＯ，膜３６、電極膜３５を順次エツチ
ングして１両者でＴ字状のパターン３８．１３’ を形
成する（第６図（ｂ））。
Ｓ ｉ Ｏ２膜３６のエツチングはＣＦ、＋Ｈ，ガスを
使用した反応性イオンエツチングで行い、電極膜３５の
加工はまず、ＮＦ、ガスを用いた反応性イオンエツチン
グで異方性にエツチングした後、等方性のプラズマエツ
チングによりサイドエツチングし、Ｔ字状のパターン形
成を行う。
使用した反応性イオンエツチングで行い、電極膜３５の
加工はまず、ＮＦ、ガスを用いた反応性イオンエツチン
グで異方性にエツチングした後、等方性のプラズマエツ
チングによりサイドエツチングし、Ｔ字状のパターン形
成を行う。
次に、このＴ字状パターンのＳ ｉ Ｏ，膜３８をマス
クとして、コレクタ引出し部２２及びベース引出し部１
４形成用のイオン注入３９．４０を行う（第６図（ｃ、
ｄ））、４１．４２はそれぞれコレクタ及びエミッタ領
域外部をマスクするためのホトレジスト膜である。注入
イオン及びそのアニールは第１実施例と同様に行う。
クとして、コレクタ引出し部２２及びベース引出し部１
４形成用のイオン注入３９．４０を行う（第６図（ｃ、
ｄ））、４１．４２はそれぞれコレクタ及びエミッタ領
域外部をマスクするためのホトレジスト膜である。注入
イオン及びそのアニールは第１実施例と同様に行う。
次に、ＳｉＯ□膜を除去した後、エミッタ電極１３′を
マスクとしてコレクタ部３，４とベース２との電気的分
離を行うためのイオン注入４３を行う（第６図（ｅ））
、イオンとしてはｏｏを使用する。４４はホトレジスト
のマスクである。イオン注入条件は、２００ＫｅＶ、２
Ｘ１０″２０−２とし、ピーク濃度位置がコレクタ層３
内に来るように設定する。このイオン注入後ダメージ層
のアニール用の７００℃、２０分の熱処理を行い、同時
にｏｏによって深いトラップを有する層４５を形成する
。
マスクとしてコレクタ部３，４とベース２との電気的分
離を行うためのイオン注入４３を行う（第６図（ｅ））
、イオンとしてはｏｏを使用する。４４はホトレジスト
のマスクである。イオン注入条件は、２００ＫｅＶ、２
Ｘ１０″２０−２とし、ピーク濃度位置がコレクタ層３
内に来るように設定する。このイオン注入後ダメージ層
のアニール用の７００℃、２０分の熱処理を行い、同時
にｏｏによって深いトラップを有する層４５を形成する
。
次に、第１実施例と同様に、動作領域とベース引出し部
１４及びコレクタ引出し部２２の分離用のイオン注入２
９．３２を行う（第６図（ｆ、ｇ））１本実施例ではマ
スクとして、エミッタ電極１３′とホトレジスト膜３１
’ 、３３’ を使用していること以外、イオン注入条
件は第１実施例と同様である。
１４及びコレクタ引出し部２２の分離用のイオン注入２
９．３２を行う（第６図（ｆ、ｇ））１本実施例ではマ
スクとして、エミッタ電極１３′とホトレジスト膜３１
’ 、３３’ を使用していること以外、イオン注入条
件は第１実施例と同様である。
次に、第１実施例と同様にして、コレクタ電極１６とベ
ース電極１５を形成しく第６図（ｈ））、最後に素子間
分離用のイオン注入４６を行って素子を完成する。イオ
ンとしてはダメージを形成できるものであれば何でもよ
く、たとえば０３を使用した場合、１５０ＫｅＶ、及び
２５ｏＫｅｖでそれぞれＩ Ｘ １０”■−２注入する
。４７は素子部をカバーするためのマスクである。
ース電極１５を形成しく第６図（ｈ））、最後に素子間
分離用のイオン注入４６を行って素子を完成する。イオ
ンとしてはダメージを形成できるものであれば何でもよ
く、たとえば０３を使用した場合、１５０ＫｅＶ、及び
２５ｏＫｅｖでそれぞれＩ Ｘ １０”■−２注入する
。４７は素子部をカバーするためのマスクである。
以上説明したように、本実施例によれば、コレフタ引出
し部、ベース引出し部及びそれらと動作領域との分離領
域がいずれもエミッタ電極に対してセルファラインされ
て形成されるため、素子面積が縮小され、高速動作とと
もに高集積化が可能となる。また、各領域が位置精度よ
く形成できるため、素子間のバラツキが低減できる。
し部、ベース引出し部及びそれらと動作領域との分離領
域がいずれもエミッタ電極に対してセルファラインされ
て形成されるため、素子面積が縮小され、高速動作とと
もに高集積化が可能となる。また、各領域が位置精度よ
く形成できるため、素子間のバラツキが低減できる。
また、本実施例のコレクタ引出し部２２及びベース引出
し部１４のセルファラインには、丁字形パターンのＳｉ
ｎ、膜３８をマスクとしてイオン注入することにより行
ったが、このＳ ｉ Ｏ，膜３８は必ずしも必要ではな
く、エミッタ電極１３′をマスクとして行ってもよい。
し部１４のセルファラインには、丁字形パターンのＳｉ
ｎ、膜３８をマスクとしてイオン注入することにより行
ったが、このＳ ｉ Ｏ，膜３８は必ずしも必要ではな
く、エミッタ電極１３′をマスクとして行ってもよい。
この場合も、ダメージ層１９と２３により、動作領域と
上記の引出し部１４．２２との分離が可能となる。
上記の引出し部１４．２２との分離が可能となる。
実施例４
以下本発明の第４実施例を第７図を用いて説明する。本
実施例は第３実施例のコレクタ・ベース間絶縁層４５を
ベース層２のエピタキシャル成長前に形成することによ
り、絶縁層４５形成用のイオン注入によってベース引出
し部１４がダメージを受けて高抵抗となることを避けた
ものである。
実施例は第３実施例のコレクタ・ベース間絶縁層４５を
ベース層２のエピタキシャル成長前に形成することによ
り、絶縁層４５形成用のイオン注入によってベース引出
し部１４がダメージを受けて高抵抗となることを避けた
ものである。
従って、この絶縁層４５の形成プロセス及び若干のプロ
セス手順が第３実施例と異なるだけで、他の個々のプロ
セスは第３実施例と全く同じであり、第３実施例と異な
った点についてのみ詳述する。
セス手順が第３実施例と異なるだけで、他の個々のプロ
セスは第３実施例と全く同じであり、第３実施例と異な
った点についてのみ詳述する。
使用する半導体基板１１及びエピタキシャル成長層１，
２，３，４．１２は第３実施例、従って第１実施例の材
料と同様のものが使用可能である。
２，３，４．１２は第３実施例、従って第１実施例の材
料と同様のものが使用可能である。
本実施例においては、第７図（ａ）に示すように半導体
基板１１にコレクタ層３，４を成長した後、イオン注入
４３によって、コレクタ・ベース間絶縁層４５′を形成
する（第７図（ｂ） ）、イオンとしては深いアクセプ
タを形成し得るイオン、０”、Ｃｒ”等を使用する。０
ゝの場合注入条件は、１００ＫａＶ、ａ Ｘ １０ Ｌ
ａ ａｌ−Ｘである。このイオン注入４３は、各エピ
タキシャル層をＭＢＥ（分子線ビーム・エピタキシャル
）法で形成する場合には、同一真空容器内で連続して行
えることが望ましく、その場合には、集束イオンビーム
を走査できる選択イオンビーム注入装置を用いて行う。
基板１１にコレクタ層３，４を成長した後、イオン注入
４３によって、コレクタ・ベース間絶縁層４５′を形成
する（第７図（ｂ） ）、イオンとしては深いアクセプ
タを形成し得るイオン、０”、Ｃｒ”等を使用する。０
ゝの場合注入条件は、１００ＫａＶ、ａ Ｘ １０ Ｌ
ａ ａｌ−Ｘである。このイオン注入４３は、各エピ
タキシャル層をＭＢＥ（分子線ビーム・エピタキシャル
）法で形成する場合には、同一真空容器内で連続して行
えることが望ましく、その場合には、集束イオンビーム
を走査できる選択イオンビーム注入装置を用いて行う。
この絶縁層形成後、ベース層２、エミツタ層１及びｎ”
−Ｇ ａ Ａ ｓ層１２のエピタキシャル成長を行う
（第７図（ｃ））、また、絶縁層４５′の形成は、第３
実施例と同様（第６図（ａ））、ホトレジスト膜をマス
クとして行うことも可能である。この場合は、−坦基板
を真空容器から取出し、大気にエピタキシャル層表面を
曝すことになるので表面が汚染される。この場合には。
−Ｇ ａ Ａ ｓ層１２のエピタキシャル成長を行う
（第７図（ｃ））、また、絶縁層４５′の形成は、第３
実施例と同様（第６図（ａ））、ホトレジスト膜をマス
クとして行うことも可能である。この場合は、−坦基板
を真空容器から取出し、大気にエピタキシャル層表面を
曝すことになるので表面が汚染される。この場合には。
Ｎ Ｈ４０Ｈ＋ Ｈｔ Ｏ２系のエツチング液でエピタ
キシャル層３を２００〜３００人エツチングし、清浄表
面を露呂してから成長を行う。
キシャル層３を２００〜３００人エツチングし、清浄表
面を露呂してから成長を行う。
エピタキシャル層２，１．１２の形成後は、第３実施例
と全く同様にして、エミッタ電極１３′、コレクタ引出
し部２２、ベース引出し部１４（第７図（ｄ）の形成、
コレクタ電極１６、ベース電極１５の形成（第７図（ｅ
））、絶縁用ダメージ層１９，２３．２０の形成を行う
ことによって。
と全く同様にして、エミッタ電極１３′、コレクタ引出
し部２２、ベース引出し部１４（第７図（ｄ）の形成、
コレクタ電極１６、ベース電極１５の形成（第７図（ｅ
））、絶縁用ダメージ層１９，２３．２０の形成を行う
ことによって。
ヘテロ接合バイポーラ・トランジスタを作製する。
また１本実施例では、コレクタ引出し部２２とベース引
出し部１４及び、絶縁層１９．２３をエミッタ電極１３
′に対してセルファラインしたが。
出し部１４及び、絶縁層１９．２３をエミッタ電極１３
′に対してセルファラインしたが。
必ずしもセルファラインは必要ではなく、第１実施例と
同様に別々のホトリソグラフィで形成してもよい。
同様に別々のホトリソグラフィで形成してもよい。
以上説明して来たとおり、本実施例によれば、ベース引
出し部１４を通さずに、ベース・コレクタ絶縁層４５′
形成用のイオン注入ができるため、ベース引出し部１４
の抵抗を高めることがなくベース・コレクタ間を分離で
きるので、寄生抵抗。
出し部１４を通さずに、ベース・コレクタ絶縁層４５′
形成用のイオン注入ができるため、ベース引出し部１４
の抵抗を高めることがなくベース・コレクタ間を分離で
きるので、寄生抵抗。
寄生容量いずれも低減でき、高性能のヘテロ接合バイポ
ーラ・トランジスタの作製が可能となる。
ーラ・トランジスタの作製が可能となる。
以上実施例を用いて説明したとおり１本発明によれば、
プレーナ構造を有し、かつ、寄生抵抗及び寄生容量の小
さなヘテロ接合バイポーラ・トランジスタが得られる。
プレーナ構造を有し、かつ、寄生抵抗及び寄生容量の小
さなヘテロ接合バイポーラ・トランジスタが得られる。
特にベースとコレクタそれぞれの引出し部がダメージ層
によって完全に分離されるため、寄生容量の低減効果が
大きい。
によって完全に分離されるため、寄生容量の低減効果が
大きい。
また、ベース電極はエミッタ電極に対して一方の側にの
み、かつ、コレクタ電極に対抗して配置されているため
、素子面積を低減できるとともに、ベース引出し部及び
コレクタ引出し部をエミッタに対してセルファラインし
て形成することが可能となり、さらに面積低減が可能と
なるとともに、素子断面構造を一定にでき、素子特性を
揃えられるため、高集積化に好適である。
み、かつ、コレクタ電極に対抗して配置されているため
、素子面積を低減できるとともに、ベース引出し部及び
コレクタ引出し部をエミッタに対してセルファラインし
て形成することが可能となり、さらに面積低減が可能と
なるとともに、素子断面構造を一定にでき、素子特性を
揃えられるため、高集積化に好適である。
第１図（ａ）はヘテロ接合バイポーラ・トランジスタの
動作領域を説明する図、同図（ｂ）はそのバンド構造を
示す図、第２図は従来のヘテロ接合バイポーラ・トラン
ジスタを示す断面図、第３図（ａ）は本発明のトランジ
スタを説明する断面図、同図（ｂ）はその平面図、第４
．５，６．７図はそれぞれ本発明の第１．第２．第３．
第４の実施例を説明するための素子の断面図である。 １・・・エミッタ層、２・・・ベース層、３，４・・・
コレクタ層、１４・・・ベース引出し部、２２・・・コ
レクタ引出し部、１３．１３’・・・エミッタ電極、１
５・・・ベース電極、１６・・・コレクタ電極、１９，
２３゜２０・・・動作領域とベース引出し部及びコレク
タ引出し部との分ｍ領域乃γメ表子間令貨頷ｈｖ−ゝ〈
ニレ′ 冨 １ 図 て Ｚ 口 冨 ３ 図 Ｚ ４ 国 百５図 ￥Ｊ ６ 図 ■ ６ 巳 ７ 図
動作領域を説明する図、同図（ｂ）はそのバンド構造を
示す図、第２図は従来のヘテロ接合バイポーラ・トラン
ジスタを示す断面図、第３図（ａ）は本発明のトランジ
スタを説明する断面図、同図（ｂ）はその平面図、第４
．５，６．７図はそれぞれ本発明の第１．第２．第３．
第４の実施例を説明するための素子の断面図である。 １・・・エミッタ層、２・・・ベース層、３，４・・・
コレクタ層、１４・・・ベース引出し部、２２・・・コ
レクタ引出し部、１３．１３’・・・エミッタ電極、１
５・・・ベース電極、１６・・・コレクタ電極、１９，
２３゜２０・・・動作領域とベース引出し部及びコレク
タ引出し部との分ｍ領域乃γメ表子間令貨頷ｈｖ−ゝ〈
ニレ′ 冨 １ 図 て Ｚ 口 冨 ３ 図 Ｚ ４ 国 百５図 ￥Ｊ ６ 図 ■ ６ 巳 ７ 図
Claims (1)
- 【特許請求の範囲】 １、ヘテロ接合領域を有して動作領域が構成されたヘテ
ロ接合バイポーラ・トランジスタにおいて、ベース領域
引き出し部は前記動作領域に対しその一方の側にのみ形
成し且ベース領域引き出し部はコレクタ領域引き出し部
と相対向して形成され、当該ヘテロ接合バイポーラ・ト
ランジスタを構成している母材たる半導体基体表面は実
質的に平面構造を有することを特徴とするヘテロ接合バ
イポーラ・トランジスタ。 ２、前記コレクタ引き出し部はイオン注入によつて形成
した不純物含有領域なることを特徴とする特許請求の範
囲第１項記載のヘテロ接合バイポーラ・トランジスタ。 ３、前記コレクタ引き出し部はイオン注入によつて形成
した不純物含有領域であり、当該イオン注入は当該ヘテ
ロ接合バイポーラ・トランジスタのベース領域に略相当
する深さに不純物濃度のピークが達する如くになされて
いることを特徴とする特許請求の範囲第２項記載のヘテ
ロ接合バイポーラ・トランジスタ。 ４、前記不純物含有領域はｎ導電型なることを特徴とす
る特許請求の範囲第２項又は第３項記載のヘテロ接合バ
イポーラ・トランジスタ。 ５、前記コレクタ引き出し部は選択成長された半導体層
で構成されていることを特徴とする特許請求の範囲第１
項記載のヘテロ接合バイポーラ・トランジスタ。 ６、前記動作領域と前記ベース引き出し部及びコレクタ
引き出し部との間を不純物イオン注入によつて形成され
たダメージ領域によつて分離されていることを特徴とす
る特許請求の範囲第１項〜第５項のいずれかに記載のヘ
テロ接合バイポーラ・トランジスタ。 ７、動作領域とコレクタ引き出し部との分離用のイオン
注入領域はベース領域よりも深くまで形成されているこ
とを特徴とする特許請求の範囲第６項記載のヘテロ接合
バイポーラ・トランジスタ。 ８、動作領域とコレクタ引出し部及びベース引出し部と
の分離領域がエミッタ電極にセルフアラインして形成さ
れていることを特徴とする特許請求の範囲第６項記載の
ヘテロ接合バイポーラ・トランジスタ。 ９、コレクタ引出し部及びベースの引出し部がエミッタ
電極に対してセルフアラインして形成されていることを
特徴とする特許請求の範囲第１〜５項のいずれかに記載
のヘテロ接合バイポーラ・トランジスタ。 １０、動作領域とベース引出し部との分離領域が、エミ
ッタ層とベース層との界面に形成されるエミッタ側の空
乏層に達するような深さで形成されていることを特徴と
する特許請求の範囲第６項〜第９項のいずれかに記載の
ヘテロ接合バイポーラ・トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234908A JPH0744182B2 (ja) | 1984-11-09 | 1984-11-09 | ヘテロ接合バイポ−ラ・トランジスタ |
| US06/795,465 US4683487A (en) | 1984-11-09 | 1985-11-06 | Heterojunction bipolar transistor |
| DE8585114145T DE3583119D1 (de) | 1984-11-09 | 1985-11-06 | Bipolartransistor mit heterouebergang. |
| EP85114145A EP0184016B1 (en) | 1984-11-09 | 1985-11-06 | Heterojunction bipolar transistor |
| KR1019850008332A KR930011174B1 (ko) | 1984-11-09 | 1985-11-08 | 헤테로 접합 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234908A JPH0744182B2 (ja) | 1984-11-09 | 1984-11-09 | ヘテロ接合バイポ−ラ・トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114573A true JPS61114573A (ja) | 1986-06-02 |
| JPH0744182B2 JPH0744182B2 (ja) | 1995-05-15 |
Family
ID=16978175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234908A Expired - Lifetime JPH0744182B2 (ja) | 1984-11-09 | 1984-11-09 | ヘテロ接合バイポ−ラ・トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4683487A (ja) |
| EP (1) | EP0184016B1 (ja) |
| JP (1) | JPH0744182B2 (ja) |
| KR (1) | KR930011174B1 (ja) |
| DE (1) | DE3583119D1 (ja) |
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- 1985-11-06 EP EP85114145A patent/EP0184016B1/en not_active Expired - Lifetime
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|---|---|
| EP0184016A1 (en) | 1986-06-11 |
| EP0184016B1 (en) | 1991-06-05 |
| JPH0744182B2 (ja) | 1995-05-15 |
| KR860004483A (ko) | 1986-06-23 |
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