JPH0249012B2 - Handotaisochinoseizohoho - Google Patents
HandotaisochinoseizohohoInfo
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- JPH0249012B2 JPH0249012B2 JP7250781A JP7250781A JPH0249012B2 JP H0249012 B2 JPH0249012 B2 JP H0249012B2 JP 7250781 A JP7250781 A JP 7250781A JP 7250781 A JP7250781 A JP 7250781A JP H0249012 B2 JPH0249012 B2 JP H0249012B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
本発明はシヨツトキ接合電極をマスクにして高
濃度イオン注入を行ない、シヨツトキ接合の逆方
向耐圧を劣化させることなく、シリーズ抵抗を低
減させることが可能な半導体装置、とわしくは、
化合物半導体を用いたシヨツトキ接合形ダイオー
ドおよびシヨツトキ接合ゲート形電界効果トラン
ジスタの製造方法に関するものである。
濃度イオン注入を行ない、シヨツトキ接合の逆方
向耐圧を劣化させることなく、シリーズ抵抗を低
減させることが可能な半導体装置、とわしくは、
化合物半導体を用いたシヨツトキ接合形ダイオー
ドおよびシヨツトキ接合ゲート形電界効果トラン
ジスタの製造方法に関するものである。
半絶縁性（Ｓ、Ｉ、と略す）砒化ガリウム
（GaAsと記す）を用いた集積回路（ICと略す）
の開発が進められている。このICの構成素子で
ある電界効果トランジスタ（FETと略す）やシ
ヨツトキダイオード（SB Diと略す）のシリーズ
抵抗を低減させる方法としては(1)オーム性電極と
シヨツトキ接合電極との距離を短くする(2)オーム
性電極を形成すべき領域のキヤリア濃度を高く
し、オーム性接触抵抗を低減させる(3)オーム性電
極とシヨツトキ接合電極間のGaAs動作層のキヤ
リア濃度を高くしあるいはGaAs動作層を厚くし
てシート抵抗を低減させる(4)オーム性電極を形成
すべきGaAs動作層の厚さを厚くする等の方法が
考えられる。現在一般には(4)の方法が採用されて
いる。第１図に前記(4)の方法を用いたFETの断
面図を示す。第１図に示すようにＳ、Ｉ、GaAs
１上に、シヨツトキ接合ゲート電極２の下にチヤ
ンネルとなる。GaAs動作層領域３とオーム性電
極であるソース電極４およびドレイン電極５の下
に、前記GaAs動作層領域３につらなり、該
GaAs動作層領域の厚さよりも厚くもう一つの
GaAs動作層領域６が形成されている。このよう
なGaAs動作層の形成は一般にＳ、Ｉ、GaAsに
Ｎ型イオンとなるシリコン（Si）やセレン（Se）
イオンを註入することによりなされる。前記
GaAs動作層３の長さはゲートの長さと同程度に
することによりシリーズ抵抗の低減を計れること
が前記のシリーズ抵抗の低減策の(3)から明らかで
あるが、ゲート電極２との位置合せがむずかし
く、ゲートの長さよ前記GaAs動作層３を2μ以上
長くせざるを得ない。
（GaAsと記す）を用いた集積回路（ICと略す）
の開発が進められている。このICの構成素子で
ある電界効果トランジスタ（FETと略す）やシ
ヨツトキダイオード（SB Diと略す）のシリーズ
抵抗を低減させる方法としては(1)オーム性電極と
シヨツトキ接合電極との距離を短くする(2)オーム
性電極を形成すべき領域のキヤリア濃度を高く
し、オーム性接触抵抗を低減させる(3)オーム性電
極とシヨツトキ接合電極間のGaAs動作層のキヤ
リア濃度を高くしあるいはGaAs動作層を厚くし
てシート抵抗を低減させる(4)オーム性電極を形成
すべきGaAs動作層の厚さを厚くする等の方法が
考えられる。現在一般には(4)の方法が採用されて
いる。第１図に前記(4)の方法を用いたFETの断
面図を示す。第１図に示すようにＳ、Ｉ、GaAs
１上に、シヨツトキ接合ゲート電極２の下にチヤ
ンネルとなる。GaAs動作層領域３とオーム性電
極であるソース電極４およびドレイン電極５の下
に、前記GaAs動作層領域３につらなり、該
GaAs動作層領域の厚さよりも厚くもう一つの
GaAs動作層領域６が形成されている。このよう
なGaAs動作層の形成は一般にＳ、Ｉ、GaAsに
Ｎ型イオンとなるシリコン（Si）やセレン（Se）
イオンを註入することによりなされる。前記
GaAs動作層３の長さはゲートの長さと同程度に
することによりシリーズ抵抗の低減を計れること
が前記のシリーズ抵抗の低減策の(3)から明らかで
あるが、ゲート電極２との位置合せがむずかし
く、ゲートの長さよ前記GaAs動作層３を2μ以上
長くせざるを得ない。
本発明の目的は前記シリーズ抵抗低減策の(2)、
(3)、(4)を全て満し、従来の方法で形成されたシリ
ーズ抵抗をさらに低減させる半導体装置の製造方
法を提供することにある。
(3)、(4)を全て満し、従来の方法で形成されたシリ
ーズ抵抗をさらに低減させる半導体装置の製造方
法を提供することにある。
本発明によれば半導体の動作層にシヨツトキ接
合電極を形成する工程と該電極を覆つて金属また
は絶縁物を該半導体の動作層上に被着する工程と
該金属または該絶縁物を異方性ドライエツチング
法により前記電極の近接部のみ残して除去する工
程と、前記電極の近接部のみに残された該金属ま
たは該絶縁物と前記電極をマスクにして、Ｎ型ま
たはＰ型の不純物となりうるイオンを前記半導体
に注入する工程と、前記電極の近接部のみに残さ
れた前記金属または前記絶縁物を除去した後アニ
ールして前記イオン注入された半導体領域を活性
化する工程と該活性化された半導体領域にオーム
性電極を設ける工程とからなる半導体装置の製造
方法が得られる。
合電極を形成する工程と該電極を覆つて金属また
は絶縁物を該半導体の動作層上に被着する工程と
該金属または該絶縁物を異方性ドライエツチング
法により前記電極の近接部のみ残して除去する工
程と、前記電極の近接部のみに残された該金属ま
たは該絶縁物と前記電極をマスクにして、Ｎ型ま
たはＰ型の不純物となりうるイオンを前記半導体
に注入する工程と、前記電極の近接部のみに残さ
れた前記金属または前記絶縁物を除去した後アニ
ールして前記イオン注入された半導体領域を活性
化する工程と該活性化された半導体領域にオーム
性電極を設ける工程とからなる半導体装置の製造
方法が得られる。
以下、図面を用いて説明する。
第２図は本発明を説明するための図で本発明を
FETの製造に適用した実施例について説明する。
まず、第２図ａに示すようにＳ、Ｉ、GaAs基板
１上に形成した例えばキヤリア濃度１×1017cm
-3、厚さ0.15μのＮ型GaAs動作層２上に例えばチ
タンとタングステンの合金（Tiwと略す）を用い
てシヨツトキ接合電極３を形成する。該シヨツト
キ接合電極の材質としてはGaAsに対する耐熱性
が高く、900℃、数10分のアニールを経てもシヨ
ツトキ接合の電気的特性がアニール前の特性と比
べて、いちじるしく劣化せず、良好なシヨツトキ
接合を示すものが必要である。一般にGaAsIcに
用いられるFETのゲート長は0.5〜1.0μの長さで
ある。次に、第２図ｂに示すように、前記のシヨ
ツトキ接合電極３を覆つてＮ型GaAs動作層２上
に例えばアルミニウム（Alと略す）等の金属４
を、例えばプラネタリウムを具備した蒸着装置を
用いた真空蒸着法やスパツタ法を用いて被着させ
る。このとき、シヨツトキ接合電極３の側面５に
被着された金属が他の部分に被着された金属の厚
さと比べていちじるしく薄くないことが重要であ
る。次に、第２図ｃに示すように、前記の金属４
を異方性ドライエツチング技術を用いて除去する
が、異方性ドライエツチングはＳ・IGaAs基板１
に垂直の方向より行なうとシヨツトキ接合電極３
の側面５に被着した金属４のＳ、Ｉ、GaAs基板
１に垂直な方向の厚さは、シヨツトキ接合電極３
の上面６およびシヨツトキ接合電極３の近接部を
除くＮ型GaAs動作層２上の金属４より厚いため
に、シヨツトキ接合電極３の側面５に被着した部
分の金属４の一部７が残る。次に第２図ｄに示す
ようにシヨツトキ接合電極３および金属４の一部
７をマスクにしてＮ型GaAs動作層２およびＳ、
Ｉ、GaAs基板１にＮ型イオンとなる例えばSi
を、例えば加速エネルギー120KeVドーズ量５×
1013cm-2、次に加速エネルギー50keV、ドーズ量
１×1013cm-2の条件でイオン注入を行ない、イオ
ン注入層８を形成する。前記の条件でイオン注入
されたイオン注入層８はアニールしてイオン注入
層８を活性化させＮ型GaAs動作層にした場合に
は、約65％の活性化率となつた。次に第２図ｅに
示すように、金属４の一部７を例えばリン酸を用
いてエツチング除去した後例えば砒素雰囲気中で
850℃15分間アニールすることにより、前記のイ
オン注入層８をＮ型GaAs動作層９に転換する。
かかるアニール条件の下では、約65％以上の活性
化率が得られる。次に、第２図ｆに示すように、
Ｎ型GaAs動作層９上に、例えば金ゲルマニウム
合金を被着アロイし、、オーム性電極１０を形成
するとFETがかたちづけられる。シリーズ抵抗
を低減するためにはＮ型GaAs動作層９のキヤリ
ア濃度を上げ、かつ厚いことが必要であり（前記
のシリーズ抵抗の低減策(3)、(4)に相当する）、ま
た表面濃度を高くすること（前記のシリーズ抵抗
の低減策(2)に相当する）が大切である。これらの
要請はイオン注入条件、すなわち、イオン注入時
の加速エネルギーとドーズ量および注入する回数
あるいはイオン注入層の重なり具合等により決定
される。一方Ｎ型GaAs動作層２の長さをシヨツ
トキ接合電極３の長さに近づければ近づける程シ
リーズ抵抗は低減されるが、Ｎ型GaAs動作層２
とシヨツトキ接合電極３との距離はシヨツトキ接
合電極３の厚さと金属４の厚さとに依存する。
FETの製造に適用した実施例について説明する。
まず、第２図ａに示すようにＳ、Ｉ、GaAs基板
１上に形成した例えばキヤリア濃度１×1017cm
-3、厚さ0.15μのＮ型GaAs動作層２上に例えばチ
タンとタングステンの合金（Tiwと略す）を用い
てシヨツトキ接合電極３を形成する。該シヨツト
キ接合電極の材質としてはGaAsに対する耐熱性
が高く、900℃、数10分のアニールを経てもシヨ
ツトキ接合の電気的特性がアニール前の特性と比
べて、いちじるしく劣化せず、良好なシヨツトキ
接合を示すものが必要である。一般にGaAsIcに
用いられるFETのゲート長は0.5〜1.0μの長さで
ある。次に、第２図ｂに示すように、前記のシヨ
ツトキ接合電極３を覆つてＮ型GaAs動作層２上
に例えばアルミニウム（Alと略す）等の金属４
を、例えばプラネタリウムを具備した蒸着装置を
用いた真空蒸着法やスパツタ法を用いて被着させ
る。このとき、シヨツトキ接合電極３の側面５に
被着された金属が他の部分に被着された金属の厚
さと比べていちじるしく薄くないことが重要であ
る。次に、第２図ｃに示すように、前記の金属４
を異方性ドライエツチング技術を用いて除去する
が、異方性ドライエツチングはＳ・IGaAs基板１
に垂直の方向より行なうとシヨツトキ接合電極３
の側面５に被着した金属４のＳ、Ｉ、GaAs基板
１に垂直な方向の厚さは、シヨツトキ接合電極３
の上面６およびシヨツトキ接合電極３の近接部を
除くＮ型GaAs動作層２上の金属４より厚いため
に、シヨツトキ接合電極３の側面５に被着した部
分の金属４の一部７が残る。次に第２図ｄに示す
ようにシヨツトキ接合電極３および金属４の一部
７をマスクにしてＮ型GaAs動作層２およびＳ、
Ｉ、GaAs基板１にＮ型イオンとなる例えばSi
を、例えば加速エネルギー120KeVドーズ量５×
1013cm-2、次に加速エネルギー50keV、ドーズ量
１×1013cm-2の条件でイオン注入を行ない、イオ
ン注入層８を形成する。前記の条件でイオン注入
されたイオン注入層８はアニールしてイオン注入
層８を活性化させＮ型GaAs動作層にした場合に
は、約65％の活性化率となつた。次に第２図ｅに
示すように、金属４の一部７を例えばリン酸を用
いてエツチング除去した後例えば砒素雰囲気中で
850℃15分間アニールすることにより、前記のイ
オン注入層８をＮ型GaAs動作層９に転換する。
かかるアニール条件の下では、約65％以上の活性
化率が得られる。次に、第２図ｆに示すように、
Ｎ型GaAs動作層９上に、例えば金ゲルマニウム
合金を被着アロイし、、オーム性電極１０を形成
するとFETがかたちづけられる。シリーズ抵抗
を低減するためにはＮ型GaAs動作層９のキヤリ
ア濃度を上げ、かつ厚いことが必要であり（前記
のシリーズ抵抗の低減策(3)、(4)に相当する）、ま
た表面濃度を高くすること（前記のシリーズ抵抗
の低減策(2)に相当する）が大切である。これらの
要請はイオン注入条件、すなわち、イオン注入時
の加速エネルギーとドーズ量および注入する回数
あるいはイオン注入層の重なり具合等により決定
される。一方Ｎ型GaAs動作層２の長さをシヨツ
トキ接合電極３の長さに近づければ近づける程シ
リーズ抵抗は低減されるが、Ｎ型GaAs動作層２
とシヨツトキ接合電極３との距離はシヨツトキ接
合電極３の厚さと金属４の厚さとに依存する。
第２図において金属４のかわりに二酸化シリコ
ン、窒化シリコン等の絶縁膜を用いても金属と同
様の結果が得られた。
ン、窒化シリコン等の絶縁膜を用いても金属と同
様の結果が得られた。
本製造方法はGaAs FETの製造のみでなく、
InP等の化の半導体を使用して作られるFETやダ
イオードの製造にも適することは明らかである。
InP等の化の半導体を使用して作られるFETやダ
イオードの製造にも適することは明らかである。
本製造方法においては、シリーズ抵抗の低減を
計るためにシヨツトキ接合電極とオーム性電極を
非常に近くに位置させる必要はなくこれらの電極
の位置合せが簡単になるために、位置合せの自動
化が計れ、性能の均一化が計れると共に、高い製
造歩留を得ることができる。
計るためにシヨツトキ接合電極とオーム性電極を
非常に近くに位置させる必要はなくこれらの電極
の位置合せが簡単になるために、位置合せの自動
化が計れ、性能の均一化が計れると共に、高い製
造歩留を得ることができる。
第１図は従来の製造方法による電界効果トラン
ジスタの断面図を示し第２図は本発明の一実施例
を説明するための図である。 図において、１はＳ、Ｉ、GaAs基板、２は動
作層、３はシヨツトキ接合電極、４は金属、８は
イオン注入層を示す。
ジスタの断面図を示し第２図は本発明の一実施例
を説明するための図である。 図において、１はＳ、Ｉ、GaAs基板、２は動
作層、３はシヨツトキ接合電極、４は金属、８は
イオン注入層を示す。
Claims (1)
- １ 半導体の動作層にシヨツトキ接合電極を形成
する工程と該電極を覆つて金属または絶縁物を該
半導体の動作層上に被着する工程と該金属または
該絶縁物を異方性ドライエツチング法により前記
電極の近接部のみ残して除去する工程と、前記電
極の近接部のみに残された該金属または該絶縁物
と前記電極をマスクにして、Ｎ型またはＰ型の不
純物となりうるイオンを前記半導体に注入する工
程と、前記電極の近接部のみに残された前記金属
または前記絶縁物を除去した後アニールして前記
イオン注入された半導体領域を活性化する工程と
該活性化された半導体領域にオーム性電極を設け
る工程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250781A JPH0249012B2 (ja) | 1981-05-14 | 1981-05-14 | Handotaisochinoseizohoho |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250781A JPH0249012B2 (ja) | 1981-05-14 | 1981-05-14 | Handotaisochinoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57187967A JPS57187967A (en) | 1982-11-18 |
| JPH0249012B2 true JPH0249012B2 (ja) | 1990-10-26 |
Family
ID=13491319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250781A Expired - Lifetime JPH0249012B2 (ja) | 1981-05-14 | 1981-05-14 | Handotaisochinoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249012B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161879A (ja) * | 1983-03-04 | 1984-09-12 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
| JPS59191384A (ja) * | 1983-04-15 | 1984-10-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1981
- 1981-05-14 JP JP7250781A patent/JPH0249012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57187967A (en) | 1982-11-18 |
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