JPS59191384A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59191384A JPS59191384A JP6530683A JP6530683A JPS59191384A JP S59191384 A JPS59191384 A JP S59191384A JP 6530683 A JP6530683 A JP 6530683A JP 6530683 A JP6530683 A JP 6530683A JP S59191384 A JPS59191384 A JP S59191384A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置の製造方法、特に高速の電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
（従来技術）
半導体装置特に電界効果トランジスタには種々のタイプ
のものが知られているが、そのうちの一つに化合物半導
体電界効果トランジスタがある。
のものが知られているが、そのうちの一つに化合物半導
体電界効果トランジスタがある。
この種の電界効果トランジスタにはセルファ）イン方式
で製造されるものがあり、このセルフッライン方式で製
造された電界効果トランジスタはケ゛−ト耐圧が劣下す
るという欠点がある。
で製造されるものがあり、このセルフッライン方式で製
造された電界効果トランジスタはケ゛−ト耐圧が劣下す
るという欠点がある。
本発明の説明に先立ち先ずこの点を明らかにするため従
来のセルファジイン方式の半導体装置の製造方法につき
説明する。
来のセルファジイン方式の半導体装置の製造方法につき
説明する。
第１図〜第３図は高融点金属をケ９−ト電極として用い
たセルファライン方式の化合物半導体電界効果トランジ
スタの従来の製造方法を説明す、るための工程図である
。
たセルファライン方式の化合物半導体電界効果トランジ
スタの従来の製造方法を説明す、るための工程図である
。
先ず半導体基板として半絶縁性Ｇ ａＡｓＡｓ基板用意
し、その表面にシリコ／（Ｓｉ）を選択イオン注入して
ｎ−ＧａＡｓ能動層２を形成する。次にこの能動層２が
形成された基板１の全表面に高融点（耐熱性）金属例え
ばＷ −Ａｔ合金をスパッタ等の方法により形成した後
フォトリング２フイ技術を用いてパターニングを行ない
、ダート電極の部分のみを残し他の部分をイオンミリン
グにより除去する。その後にマスクとして用いたレジス
ト膜を除去することにより第１図に示すようなケ゛−ト
電極３が基板ｌ上に形成された構造が得られる。
し、その表面にシリコ／（Ｓｉ）を選択イオン注入して
ｎ−ＧａＡｓ能動層２を形成する。次にこの能動層２が
形成された基板１の全表面に高融点（耐熱性）金属例え
ばＷ −Ａｔ合金をスパッタ等の方法により形成した後
フォトリング２フイ技術を用いてパターニングを行ない
、ダート電極の部分のみを残し他の部分をイオンミリン
グにより除去する。その後にマスクとして用いたレジス
ト膜を除去することにより第１図に示すようなケ゛−ト
電極３が基板ｌ上に形成された構造が得られる。
次にこの第１図に示すようなデート電極３を含む基板１
の表面にレジスト膜を設けこれをバターニング処理した
後マスクとしてのレジスト膜４を残し、然る後基板１に
ンリコンを高濃度にイオン注入しｎ＋層領域を形成し第
２図に示すような状態の構造を得る。この層領域５は電
界効果トランジスタの完成時に二つの主電極すなわちソ
ース及びドレインの領域として作用する。次にこのレジ
スト膜４を除去し、続いて例えばＡｓＨ３雰囲気中で約
８００℃の温度でアニーリングを行いよって注入した・
／リコンを活性化する。このアニーリング処理のときダ
ート電極３と能動層２とが化学的に反応を起さず、ショ
ットキゲート特性が維持されしかも能動層のキャリア濃
度分布が再現性良く維持されるように高融点ダート電極
制料が選定されている。
の表面にレジスト膜を設けこれをバターニング処理した
後マスクとしてのレジスト膜４を残し、然る後基板１に
ンリコンを高濃度にイオン注入しｎ＋層領域を形成し第
２図に示すような状態の構造を得る。この層領域５は電
界効果トランジスタの完成時に二つの主電極すなわちソ
ース及びドレインの領域として作用する。次にこのレジ
スト膜４を除去し、続いて例えばＡｓＨ３雰囲気中で約
８００℃の温度でアニーリングを行いよって注入した・
／リコンを活性化する。このアニーリング処理のときダ
ート電極３と能動層２とが化学的に反応を起さず、ショ
ットキゲート特性が維持されしかも能動層のキャリア濃
度分布が再現性良く維持されるように高融点ダート電極
制料が選定されている。
次に第３図に示すように、ソース・オーミック電極６と
、ドレイン・オーミック電極７とを層領域５の上側に設
は電界効果トランジスタ構造を得る。
、ドレイン・オーミック電極７とを層領域５の上側に設
は電界効果トランジスタ構造を得る。
この製造方法はケ°−ト電極３のパターンに対し層領域
５が自動的に決定されるセルファライン構造を得る方法
であシ、オン抵抗の小さな電界効果トランジスタを実現
出来るという利点を有しているが、一方この方法で得ら
れた構造では、ケ゛−ト電極３のパターンに対し層領域
５がその端部領域において僅かに接してしまうために、
ダート耐圧が劣化してしまうという重大な欠点がある。
５が自動的に決定されるセルファライン構造を得る方法
であシ、オン抵抗の小さな電界効果トランジスタを実現
出来るという利点を有しているが、一方この方法で得ら
れた構造では、ケ゛−ト電極３のパターンに対し層領域
５がその端部領域において僅かに接してしまうために、
ダート耐圧が劣化してしまうという重大な欠点がある。
（発明の目的）
本発明の目的はこのような従来のセルファライン構造の
半導体装置が有する欠点を除去するための半導体装置の
製造方法を提供するものである。
半導体装置が有する欠点を除去するための半導体装置の
製造方法を提供するものである。
（発明の構成）
この目的の達成を図るため、本発明によｉば半導体基板
の表面上に、この表面に形成した制御電極の周側壁に沿
って、マスク層を被着形成し、この制御電極とマスク層
とを共にマスクとして用いて半導体基板中に高不純物添
加領域を形成するととを特徴とする。
の表面上に、この表面に形成した制御電極の周側壁に沿
って、マスク層を被着形成し、この制御電極とマスク層
とを共にマスクとして用いて半導体基板中に高不純物添
加領域を形成するととを特徴とする。
このような方法によれば、制御電極例えばダート電極と
、高不純物添加領域例えば層領域とが半導体基板表面に
沿う方向に僅かにずらし互に接しないようにすることが
出来る。
、高不純物添加領域例えば層領域とが半導体基板表面に
沿う方向に僅かにずらし互に接しないようにすることが
出来る。
（実施例の説明）
以下図面によυ本発明の詳細な説明する。
尚、図中同一の構成成分については同一符号を付して示
し、これら成分の寸法、形状及び配置は正確に示してお
らず、説明の便宜のため概略的に示しであるにすぎない
。
し、これら成分の寸法、形状及び配置は正確に示してお
らず、説明の便宜のため概略的に示しであるにすぎない
。
本発明の半導体装置の製造方法を〜例としてＧａＡｓ電
界効果トランジスタにつき説明する。
界効果トランジスタにつき説明する。
第４図〜第６図は本発明による製造方法の主要な工程段
階での構造を示す線図である。
階での構造を示す線図である。
先ず第４図につき説明する。第１図に示すと同様に半導
体基板例えば半絶縁性ＧａＡｓ基板１０表面に／リコン
（Ｓｔ）のイオン注入によりｎ型能動層２を形成し、然
る後制御電極すなわちダート電極用の金属例えばＷ −
Ａｔ合金を基板１の表面に所定の厚さで被着させこれを
バターニング処理してダート電極３を形成する。次にこ
のダート電極３を含む半導体基板１０表面全体に堆積層
例えば二酸化珪炭（ＳｉＯ□）のような絶縁膜１ｏを厚
さａ（＝約０．２μｍ）で堆積させる。この堆積層であ
る絶縁膜１０を基板１上に堆積させて被着するため、例
えば、基板表面に対し堆積物がランダムな方向から飛来
するようなスパッタ法を用いるのが好適である。このよ
うなスパッタ法を用いることによシ、絶縁膜１０は半導
体基板表面、ケ゛−ト電極３の上面及びダート電極３の
周側壁１ノにほぼ同一の厚さく約０．２μｍ）で堆積し
第４図に示すような状態の構造が得られる。
体基板例えば半絶縁性ＧａＡｓ基板１０表面に／リコン
（Ｓｔ）のイオン注入によりｎ型能動層２を形成し、然
る後制御電極すなわちダート電極用の金属例えばＷ −
Ａｔ合金を基板１の表面に所定の厚さで被着させこれを
バターニング処理してダート電極３を形成する。次にこ
のダート電極３を含む半導体基板１０表面全体に堆積層
例えば二酸化珪炭（ＳｉＯ□）のような絶縁膜１ｏを厚
さａ（＝約０．２μｍ）で堆積させる。この堆積層であ
る絶縁膜１０を基板１上に堆積させて被着するため、例
えば、基板表面に対し堆積物がランダムな方向から飛来
するようなスパッタ法を用いるのが好適である。このよ
うなスパッタ法を用いることによシ、絶縁膜１０は半導
体基板表面、ケ゛−ト電極３の上面及びダート電極３の
周側壁１ノにほぼ同一の厚さく約０．２μｍ）で堆積し
第４図に示すような状態の構造が得られる。
次に、このようにして被着された絶縁膜１ｏのうち第５
図に示すようなダート電極３の周側壁１１に沿って堆積
している絶縁膜１２のみを残し他の部分の絶縁膜を全て
除去する。この絶縁膜の除去にはイオンミリングを用い
るのが好適でちる。このイオンミリングではスパッタを
行う粒子ヲ基板面に対し特定の角度で入射させることが
出来るので、この入射角を基板面に対し直角に選定する
ことにより基板ｌの表面及びダート電極３の上面に堆積
した絶縁膜のみを除去しケ８−ト電極３０周側壁１１の
周囲に堆積した絶縁膜１２をほとんど除去せずに７７２
〜層として残すことが出来る。次にレゾスト膜４の被着
及びそのツタターニング、を行ってマスクを形成し、然
る後このレノスト膜４のマスクと、ケゝ−ト′電極３及
びぞの゛周′側壁に沿って堆積した絶縁膜すなわちマス
ク層１２から成る組合わせマスクとを、使用して半導体
基板ｌにシリコン（Ｓｉ）を高濃度にイオン注入し、よ
って高不純物添加領域である層領域５を形成し第５図に
示すような状態の構造を得る。
図に示すようなダート電極３の周側壁１１に沿って堆積
している絶縁膜１２のみを残し他の部分の絶縁膜を全て
除去する。この絶縁膜の除去にはイオンミリングを用い
るのが好適でちる。このイオンミリングではスパッタを
行う粒子ヲ基板面に対し特定の角度で入射させることが
出来るので、この入射角を基板面に対し直角に選定する
ことにより基板ｌの表面及びダート電極３の上面に堆積
した絶縁膜のみを除去しケ８−ト電極３０周側壁１１の
周囲に堆積した絶縁膜１２をほとんど除去せずに７７２
〜層として残すことが出来る。次にレゾスト膜４の被着
及びそのツタターニング、を行ってマスクを形成し、然
る後このレノスト膜４のマスクと、ケゝ−ト′電極３及
びぞの゛周′側壁に沿って堆積した絶縁膜すなわちマス
ク層１２から成る組合わせマスクとを、使用して半導体
基板ｌにシリコン（Ｓｉ）を高濃度にイオン注入し、よ
って高不純物添加領域である層領域５を形成し第５図に
示すような状態の構造を得る。
このようにして得られた構造では、第４図からも明らか
なように、層領域５のケ°−ト電極り側の端部はダート
電極３０層領域側の端部から、この基板１の表面に沿う
方向に、マスク層すなわち絶縁膜１２の基板ｌの表面り
の幅ｄ（＝約０．２μｍ）たけ離間することとなる。
なように、層領域５のケ°−ト電極り側の端部はダート
電極３０層領域側の端部から、この基板１の表面に沿う
方向に、マスク層すなわち絶縁膜１２の基板ｌの表面り
の幅ｄ（＝約０．２μｍ）たけ離間することとなる。
続いて、このレジスト膜４を従来と同様に除去し、次い
で例えばＡｓＩ（３雰囲気中で約８００℃め温度でアニ
ーリングを行い注入イシン（Ｓｉ）を活性化し、次いで
第−主電極例えばソース・オー・ミック電極６及び第二
主電極例えばドレイン・オーミック電極７を夫々層領域
５上に形成して第６図に示すような電界効果トランジス
ン構造を得る。
で例えばＡｓＩ（３雰囲気中で約８００℃め温度でアニ
ーリングを行い注入イシン（Ｓｉ）を活性化し、次いで
第−主電極例えばソース・オー・ミック電極６及び第二
主電極例えばドレイン・オーミック電極７を夫々層領域
５上に形成して第６図に示すような電界効果トランジス
ン構造を得る。
（発明の効果）
上述した処から明らかなように、本発明による製造方、
法によれば、制御電極と高不純物添加領域とがマスク層
の基板表面上の幅分（ｄ）だけ又はこの幅（ｄ）に近い
距離分だけ離れているため、制御電極の耐、凪の劣化と
いう問題が生じないという利益を奏する。従ってケゞ−
ト耐圧の優れた電界効果トランジスタが得られ、高速の
ＧａＡｓ論理集積回路の製造に極めてすぐれている。
法によれば、制御電極と高不純物添加領域とがマスク層
の基板表面上の幅分（ｄ）だけ又はこの幅（ｄ）に近い
距離分だけ離れているため、制御電極の耐、凪の劣化と
いう問題が生じないという利益を奏する。従ってケゞ−
ト耐圧の優れた電界効果トランジスタが得られ、高速の
ＧａＡｓ論理集積回路の製造に極めてすぐれている。
（変形例の説明）
本九明は上述した実施例にのみ限定されるものではなく
多くの変形又は変更を行い得ることが明らかである。
多くの変形又は変更を行い得ることが明らかである。
すなわち例えば上述した実施例では化合物半導体特にＧ
ａＡｓ電界効果トランジスタに関して説明したが、本発
明は他の種類の半導体装置にも適用出来ることが明らか
である。そして本発明の対象とする半導体装置に応じて
、基板、各へ極用の領域その他この半導体装置の製造に
必要な材料又は物質として任意好適な材料又は物質を選
出出来ると共に、導電形も選定し得ること明らかである
。
ａＡｓ電界効果トランジスタに関して説明したが、本発
明は他の種類の半導体装置にも適用出来ることが明らか
である。そして本発明の対象とする半導体装置に応じて
、基板、各へ極用の領域その他この半導体装置の製造に
必要な材料又は物質として任意好適な材料又は物質を選
出出来ると共に、導電形も選定し得ること明らかである
。
さらに、本発明による製造方凍の際に必要とされる、制
御電極の周側壁に沿って基板上に被着形成されるマスク
層すなわちマスク層を形成すべき堆積層として、絶縁膜
（５１０２）以外の例えばアルミニウム（Ａｔ ）のよ
うな導電性膜を用いることが出来る。但しこの場合には
、この導電性膜を最後まで残しておくと制御電黴と第−
及び第二主電極用の領域との間が接してしまうので、最
終的にこの導電性膜を除去する必要があるが、例えば、
導電性膜をＡｔとし、制御電極１Ｗ−ＡＩ！、合金とし
、基板をＧａＡｓの各拐料で形成する場合には、工、チ
ングをフッ酸を用いて行えばこの導電性膜のみを除去す
ることが出来る。
御電極の周側壁に沿って基板上に被着形成されるマスク
層すなわちマスク層を形成すべき堆積層として、絶縁膜
（５１０２）以外の例えばアルミニウム（Ａｔ ）のよ
うな導電性膜を用いることが出来る。但しこの場合には
、この導電性膜を最後まで残しておくと制御電黴と第−
及び第二主電極用の領域との間が接してしまうので、最
終的にこの導電性膜を除去する必要があるが、例えば、
導電性膜をＡｔとし、制御電極１Ｗ−ＡＩ！、合金とし
、基板をＧａＡｓの各拐料で形成する場合には、工、チ
ングをフッ酸を用いて行えばこの導電性膜のみを除去す
ることが出来る。
さらにマスク層の厚さｄ及び形成方法も上述実施例にの
み限定されるものでなく、さらにこのマスク層は制御電
極の周側壁の高さ方向の一部分にわたってのみ形成する
ようにしてもよい。
み限定されるものでなく、さらにこのマスク層は制御電
極の周側壁の高さ方向の一部分にわたってのみ形成する
ようにしてもよい。
第１図〜第３図は従来のセルフッライン方式による電界
効果トランジスタの製造方法を説明す為ための工程図、 第４図〜第６図は本発明によるセルフ・７ライン方式に
よる半導体装置特に電界効果トランジスタの製造方法の
一実施例を拡大して示す工程図である。′ １・・・半導体基板、２・・能動層、３・・制御電極（
例えばダート電極）、４・・・レノスト膜、５・・・高
不純物添加領域（例えばソース及びドレインの領域）、
６，７・・第−及び第二主電極（例えばソース・オーミ
ック及びドレイン・オーミック電極）、１０・・・堆積
層”（例えば絶縁膜又は導電性膜）、第１図 第２図 第３図 第４図 第５図 第６図 １ 事件の表示 昭和５８年 特 許 願第０６５３０６号２ 発明の
名称 手導体装置の製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人６、補止
の内容 明＃（ＩＩ ＩＩ！、第８頁第１３行目に「奏
する。」とあ・のを「生じる。」と補正する。
効果トランジスタの製造方法を説明す為ための工程図、 第４図〜第６図は本発明によるセルフ・７ライン方式に
よる半導体装置特に電界効果トランジスタの製造方法の
一実施例を拡大して示す工程図である。′ １・・・半導体基板、２・・能動層、３・・制御電極（
例えばダート電極）、４・・・レノスト膜、５・・・高
不純物添加領域（例えばソース及びドレインの領域）、
６，７・・第−及び第二主電極（例えばソース・オーミ
ック及びドレイン・オーミック電極）、１０・・・堆積
層”（例えば絶縁膜又は導電性膜）、第１図 第２図 第３図 第４図 第５図 第６図 １ 事件の表示 昭和５８年 特 許 願第０６５３０６号２ 発明の
名称 手導体装置の製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人６、補止
の内容 明＃（ＩＩ ＩＩ！、第８頁第１３行目に「奏
する。」とあ・のを「生じる。」と補正する。
Claims (1)
- 半導体基板に形成された能動層の表面上に制御電極を形
成し、該制御電極をマスクとして用いて前記半導体基板
に第−及び第二主電極用の高不純物添加領域を形成する
に当シ、前記半導体基板の表面上に前記制御電極の周側
壁に沿ってマスク層を被着形成し、該制御電極と該マス
ク層とを組合わせマスクとして用いて前記高不純物添加
領域を形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530683A JPS59191384A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530683A JPS59191384A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191384A true JPS59191384A (ja) | 1984-10-30 |
Family
ID=13283087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6530683A Pending JPS59191384A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243371A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05291307A (ja) * | 1991-12-05 | 1993-11-05 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187967A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-04-15 JP JP6530683A patent/JPS59191384A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187967A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243371A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05291307A (ja) * | 1991-12-05 | 1993-11-05 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
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