JPH02174235A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置おＪ：びその製造方法に係り、特
に絶縁ゲート型電界効果トランジスタおよびその製造方
法に関する。

（従来の技術） 近年、千尋体技術の進歩、特に微細加工技術の進歩によ
り、半導体装置の微細化および高集積化が急速に進めら
れている。

高耐圧化４Ｍ造のＭＯ８ＦＥＩ−の一つにＬＤＤ型Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ　Ｈｏ５ｔ−ＥＴ）がある。これは、第５図に
一例を示すように、シリコン基板１の表面にゲート絶縁
Ｗ５２を介して形成されたゲート電極３に対して自己整
合的に低不純物濃度の第１の浅い不純物拡散領域４を形
成しておき、さらに該ゲート電極３の側壁に絶縁膜５を
形成し、この絶縁膜およびゲート電＆３をマスクとして
この低不純物濃度の第１の不純物拡散領域４内に高濃度
の第２の不純物拡散領域６を形成し、これら低濃度およ
び高濃度の第２の不純物拡散領域によってソース・ドレ
インを構成するようにしたものである。この構造におい
て、ドレイン側の低不純物ｅ度の第１の不純物拡散領域
は、電界緩和の役割を果たし、高電界に起因するホット
エレクトロンのｙｔ生を防止し、信頼性の向上に役立つ
。

第６図にＬＤＤ型ＭＯ８ＦＥＴ（曲ａａ）と通常のＭＯ
ＳＦＥＴ（曲線ｂ）のゲート電圧と基板電流との関係を
示すように、電界緩和効果により、このＬＤＤ型ＭＯ８
Ｆ　Ｅ　Ｔでは、基板電流の最大値は低下している。ま
た、ゲート電圧を増大させると通常のＭＯＳＦＥＴでは
、基板電流は急峻に低下するが、ＬＤＤ型ＭＯ３ＦＥＴ
では、基板電流は緩やかに低下する。しかしながら、更
にゲート電圧を増大していくと、基板電流がほぼ一定値
から逆に増加する傾向を示す。これは、低不純物濃度の
第１の不純物拡散領域上にゲート電極が伸びていないた
め、ゲート電極側壁の絶縁膜と低不純物濃度の第１の不
純物拡散領域との界面に電子がトラップされ、その近傍
の電界が強くなるためと考えられる。

このように、Ｌ　Ｄ　ＤＭＯ８Ｆ　Ｅ　１４Ｍｍにおい
ても、ゲート電界がソース・ドレインｆ領域に十分に到
達せず、駆動力の低下を眉くと言う問題があった。

このように、ゲート電界がソース・ドレイン領域に到達
しない場合には、素子特性がゲート酸化膜中に発生した
電荷の影響を受は易くなり信頼性低下の原因となってい
た。この問題は、特に素子の微細化に伴いソース・ドレ
インの接合深さを浅くしようとすると、更に深刻なもの
となっていた。

この問題を解決するために１本出願人は、低不純物濃度
の拡散領域−ヒにグーｌ−電極を延長させる構造を提案
している。

その１つは、第７図に示すように、低不純物濃度の第１
の不純物拡散領域上のゲート絶縁膜の一部に予め薄い導
体層を形成しておき、選択的にタングステン１１１９な
どの金ｉ膜３Ｓを成長せしめ、ゲート電極３を金属膜３
Ｓで覆うことにより、実質的にゲート電極が低不純物濃
度の第１の不純物拡散領域上にまで延長せしめられてい
るようにしたものである（特願昭６２−２４４０６３号
）。

他の１つは、第８図に示すように、ゲー］・電極上に予
め幅広の絶縁膜７を突出させておき、該ゲート電極をマ
スクとして低不純物濃度の第１の不純物拡散領域を形成
した後、該ゲーｌ−Ｍ極の側壁から選択的にタングステ
ン薄膜などの金ｊ！膜３Ｃを成長せしめ、実質的にゲー
ト電極が低不純物回度の第１の不純物拡散領域上にまで
延長せしめられているようにしたものである（特願昭６
２−２４４０６３号）。

上記２つの構造では、いずれもゲート電極が低不純物濃
度の第１の不純物拡散領域上に延在しているため、第１
の不純物拡散領域とゲート絶Ｒ膜との界面に形成される
トラップに電子が捕獲されることはほとんどなく、ゲー
ト電圧を上げた場合にも基板電流を通常のＬＤＤに比較
して低い値に保つことができる。

しかしながら、これらの方法では、ゲーＩ−電極のパタ
ーニングに際して、（低ｅ度の不純？０領域上の）ゲー
ト絶縁膜の一部がエツチング雰囲気にさらされるため、
素子の信頼性が低下するという問題があった。

また、ポリシリコンゲートを逆Ｔ字型にした構造も提案
されている。

この構造は、ポリシリコンゲートのエツチング制卸性に
問題があり、実用化は困難である。

さらに、ゲート電極のバターニングに際して、ゲート絶
縁膜をエツチングストッパとして用いる方法も提案され
ている。これはＧＯＬＤ型トランジスタと呼ばれ、ゲー
ト絶縁膜がエツチング雰囲気にさらされるという問題は
解決できるが、ゲート電極とその上層の絶縁膜との間の
くぼみが、後続の絶縁膜Ｍ１橘■程でも埋めることが出
来ず空洞ができやすく、信頼性低下の原因となっていた
。

加えて、ポリシリコングーｈ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ全
般の問題であるが、ポリシリコンはドーピングを行って
も電気抵抗が比較的高いので、ゲート信号の遅延が生じ
ると言う問題もあった。

また、ゲート電極にポリシリコンを用いる場合、ソース
・ドレイン形成のためのイオン注入に際し、イオンがゲ
ート電極を突き抜はチャネル領域に侵入するという問題
があった。

（発明が解決しようとする課題） このように、ＬＤＤ型ＭＯ８ＦＥＴｒｉ、ｔ、素子特性
の向上をはかるべく、低不純物濃度の第１の不純物拡散
領域上にゲート電極を延長させるＷｔ造が提案されてい
るが、いずれも製造プロセスの制御性やゲート酸化膜の
信頼性に問題があった。

また、ポリシリコンゲートのＭＯＳ　Ｆ　Ｅ　Ｔの全て
に発生し得る問題であるが、ポリシリコンが比較的高抵
抗であるため、グーＩ−信号の伝搬が遅くなること、ソ
ース・ドレイン形成のためのイオン注入に際し、イオン
がゲート電極を突き抜Ｇノ、チャネル領域に侵入するこ
となども避は得ないものとなっていた。

木ｙて明は、前記実情に鑑みてなされたもので、高特性
でかつ実用的てイを頼性の畠い絶縁ゲート型Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔを提供することを目的とする。

〔光明の構成） （課題を解決するための手段） そこで本発明のＬＤＤ構造の絶縁ゲート型ＭＯ８Ｆ　Ｅ
　１−では、ゲート電極が、低不純物濃度領域上にまて
伸長ｊ−るｆ第１の導体層と、前記低不純物濃度領域の
端縁から端縁に位置するように前記第１の導体層上に配
設され、前記第１の導体層とは異なる材料からなる第２
の導体層と、少なくともこの第２の導体層の側壁を覆う
第３の材料とから構成している。

また木光明のＬＤＤＭＩｉ造の絶縁グーｉ・型ＭＯ８Ｆ
ＥＴ−では、ゲート電極が、前記低不純物濃度領域上に
まで伸長する第１の導体層と、前記低不純物濃度領域の
端縁からＧｉ：ｉ縁に位置するように前記第１の導体層
上に配設された絶縁層と、該絶縁層の周りを覆うように
形成された第２の導体層とから構成している。

さらに本発明のＬＤｔ）構造の絶縁ゲート型ＭＯ８ＦＥ
Ｔの製造方法では、半導体基板上に、ゲート絶縁膜、第
１の導体層、該第１の導体層に対してエツチング選択性
を有する第２の導体層、および第３の導体層を順次堆積
し、この第２の導体層をエツチングストッパとして前記
第３の導体層をパターニングし第３の導体層パターンを
形成した後、第３の導体層のパターンをマスクとして、
露〒する前記第２の導体層をエツチングし第２の導体層
パターンを形成し、このようにして形成された第２およ
び第３の導体層パターンをマスクとして前記半導体基板
表面と逆導電型の不純物イオンを注入し低不純物′ａ度
の第１の不純物領域を形成し、続いて、前記第２および
第３の導体層パターンの周りを覆うように第４の層を形
成し、異方性エツチングにより、前記第２および第３の
導体層パターンの側壁に第４の層を残留せしめ、これら
前記第２および第３のン９体層パターンと第４の層をマ
スクとして、前記低不純物ｅ度の第１の不純物領域と同
一導電型の不純物イオンを？↑入し高濃度の第２の不純
物領域を形成するようにしている。

また、上記方法において、第２の導体層に代えて絶縁層
で構成し、この絶縁層を囲むように第３の導体層を形成
するようにしてもよい。

（作用） 上記構成によれば、ゲート電極が低！！度領域上まで制
御性よく形成されるため、ソース・ドレイン領域にゲー
ト電界が十分に作用して駆動力が向上し、また、作動中
にトレイン付近のゲート絶縁膜中に電荷が蓄積されても
、ゲート電極が近接しているため、素子特性は変化を受
けにくくなり信頼性が向上する。

また、低濃度の不純物領域上のゲート絶縁股上は第１の
導体層で被覆されており、ゲート絶縁膜は損傷を受ける
ことがなく、良好に維持される。

すなわち、製造に際して、第１の導体層で被覆したまま
、パターン形成のためのエツチング工程や（ｉｔ　２１
度の不純物領域形成のためのイオン注入を行うことがで
き、低濃度の不純物領域上のゲート絶縁膜は損傷を受け
ることがなく、良好に維持される。

また、上記第２の導体層に高融点金属を用いれば、ゲー
トの伝導性がγｂくなり、ゲート信りの遅延が低減され
る。その上、高融点金属はイオンの阻止能が高いため、
イオンがゲートを突き抜け、チャネル領域に侵入するの
を防ぐことができる。

このため、素子の信頼性が向上する。

さらに、上記方法によれば、第２の導体層または第２の
層をエツチングストッパとして第３の導体層をパターニ
ングし、これら第２の導体層または第２の層および第３
の導体層をマスクとして低濃度の不純物領域形成のため
のイオン注入を行うようにしているため、制御性よくパ
ターン形成を行うことができる。

また、この後低濃度の不純物領域形成のためのイオン注
入工程で用いたマスクの側壁に、周方性エツチングによ
る側壁残し工程により第４の層を形成し、これらをマス
クとして高濃度の不純物領域形成のためのイオン注入を
おこなうようにしているため、製造が容易で制御性の良
好なパターン形成を行うことができる。

（実施例） 次に、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）および第１図（ｂ）は、それぞれ本弁明の
絶縁ゲート型ＭＯ８Ｆ　Ｅ　Ｔの一実施例を示す上面図
およびそのＡ　−Ａ’断面図である。

この絶縁ゲート型ＭＯ８Ｆ　Ｅ　Ｔでは、ゲート電極３
を、タングステン電極３ｔをポリシリコン薄ｉ３ｃ＋、
３ｕ、３ｃで囲んだｍ造とし、タングステン電極３ｔの
端縁と低ｅ、度の浅い第１の不純物拡散領域４の端縁が
一致し、ポリシリコン薄膜３ｐは低濃度の浅い第１の不
純物拡散領域４上を伸長し高濃度の第２の不純物拡散領
域６の端縁まで到達するようにしたことを特徴とする。

他部については、第３図に示した従来例の絶縁ゲート型
ＭＯ８ＦＥＴと同杼の淘造となっている。

すなわち、ｐ型のシリコン基板１の表面に酸化シリコン
膜からなるゲート絶縁膜２を介してグー！・電極３が形
成されており、このゲート電極３のうちタングステン電
極３ｔの端縁と一致するように低濃度のｎ型拡散層から
なる第１の不純物拡散領域４が形成され、さらにグーｌ
−雷極３の外縁と一致するように高濃度のｎ中型拡散層
からなる第の不純物拡散領域６が形成されている。

次に、絶縁ゲート型ＭＯ８Ｆ　Ｅ　Ｔの製造方法につい
て説明する。

まず、第２図（ａ）に示すように、ｐ型のシリコン基板
１の表面に、熱酸化法によりゲート絶縁膜２として膜厚
２００への酸化シリコンＩＦＪを堆積し、さらにＣＶＤ
法により、［４５００人の不純物を含むポリシリ、コン
膜３ｐ、Ｉ残厚５００へのタングステン膜３ｔ、膜Ｊ’
ｆｉ２０００への不純物を含むポリシリコンＩＩＵ３ｕ
を順次堆積し、この上層にレジストパターンＲを形成す
る。

次いで、第２図（ｂ）に示すように、このレジストパタ
ーンＲをマスクとし、反応ガスとしてフッ素系ガスを用
いた異方性エツチングにより、ポリシリコンＩＩＱ３ｕ
をパターニングする。ここで、エツチングはタングステ
ン［３ｔの一部が残る程度で停止するようにする。この
ときタングステン膜３ｔがエッチングスｌ−ツバとして
わくので、下層側のポリシリコン膜３ｐがエツチングさ
れることはなく、ましてやゲート絶縁ＰＡ２が損傷を受
けることはない。

この後、表面に露呈したタングステンｌ１ａ３ｔを過酸
化水素を用いてエツチング除去する。この工程では、タ
ングステンＩＵ３ｔとポリシリコンとのエツチング選択
比が非常に大きいため、ポリシリコン膜はほとんどエツ
チングされず最初形成されたときの膜厚を維持すること
ができる。

そして、第２図（Ｃ）に示すように、タングステンＩＩ
Ｑ３ｔとポリシリコンＭ３１Ｊをマスクとしてリンイオ
ンのイオン注入を行い、低濃度のｎ型拡散層４を形成す
る。このイオン注入工程は、ゲート酸化膜２とポリシリ
コンＩ漠３ｐを介して行われるが、これらの膜の膜厚の
制御性は極めて良好であるため、このイオン注入工程の
制御性は極めて良′好である。さらに、タングステン膜
３ｔは大きなイオン阻止能をもつため、イオンがゲート
を突き抜はチャンネル領域に侵入するのを防止すること
ができる。

次に、第２図（ｄ）に示すにうに、この上層に鋭Ｉ寧５
００人の不純物を含むポリシリコンＷ２３ｃを堆積し、
毀方性エツチングにより側壁残し工程を行い、タングス
テン膜３ｔとポリシリコン膜３ｕ。

３ｐの側壁にポリシリコン膜３ｃを形成し、タングステ
ン膜３ｔがポリシリコン膜３ｕ、３ｏ、３Ｃに囲まれた
＠造のゲート電極３を形成する。

この後、第２図（ｅ）に示すＪ：うに、ゲート電極３を
マスクとしてヒ素イオンのイオン注入を行い、高濃度の
ｎ中型拡散ｆｆ１６を形成する。このｎ型シリコ２層６
は表面不純物濃度が例えば ５　Ｘ　１０２０ｃｍ−３程度になるようにする。ここ
で、低濃度のｎ型拡散層４の水平方向の幅を所望の大き
さにするには、前記ポリシリコン膜３Ｃの堆積工程で膜
厚を調整するようにすればよい。

なお、この方法では、ゲート電極形成後の加熱工程でゲ
ート中のタングステンの一部がシリサイド化する可能性
があるが、シリサイド化しても、電気抵抗は不純物を含
むポリシリコンよりも抵抗値は低いため、ゲート信号の
遅延の短縮に悪影響を及ぼすことはなく、さらに有効と
なる。

このようにして形成されたＬＤＤＭＯ８ＦＥＴは、ゲー
ト電圧を上げた場合にも基板電流を低い値に保つことが
でき、高特性で信頼性の高いものとなる。

なお、前記実施例では、タングステンの周りをポリシリ
コン膜で囲んだ構造のゲート電極を用いたが、タングス
テンに限定されることなく、モリアゾン、チタン等地の
高融点金属を用いても良いことは言うまでしない。

また、第３図に示すようにタングステンの代わりに膜Ｊ
ｖ　２００へ程度の薄い酸化シリコン膜３０を用いても
良い、１この場合、ゲート電極とソース・ドレインの低
儂度不純′１２！ｌｌ領域との位置関係は良好に制御す
ることができ、前記実施例と同様の駆動力および信頼性
の改善をはかることができる。

また、酸化シリコン膜に対するポリシリコン膜のエツチ
ング選択性は十分に高いため、酸化シリコン膜はエッチ
ングス］・ツバとして極めて有効であり、製造■稈上極
めて制御性が良好である。

しかしながら、ゲート電極の抵抗を下げることは出来ず
、この酸化シリコン膜は２００八程度と薄いため、イオ
ン注入時のマスクとしての明止能の改善にもほとんど効
力は発揮し得ない。また、酸化シリコン膜３０は窒化１
漠であってもよいさらにまた、第４図に変形例を示すよ
うに、第１図に示した第１の実施例におけるゲート電極
の側壁のポリシリコン層３Ｃは、窒化シリコン膜３０ｃ
等の絶縁膜で構成しても良い。細部については、前記実
施例と全く同様である。

（発明の効果〕 以上説明してきたように、本発明によれば、ゲート電極
が低濃度領域上まで制御性よく形成されるため、ソース
・ドレイン領域にゲート電界が十分に作用して駆動力が
向上し、また、作動中におけるドレイン付近のゲート絶
縁膜中の電荷の集中に対しても、素子特性は変化を受け
にくくなり信頼性だ向上する。

さらに、本発明の方法によれば、低濃度の不純物領域上
のゲート絶縁膜は損但を受けることもなく、製造が容易
で制御性の良好なパターン形成を行うことができ、信頼
性の高い素子形成が可能となる。

【図面の簡単な説明】

第１図（ａ゛）および第１図（１））は本発明実施例の
絶縁ゲ・−ト型ＭＯ８ＦＥＴを示す図、第２図（ａ）乃
至第２図（ｅ）は同ＭＯ８ＦＥＴの製造工程図、第３図
および第４図はそれぞれ本発明の他の実施例を示す図、
第５図は従来例のＬＤ０４Ｍ造の絶縁ゲート型ＭＯ３Ｆ
ＥＴを示す図、第６図は、第５図のＬＤＤ構造のＭＯＳ
ＦＥＴと通常のＭＯＳＦＥＴの特性比較図、第７図およ
び第８図は他の従来例のり、　Ｄ　Ｄ　ＩＩＩ造の絶縁
ゲート型ＭＯ８ＦＥＴを示す図である。 １・・・シリコン基板、２・・・ゲート絶縁膜、３・・
・ゲート電極、３Ｓ・・・タングステン薄膜、３し・・
・タングステンｉＪＩ］Ｉ、３１．ｊ、　３０，３ｃ・
０．ポリシリコン層、３０・・・酸化シリコン層、３０
Ｃ・・・窒化シリコン層、４・・・（低不純物酒度の浅
い第１の）不純物拡散領域、５・・・絶縁膜、６・・・
（高不純物濃度の第２の）不純物拡散領域。 第１図（α） 第１図（ｂ） 第２図（Ｑ） 第２図（ｂ） 第２図（Ｃ） 第５図 γ°−ト電＼匠 （Ｖｃ） 第７図

Claims (5)

【特許請求の範囲】
1. （１）一導電型を有する半導体基板上に形成され該基板
   と反対導電型の高不純物濃度領域およびこれを囲む低不
   純物濃度領域とからなるソース・ドレイン領域と、 前記ソース・ドレイン領域間の前記基板表 面に配設されたゲート絶縁膜を介してゲート電極の形成
   されたＬＤＤ構造の絶縁ゲート型電界効果トランジスタ
   において、 前記ゲート電極が、 前記低不純物濃度領域上にまで伸長する第 １の導体層と、 前記低不純物濃度領域のソース側端縁とド レイン側端縁との間に位置するように前記第１の導体層
   上に配設され、前記第１の導体層とは異なる材料からな
   る第２の導体層と、 少なくともこの第２の導体層の側壁を覆う 第３の層とから構成されていることを特徴とする半導体
   装置。
2. （２）一導電型を有する半導体基板上に形成され該基板
   と反対導電型の高不純物濃度領域およびこれを囲む低不
   純物濃度領域とからなるソース・ドレイン領域と、 該ソース・ドレイン領域間の前記基板表面 に配設されたゲート絶縁膜を介してゲート電極の形成さ
   れたＬＤＤ構造の絶縁ゲート型電界効果トランジスタに
   おいて、 前記ゲート電極が、 前記低不純物濃度領域上にまで伸長する第 １の導体層と、 前記低不純物濃度領域のソース側端縁とド レイン側端縁に位置するように前記第１の導体層上に配
   設された絶縁層と、 該絶縁層の周りを覆うように形成された第 ２の導体層とから構成されていることを特徴とする半導
   体装置。
3. （３）前記絶縁層は酸化シリコン膜または窒化膜であり
   、前記第１および第２の導体層は、ポリシリコン層であ
   ることを特徴とする請求項（５）記載の半導体装置。
4. （４）半導体基板上に、ゲート絶縁膜、第１の導体層、
   該第１の導体層に対してエッチング選択性を有する第２
   の導体層、および第３の導体層を順次堆積する第１の堆
   積工程と、 前記第２の導体層をエッチングストッパと して前記第３の導体層をパターニングし第３の導体層パ
   ターンを形成する第１のエッチング工程と、前記第３の
   導体層のパターンをマスクとし て、露呈する前記第２の導体層をエッチングし第２の導
   体層パターンを形成する第２のエッチング工程と、 このようにして形成された第２および第３ の導体層パターンをマスクとして前記半導体基板表面と
   逆導電型の不純物イオンを注入し低濃度の不純物領域を
   形成する第１のイオン注入工程と、前記第２および第３
   の導体層パターンの周 りを覆うように第４の層を形成し、異方性エッチングに
   より、前記第２および第３の導体層パターンの側壁に第
   ４の層を残留せしめる側壁残し工程と、 これら前記第２および第３の導体層パター ンと第４の層をマスクとして、前記低濃度の不純物領域
   と同一導電型の不純物イオンを注入し高濃度の不純物領
   域を形成する第２のイオン注入工程とを含むことを特徴
   とする半導体装置の製造方法。
5. （５）半導体基板上に、ゲート絶縁膜、第１の導体層、
   該第１の導体層に対してエッチング選択性を有する第２
   の層、および第３の導体層を順次堆積する第１の堆積工
   程と、 前記第２の層をエッチングストッパとして 前記第３の導体層をパターニングし第３の導体層パター
   ンを形成する第１のエッチング工程と、前記第３の導体
   層のパターンをマスクとし て、露呈する前記第２の層をエッチングし第２の層パタ
   ーンを形成する第２のエッチング工程と、このようにし
   て形成された第２の層パター ンおよび第３の導体層パターンをマスクとして前記半導
   体基板表面と逆導電型の不純物イオンを注入し低濃度の
   不純物領域を形成する第１のイオン注入工程と、 前記第２の層パターンおよび第３の導体層 パターンの周りを覆うように第４の導体層を形成し、異
   方性エッチングにより、前記第２の層パターンおよび第
   ３の導体層パターンの側壁に第４の導体層を残留せしめ
   る側壁残し工程と、 これら前記第２の層パターンおよび第３の 導体層パターンと第４の導体層をマスクとして、前記低
   濃度の不純物領域と同一導電型の不純物イオンを注入し
   高濃度の不純物領域を形成する第２のイオン注入工程と
   を含むことを特徴とする半導体装置の製造方法。