JPS6246570A - 縦形半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、縦形構造ＭＩＳ型半導体装置等の縦形半導体
装置及びその製造方法に関するものである。

従来の技術 縦形半導体装置のうち、特にＭＯＳ　　ＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
圧設計が可能となり、現在ではパワーデバイスとしても
使用されるようになった。

次に、従来の高耐圧パワーＭＯ３ＦＥＴとして知られて
いるＤ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｔｉｏｎ　Ｓｅｌｆ
−Ａｌｉ−ｇｎｍｅｎｔ　）構造のＦＥＴ　（以下ＤＳ
Ａ−ＭＯ３ＦＥＴと称する）の製造方法について第２図
を参照して説明する。

まず、ｎ゛゛導体基板１上にｎ型半導体層２を形成し、
選択的にＰ＋層３を形成し、その表面にゲート酸化膜５
ａを例えば１０００人の厚みに形成する（第２図（Ａ）
）。続いてゲート電極となる多結晶シリコンパターン６
を例えば６０００人の厚さで形成したパターンが形成さ
れていない部分を開口窓として、ここにＰ型不純物層、
例えばボロンをイオンインプラし拡散処理を行うことに
より開口部の下方にＰ型土導体層４を形成する。

このＰ型土導体層４がチャンネル領域となる部分である
。（第２図（Ｂ））。次に、前記開口部の中間部にフォ
トプロセスによりレジスト膜７を形成し、これら多結晶
シリコンパターン６とレジスト膜７が形成されていない
部分の酸化膜５ａをエツチングにより除去する（第２図
（Ｃ））。次にイオンインプラによりｎ＋型不純物、例
えばリン又は砒素を形成した後拡散を行うと、Ｐ型子ヤ
ンネル領域上にｎ゛型型溝導体層８形成される。その後
、前記マスクパターンを除去することによって第２図（
Ｄ）の構造が得られる。その後ＣＶＤ法にてＰＳＧ膜５
ｃを例えば８０００Ａの厚さで形成する（第２図（Ｅ）
）。次に、前記Ｐ゛梨型ソース領域上部分を異方性のエ
ツチングを行うことにより酸化膜５ａ及びＰＳＧ膜５Ｃ
を除去して開口部を形成する。その後、アルミ電極９を
形成して第２図（Ｆ）のごとき構造を得る。第３図は、
第２図（Ｆ）の構造を平面図にて示しており、第２図（
Ｆ）は、第３図のＡ−Ａ　’線断面図である。

発明が解決しようとする問題点 従来構造において、スイッチングスピードを増す方法と
して、チャネル長を小さくし、相互コンダクタンスｇｍ
を大きくする方法のほかに、ゲート絶縁膜を薄くする方
法がある。この方法によるとゲート絶縁膜が薄いため、
しきい値電圧が小さくなり、スイッチングスピードも増
すが、それに伴って、ゲート・ドレイン間の容量が増大
し、むしろ最終的にはスイッチングスピードが遅くなっ
てしまう。また、他の方法として、ゲート抵抗と呼ばれ
る、ゲート電極の配線抵抗を小さくすることによって、
更に効率よくスイッチングスピードを向上させることが
可能である。しかしながら、一般的には、従来構造のＤ
ＳＡ−ＭＯＳ　　ＦＥＴのゲート電極材料は、シリコン
ゲートと呼ばれ、多くは多結晶シリコン膜を用いている
。ゲート抵抗を下げるために多結晶シリコン膜を厚くす
る場合には、この多結晶シリコン膜上に絶縁膜を介して
設けられるソースＡ１電極が、その多結晶シリコン膜の
厚さのために断切れてしまうことがあった。

更にまた、従来のＤＳＡ−ＭＯＳ　　ＦＥＴは、同一の
拡散窓からチャネル領域の不純物拡散とソース領域の不
純物拡散を行なっている。そのため、チャネル領域に濃
度勾配が生じ、ソースｎ゛型不純物拡散の不均一性によ
ってしきい値電圧のバラツキが生じ、生産性コストを著
しく低下させていた。

その上、従来構造では、極めて薄いゲート酸化膜上にゲ
ート電極用の多結晶シリコンパターンを配置しており、
ゲート多結晶シリコンパターンエツジに電界が集中して
、十分なゲート耐圧が得られず、また、ゲート酸化膜の
破壊が生じ、ゲート耐圧が零となってしまうこともしば
しば生じていた。

本発明の目的は、前述したように従来技術の問題点を解
消した縦形半導体装置及びその製造方法を提供すること
である。

問題点を解決するための手段 本発明によれば、一導電型の半導体基体の主面上に絶縁
膜を介して半導体膜又は導電体膜パターンを有し、前記
半導体基体の主面に沿って前記半導体膜又は導電体膜パ
ターンのエツジ部の下に重なる位置まで延びる前記半導
体基体とは逆導電型の第１半導体層を有し且つ該第１半
導体層内にて前記半導体基体の主面に沿って前記半導体
膜又は導電体膜パターンのエツジ部の下に重なる位置ま
で延びる前記半導体基体と同じ導電型の第２半導体層を
有した縦形半導体装置において、前記絶縁膜は、中心部
の厚い第１絶縁膜と、該第１絶縁膜の両側の薄い第２絶
縁膜とからなり、前記半導体膜又は導電体膜パターンは
、前記第１絶縁膜の上に位置する第１半導体膜又は導電
体膜パターンと、前記第２絶縁膜の上に位置して前記半
導体膜又は導電体膜パターンのエツジ部を構成する第２
半導体膜又は導電体膜とからなり、前記第２半導体膜又
は導電体膜は、前記第１半導体膜又は導電体膜の側部に
電気的に接するようにされる。

また、不発萌によれば、前述したような構造の縦形半導
体装置の製造方法は、前記一導電型の半導体基体を準備
し、該半導体基体の主面に選択的に前記第１半導体層の
一部となる半導体層を形成する工程と、前記半導体基体
の主面上に前記第１絶縁膜となる厚い絶縁膜を形成する
工程と、該厚い絶縁膜の上に前記第１半導体膜又は導電
体膜となる半導体膜又は導電体膜を形成しその上に酸化
膜を形成する工程と、前記酸化膜、半導体膜又は導電体
膜及び厚い絶縁膜をエツチングして前記厚い絶縁膜の上
に前記第１半導体膜又は導電体膜となる前記半導体膜又
は導電体膜の部分がオーバーハング状に残るようにする
工程と、露出した前記半導体基体の主面上に前記第２絶
縁膜となる薄い絶縁膜を形成する工程と、前記残された
半導体膜又は導電体膜をインプランテーションマスクと
して前記薄い絶縁膜を通して前記逆導電型の不純物をイ
オン注入して前記第１半導体層を完成しうるようにする
工程と、前記残された半導体膜又は導電体膜及び前記薄
い絶縁膜をおおうようにして別の半導体膜又は導電体膜
を形成する工程と、前記別の半導体膜又は導電体膜を異
方性エツチングして前記第２半導体膜又は導電体膜とな
る部分のみを残すようにする工程と、該残された半導体
膜又は導電体膜をインプランテーションマスクとして前
記薄い絶縁膜を通して前記一導電型の不純物をイオン注
入して前記第２半導体層を形成する工程とを含む。

実施例 次に、添付図面の第１図に基づいて本発明の実施例につ
いて本発明をより詳細に説明する。

第１図（Ａ）から（Ｆ）は、本発明の一実施例としての
ＭＯＳ　　ＦＥＴの製造工程を説明するための断面構造
図である。以下、この第１図を参照して、本発明のこの
実施例の製造方法について説明する。

まず、第１図（Ａ）に示すように、高濃度ｎ゛型半導体
基板１上にこれよりも低濃度であるｎ型半導体層２を形
成し、次に、高耐圧を得るため、あるいは後で金属電極
とのオーミックコンタクトを良好にするため選択的に高
濃度Ｐ＋型半導体層３を形成し続いて酸化膜５ｄを約１
０００人厚さに形成した後、例えば、ＣＶＤ法にて約６
０００八程度の厚さにＰＳＧ膜５ｅを形成する。更に、
その上に、多結晶シリコン膜６ａを約６００ＯＡ厚さに
形成し、その表面に約５００人厚さの酸化膜５ｆを形成
する。

次に、第１図（Ｂ）に示すように、酸化膜５ｆ、多結晶
シリコン膜６ａ及びＰＳＧ膜５ｅをエツチングによって
選択的に開口し、更に、露出した酸化膜５ｄを除去する
。この際、ＰＳＧ膜５ｅがさらにサイドエツチングされ
、酸化膜５ｆ及び多結晶シリコン膜６ａがオーバーハン
グ形状となる。

その後、第１図（Ｃ）に示すように、新しくゲート酸化
膜５ａを約１０００人の厚さに形成後、チャネル領域を
形成のため、多結晶シリコン膜パターン６ａをインプラ
ンテーションマスクにＰ型不純物イオン４ａをイオン注
入後、この上に約１μｍ程の厚さに多結晶シリコン膜６
ｂを形成する。

続いて、第１図（Ｄ）に示すように、例えば、四塩化炭
素と酸素あるいは塩酸と水素等のガスエッチャントを用
いて多結晶シリコン膜６ｂをリアクティブイオンエツチ
ングして、自己整合的に多結晶シリコン膜パターン６ａ
の側壁に残存多結晶シリコン膜６Ｃを残すようにし、更
に、熱処理を施して、チャネル領域形成予定部のＰ型半
導体層４ｂを形成する。

こ５で、残存多結晶シリコン膜６Ｃの高さと幅とは、多
結晶シリコン膜６ｂの堆積時の膜厚と、多結晶シリコン
パターン６ａとＰＳＧ膜５ｅとの膜厚とによって決定さ
れる。すなわち、残存多結晶シリコン膜６Ｃは、多結晶
シリコン膜６ｂの堆積時の膜厚が大きいほど大きな幅を
持ち、多結晶シリコン膜６ａ及びＰＳＧ膜５ｅの膜厚が
大きいほど高く形成される。このようにして形成された
残存多結晶シリコン膜６ｃは、多結晶シリコン膜６ａの
側部に電気的に接し、ゲート電極用とじて用いられる。

次に、第１図（Ｅ）に示すように、残存多結晶シリコン
膜６Ｃをインプランテーションマスクにｎ゛型不純物番
イオン注入して、ソース用ｎ゛型半導体層８を形成する
。

最後に、第１図（Ｆ）に示すように、それらの上にＳｉ
Ｏ□であるＣＶＤ膜５ｃを約５０００人厚さに形成し、
例えば、ゲッタリングを施した後、各領域のコンタクト
ホールを開口し、金属Ｔｉ％膜としてＡｌ膜９を約４．
０μｍ程の厚さに選択的に形成する。

尚、前述した実施例では、第１図（Ａ）の工程において
、酸化膜５ｄの上にＰＳＧ膜５ｅを形成したのであるが
、これに代えて、酸化膜５ｄを１０００人から１．０μ
ｍ程度に厚く形成し、その上にＰＳＧ膜５ｅを設けるこ
となく、第１図（Ｂ）の工程において、多結晶シリコン
膜６ａをエツチングマスクに厚い酸化膜５ｄをエツチン
グし、第１図（Ｃ）の工程にてゲート酸化膜５ａを新た
に形成した後、以下前述した実施例と同様の工程をとる
ようにしてもよい。また、ＰＳＧ膜５ｅの代りに、チッ
化膜あるいはアルミナ膜の耐酸化性絶縁膜を用いてもよ
い。更にまた、ＰＳＧ膜５ｅのパターンエツジ部にテー
パを設けて、それらの上に形成される金属電極膜９の段
切れを更に生じにくいものとすることもできる。

また、前述した実施例において、多結晶シリコン膜６ａ
及び６ｂの代りに、モリブデンシリサイド、チタンシリ
サイド、クロムシリサイド、二・ツケルシリサイド等の
メタルシリサイドを使用してもよい。更にまた、前述し
た実施例において、各半導体層のＰ型とｎ型とは逆にし
ても良い。また、多結晶シリコンには、ｎ又はＰ型不純
物イオンがドープされる。

発明の効果 前述したように、本発明の縦形半導体装置では、ゲート
電極の中心部の中心部６ａの下には厚い前絶縁膜５ｅ及
び５ｄが存在し、チャンネル領域に対応するゲート電極
のエツジ部６Ｃの下には薄い絶縁膜５ａが存在している
ことにより、ゲート・ドレイン間の容量を減らしスイッ
チングスピードを向上させることができる。また、本発
明によれば、チャンネル領域４ｂが主として酸化膜５ａ
を通してのイオン注入によって形成され、その上にゲー
ト電極として作用する残存多結晶シリコン膜６ａを形成
しているので、チャンネル領域４ｂの半導体層２の主面
に沿う方向の濃度を一定なものとすることができる。従
って、ソース領域８の形成とは無関係に、チャンネル領
域４ｂの長さを可能な限り小さく作ることができ、相互
コンダクタンスｇｍを大きくでき、オン抵抗を低くでき
、スイッチングスピードを上げることができる。また、
チャンネル領域４ｂの濃度が一定であるので、ソース領
域８の拡散の不均一性によっても、チャンネル領域４ｂ
での最高濃度値が変わることはないので、しきい値電圧
ＶＬｈのバラツキが生じることもない。更にまた、本発
明によれば、残存多結晶シリコン膜６Ｃが多結晶シリコ
ン膜６ａの側部にあって清めらかな円形曲線状に形成さ
れているので、それらの上に設けられる金属電極膜９の
段切れを生ずるおそれもない。

【図面の簡単な説明】

第１図（Ａ）から（Ｆ）は、本発明の一実施例としての
ＭＯＳ　　ＦＥＴの製造工程を説明するための断面構造
図、第２図（Ａ）から（Ｆ）はＭＯＳＦＥＴの製造工程
の各状態を示す概略断面図、第３図は第２図（Ｆ）に示
すＭＯＳ　　ＦＥＴの部分平面平面図である。 １・・・ｎ゛゛半導体基板、２・・・ｎ型半導体層、３
・・・Ｐ゛型型溝導体層４ａ・・・ｐ型不純物、４ｂ・
・・Ｐ型半導体層、５ａ・・・ゲート酸化膜、５Ｃ・・
・ＣＶＤ膜、５ｄ・・・酸化膜、５ｅ・・・ＰＳＧ膜、
５ｆ・・・酸化膜、６Ａ、６ｂ・・・多結晶シリコン膜
、６Ｃ・・・残存多結晶シリコン腹膜、８・・・ソース
ｎ“型半導体層、９・・・金属電極膜 第１図 第２図

Claims (4)

【特許請求の範囲】
1. （１）一導電型の半導体基体の主面上に絶縁膜を介して
   半導体膜又は導電体膜パターンを有し、前記半導体基体
   の主面に沿って前記半導体膜又は導電体膜パターンのエ
   ッジ部の下に重なる位置まで延びる前記半導体基体とは
   逆導電型の第１半導体層を有し且つ該第１半導体層内に
   て前記半導体基体の主面に沿って前記半導体膜又は導電
   体膜パターンのエッジ部の下に重なる位置まで延びる前
   記半導体基体と同じ導電型の第２半導体層を有した縦形
   半導体装置において、前記絶縁膜は、中心部の厚い第１
   絶縁膜と、該第１絶縁膜の両側の薄い第２絶縁膜とから
   なり、前記半導体膜又は導電体膜パターンは、前記第１
   絶縁膜の上に位置する第１半導体膜又は導電体膜パター
   ンと、前記第２絶縁膜の上に位置して前記半導体膜又は
   導電体膜パターンのエッジ部を構成する第２半導体膜又
   は導電体膜とからなり、前記第２半導体膜又は導電体膜
   は、前記第１半導体膜又は導電体膜の側部に電気的に接
   していることを特徴とする縦形半導体装置。
2. （２）前記半導体基体がドレイン領域、前記第２半導体
   層がソース領域を構成し、前記半導体基体の主面におい
   て前記半導体基体と前記第２半導体層との間に位置する
   前記第１半導体層の部分がチャネル領域を構成する特許
   請求の範囲第（１）項記載の縦形半導体装置。
3. （３）前記チャネル領域は、前記半導体基体の主面に沿
   って不純物濃度が実質的に一定である特許請求の範囲第
   （２）項記載の縦形半導体装置。
4. （４）一導電型の半導体基体の主面上に絶縁膜を介して
   半導体膜又は導電体膜パターンを有し、前記半導体基体
   の主面に沿って前記半導体膜又は導電体膜パターンのエ
   ッジ部の下に重なる位置まで延びる前記半導体基体とは
   逆導電型の第１半導体層を有し且つ該第１半導体層内に
   て前記半導体基体の主面に沿って前記半導体膜又は導電
   体膜パターンのエッジ部の下に重なる位置まで延びる前
   記半導体基体と同じ導電型の第２半導体層を有しており
   、前記絶縁膜は、中心部の厚い第１絶縁膜と、該第１絶
   縁膜の両側の薄い第２絶縁膜とからなり、前記半導体膜
   又は導電体膜パターンは、前記第１絶縁膜の上に位置す
   る第１半導体膜又は導電体膜パターンと、前記第２絶縁
   膜の上に位置して前記半導体膜又は導電体膜パターンの
   エッジ部を構成する第２半導体膜又は導電体膜とからな
   り、前記第２半導体膜又は導電体膜は、前記第１半導体
   膜又は導電体膜の側部に電気的に接しているような縦型
   半導体装置の製造方法において、前記一導電型の半導体
   基体を準備し、該半導体基体の主面に選択的に前記第１
   半導体層の一部となる半導体層を形成する工程と、前記
   半導体基体の主面上に前記第１絶縁膜となる厚い絶縁膜
   を形成する工程と、 該厚い絶縁膜の上に前記第１半導体膜又は導電体膜とな
   る半導体膜又は導電体膜を形成しその上に酸化膜を形成
   する工程と、前記酸化膜、半導体膜又は導電体膜及び厚
   い絶縁膜をエッチングして前記厚い絶縁膜の上に前記第
   １半導体膜又は導電体膜となる前記半導体膜又は導電体
   膜の部分がオーバーハング状に残るようにする工程と、
   露出した前記半導体基体の主面上に前記第２絶縁膜とな
   る薄い絶縁膜を形成する工程と、前記残された半導体膜
   又は導電体膜をインプランテーションマスクとして前記
   薄い絶縁膜を通して前記逆導電型の不純物をイオン注入
   して前記第１半導体層を完成しうるようにする工程と、
   前記残された半導体膜又は導電体膜及び前記薄い絶縁膜
   をおおうようにして別の半導体膜又は導電体膜を形成す
   る工程と、前記別の半導体膜又は導電体膜を異方性エッ
   チングして前記第２半導体膜又は導電体膜となる部分の
   みを残すようにする工程と、該残された半導体膜又は導
   電体膜をインプランテーションマスクとして前記薄い絶
   縁膜を通して前記一導電型の不純物をイオン注入して前
   記第２半導体層を形成する工程とを含むことを特徴とす
   る縦形半導体装置の製造方法。