JPS6312168A - Ｌｄｄｍｉｓ型電界効果トランジスタ - Google Patents
Ｌｄｄｍｉｓ型電界効果トランジスタInfo
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- JPS6312168A JPS6312168A JP61155089A JP15508986A JPS6312168A JP S6312168 A JPS6312168 A JP S6312168A JP 61155089 A JP61155089 A JP 61155089A JP 15508986 A JP15508986 A JP 15508986A JP S6312168 A JPS6312168 A JP S6312168A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はホットキャリア効果の少ない微細構造Ｍｉｓ（
Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）型電界効果トランジスタ（ＭＩＳ型ＦＥＴ）
に関するものである。
Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ）型電界効果トランジスタ（ＭＩＳ型ＦＥＴ）
に関するものである。
（従来の技術）
ＭＯ５ＬＳＩの高集積化はＭＯＳＦＥＴの縮小化が不可
欠である。そこで、ＭＯＳＦＥＴのチャネル長を短くす
ると、ドレイン近傍における高電界によって、ホットキ
ャリアが発生し、このホットキャリアがゲート誘電体膜
に注入されることにより素子特性が劣化する、いわゆる
ホットキャリア効果が大きくなる。
欠である。そこで、ＭＯＳＦＥＴのチャネル長を短くす
ると、ドレイン近傍における高電界によって、ホットキ
ャリアが発生し、このホットキャリアがゲート誘電体膜
に注入されることにより素子特性が劣化する、いわゆる
ホットキャリア効果が大きくなる。
このために高電界を緩和するＬＤＤ （Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａ ｉｎ）構造などが採用される。
ＤｏｐｅｄＤｒａ ｉｎ）構造などが採用される。
このＬＤＤ構造としては、例えば、ＩＥＥＥ Ｔｒａｎ
ｓ−ａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ、Ｖｏｌ、ＥＤ−２９，Ｎｏ、４Ａｐｒｉｌ
１９８２ Ｐ、５９０＝５９６に開示されている。以下
、このＬＤＤ構造について、説明する。
ｓ−ａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ、Ｖｏｌ、ＥＤ−２９，Ｎｏ、４Ａｐｒｉｌ
１９８２ Ｐ、５９０＝５９６に開示されている。以下
、このＬＤＤ構造について、説明する。
第２図は係る従来のＬＤＤ？１ＩＳＦＥＴの製造工程断
面図である。
面図である。
第２図（ａ）において、１はシリコン（Ｓｉ）基板、２
はフィールド酸化膜、３はゲートａ化膜、４は多結晶シ
リコン（Ｐｏｌｙ Ｓｉ）膜、５はｃｖｏｓｉｏｚ膜で
あり、これらが順次形成される。
はフィールド酸化膜、３はゲートａ化膜、４は多結晶シ
リコン（Ｐｏｌｙ Ｓｉ）膜、５はｃｖｏｓｉｏｚ膜で
あり、これらが順次形成される。
次に、第２図（ｂ）に示されるように、ＣＶＤＳｉＯｚ
膜５、多結晶シリコン膜４をバターニングする。
膜５、多結晶シリコン膜４をバターニングする。
次に、第２図（ｃ）に示されるように、それをマスクに
してＳｉ基板１へＮ一層６をイオン打ち込みにより形成
する。
してＳｉ基板１へＮ一層６をイオン打ち込みにより形成
する。
次いで、第２図（ｄ）に示されるように、全面へＣＶＤ
５ｉＯ□膜７を堆積する。
５ｉＯ□膜７を堆積する。
次に、第２図（ｅ）に示されるように、Ｒ１１ｌ！
（反応性イオンエツチング）法でサイドウオール８を形
成する。
（反応性イオンエツチング）法でサイドウオール８を形
成する。
続いて、第２図（ｆ）に示されるように、全面に、Ｎ°
イオン打ち込みを行い、Ｎ゛層９形成する。
イオン打ち込みを行い、Ｎ゛層９形成する。
以後は通常の工程でコンタクト及びＡｌ＆！線層１０を
形成し、第３図に示されるような半導体装置が得られる
。
形成し、第３図に示されるような半導体装置が得られる
。
（発明が解決しようとする問題点）
しかし、従来のＬＤＤ構造ではドレイン近傍の電界を最
少にするようにＮ一層を設定すると、Ｎ一層の不純物濃
度はＩＱ”ａｍ−’程度となりソース・ドレインの寄生
抵抗が大きくなりコンダクタンスが低下したり、Ｎ一層
上の酸化膜中に負電荷がトラップされた時、Ｎ一層が空
乏化して大幅な劣化現象が起きるといった問題があった
。
少にするようにＮ一層を設定すると、Ｎ一層の不純物濃
度はＩＱ”ａｍ−’程度となりソース・ドレインの寄生
抵抗が大きくなりコンダクタンスが低下したり、Ｎ一層
上の酸化膜中に負電荷がトラップされた時、Ｎ一層が空
乏化して大幅な劣化現象が起きるといった問題があった
。
本発明は、上記問題点を除去し、ホットキャリア注入効
果が極めて小さく、かつ、ソース・ドレインの寄生抵抗
が小さく、しかも高性能なＬＤＤ旧Ｓ型ＰＥＴを提供す
ることを目的とする。
果が極めて小さく、かつ、ソース・ドレインの寄生抵抗
が小さく、しかも高性能なＬＤＤ旧Ｓ型ＰＥＴを提供す
ることを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ＬＤＤ構造の
ＭＩＳＦＥＴにおいて、ソース・ドレインの表面にシリ
サイドを形成し、寄生抵抗を低減させるのと同時にＮ一
層の空乏化を防止し、ホットキャリア注入効果を極めて
低減させるようにしたものである。
ＭＩＳＦＥＴにおいて、ソース・ドレインの表面にシリ
サイドを形成し、寄生抵抗を低減させるのと同時にＮ一
層の空乏化を防止し、ホットキャリア注入効果を極めて
低減させるようにしたものである。
（作用）
本発明によれば、ＬＤＤ構造の旧５ＦＥＴにおいて、ソ
ースドレインの表面にシリサイドを形成し、寄生抵抗を
低減させるのと同時にＮ一層の空乏化を防止し、ホット
キャリア注入効果を極めて低減させるようにしたので、
Ｎ一層上の界面に負電荷がトラップされることによって
生じるＮ一層の抵抗増大による劣化現象を防止すること
ができる。
ースドレインの表面にシリサイドを形成し、寄生抵抗を
低減させるのと同時にＮ一層の空乏化を防止し、ホット
キャリア注入効果を極めて低減させるようにしたので、
Ｎ一層上の界面に負電荷がトラップされることによって
生じるＮ一層の抵抗増大による劣化現象を防止すること
ができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示すＬＤＤＭＩＳＦ［！↑
の断面図である。
の断面図である。
この図において、Ｐ型シリコン基板１１上にゲート絶縁
膜１３を介しゲート電極１４が設けられ、このゲート電
橋１４の側壁にはゲート電極多結晶シリコンの熱酸化に
よって形成された酸化膜１５’があり、ゲート電極１４
上のチタン（Ｔｉ） シリサイド層１８と拡散層上のチ
タンシリサイドＦｉ１９とを電気的に絶縁している。ソ
ース・ドレインのＮ型拡散層は次の２つの部分から構成
されている。即ち、チャネルに最も近い部分には低ドー
ズのリンによって形成されたＮ−Ｎ２Ｏが設けられ、こ
のＮ−１１２０に隣接する部分にはゲート電極１４及び
スペーサ２１をマスクにしてセルファラインイオン注入
によって形成されたＮ゛拡散層２２が設けられる。
膜１３を介しゲート電極１４が設けられ、このゲート電
橋１４の側壁にはゲート電極多結晶シリコンの熱酸化に
よって形成された酸化膜１５’があり、ゲート電極１４
上のチタン（Ｔｉ） シリサイド層１８と拡散層上のチ
タンシリサイドＦｉ１９とを電気的に絶縁している。ソ
ース・ドレインのＮ型拡散層は次の２つの部分から構成
されている。即ち、チャネルに最も近い部分には低ドー
ズのリンによって形成されたＮ−Ｎ２Ｏが設けられ、こ
のＮ−１１２０に隣接する部分にはゲート電極１４及び
スペーサ２１をマスクにしてセルファラインイオン注入
によって形成されたＮ゛拡散層２２が設けられる。
次に、このＬＤＤ Ｍ［５ＦＥＴの製造方法について第
４図を参照しながら説明する。
４図を参照しながら説明する。
まず、Ｐ型シリコン基板１１を用い、選択酸化法（ＬＯ
（：Ｏ３）等により、膜厚７００ｎｍ程度のフィールド
酸化１Ｉ１１２を形成する〔第４図（ａ）〕。
（：Ｏ３）等により、膜厚７００ｎｍ程度のフィールド
酸化１Ｉ１１２を形成する〔第４図（ａ）〕。
次に、９００℃乃至１０００℃の酸素雰囲気で露出して
いるシリコン基板１１上に膜厚２５ｎｎ程度のゲート絶
縁膜１３を形成し、更に、その上にゲート電極となる多
結晶シリコン１４をＣＶＤ法（化学的気相成長法）によ
り、３００乃至４００ｎ＋ｗ堆積させ、導電性をもたせ
るため、不純物としてリンを３ Ｘ ＩＱ”ｃｕ−”程
度ドープする。その後、ホトリソグラフィー技術を用い
レジストをパターニングし、このレジストをマスクにし
てＳＦ、ガスを用いたドライエツチング装置により、多
結晶シリコンの不要部分をエツチングし、更に、多結晶
シリコンをマスクにして、不要なゲート絶縁膜をフン酸
水溶液により取り除く 〔第４図（ｂ）〕。
いるシリコン基板１１上に膜厚２５ｎｎ程度のゲート絶
縁膜１３を形成し、更に、その上にゲート電極となる多
結晶シリコン１４をＣＶＤ法（化学的気相成長法）によ
り、３００乃至４００ｎ＋ｗ堆積させ、導電性をもたせ
るため、不純物としてリンを３ Ｘ ＩＱ”ｃｕ−”程
度ドープする。その後、ホトリソグラフィー技術を用い
レジストをパターニングし、このレジストをマスクにし
てＳＦ、ガスを用いたドライエツチング装置により、多
結晶シリコンの不要部分をエツチングし、更に、多結晶
シリコンをマスクにして、不要なゲート絶縁膜をフン酸
水溶液により取り除く 〔第４図（ｂ）〕。
続いて、８５０℃程度の比較的低温のウェット酸素雰囲
気で多結晶シリコン１４には厚い酸化膜１５を、露出し
ているシリコン基板１１上には薄い酸化膜１６を形成す
る。この多結晶シリコン１４上及びシリコン基板１１上
に形成される酸化膜の膜厚比は酸化温度、酸化雰囲気中
の水蒸気分圧、多結晶シリコン中の不純物濃度に大きく
依存する。この実施例では、酸化温度８５０℃、水蒸気
分圧０．３気圧、多結晶シリコン中のリン濃度３ Ｘ
Ｉ Ｑ ” ＠ ａｌ−ｓ程度において、シリコン基板
上に３０ｎｍ、多結晶シリコン上に１２０ｎｍ程度の酸
化膜を形成した〔第４図（Ｃ）〕。
気で多結晶シリコン１４には厚い酸化膜１５を、露出し
ているシリコン基板１１上には薄い酸化膜１６を形成す
る。この多結晶シリコン１４上及びシリコン基板１１上
に形成される酸化膜の膜厚比は酸化温度、酸化雰囲気中
の水蒸気分圧、多結晶シリコン中の不純物濃度に大きく
依存する。この実施例では、酸化温度８５０℃、水蒸気
分圧０．３気圧、多結晶シリコン中のリン濃度３ Ｘ
Ｉ Ｑ ” ＠ ａｌ−ｓ程度において、シリコン基板
上に３０ｎｍ、多結晶シリコン上に１２０ｎｍ程度の酸
化膜を形成した〔第４図（Ｃ）〕。
次に、Ｃ，Ｆ、及びＣＨＦ、ガスを用いたりアクティブ
イオンエツチング装置により異方性エツチングを行い多
結晶シリコンの側壁部分のみに酸化膜１５′を残す〔第
４図（ｄ）〕。
イオンエツチング装置により異方性エツチングを行い多
結晶シリコンの側壁部分のみに酸化膜１５′を残す〔第
４図（ｄ）〕。
続いて、チタン（Ｔｉ）膜１７をスパッタ法により全面
に約１１００ｎの膜厚で堆積させる〔第４図（ｅ） ）
。
に約１１００ｎの膜厚で堆積させる〔第４図（ｅ） ）
。
次に、このチタンをシリコンと反応させてチタンシリサ
イドを形成するため、アルゴン雰囲気中において、７５
０℃１００秒の加熱を行う、この時、加熱にはハロゲン
ランプを用いた。ところで、酸化膜上のチタンは反応せ
ずシリサイドとならないので、未反応のチタンを除去す
ると多結晶シリコン１４上にチタンシリサイド層１８及
びシリコン基板１１上にチタンシリサイド層１９が形成
される〔第４図（ｆ）〕。
イドを形成するため、アルゴン雰囲気中において、７５
０℃１００秒の加熱を行う、この時、加熱にはハロゲン
ランプを用いた。ところで、酸化膜上のチタンは反応せ
ずシリサイドとならないので、未反応のチタンを除去す
ると多結晶シリコン１４上にチタンシリサイド層１８及
びシリコン基板１１上にチタンシリサイド層１９が形成
される〔第４図（ｆ）〕。
次に、多結晶シリコンパターンをマスクにしてリンのイ
オン注入を行いＮ一層２０を形成する。
オン注入を行いＮ一層２０を形成する。
ここで、リンは５Ｘ１０”ＣＩＤ−”程度のドーズ量で
、打ち込みエネルギー２０ ＫｅＶで浅くイオン注入す
る〔第４図（ｇ）〕。
、打ち込みエネルギー２０ ＫｅＶで浅くイオン注入す
る〔第４図（ｇ）〕。
次に、全面にＣＶＤ法により酸化（ＳｉＯ□）膜を３０
０乃至５００ｎｍ堆積させ、リアクティブイオンエツチ
ングにより多結晶シリコン電極側壁に幅０．２乃至０．
３μｍのスペーサ２１を形成し、多結晶シリコン及びス
ペーサをマスクにしてヒ素５ ×ＩＱｌｓｃＩＩＩ−ｆ
ｆ程度のドーズ量でイオン注入し、Ｎ°拡散層２２を形
成する〔第４図（ｈ）〕。
０乃至５００ｎｍ堆積させ、リアクティブイオンエツチ
ングにより多結晶シリコン電極側壁に幅０．２乃至０．
３μｍのスペーサ２１を形成し、多結晶シリコン及びス
ペーサをマスクにしてヒ素５ ×ＩＱｌｓｃＩＩＩ−ｆ
ｆ程度のドーズ量でイオン注入し、Ｎ°拡散層２２を形
成する〔第４図（ｈ）〕。
以後、第１図に示されるように、層間絶縁膜２３を形成
し、コンタクトホールを開孔して、アルミによる金属配
線２４を施し、最後に保護膜２５を形成して半導体装置
の製造工程を終了する。
し、コンタクトホールを開孔して、アルミによる金属配
線２４を施し、最後に保護膜２５を形成して半導体装置
の製造工程を終了する。
第５図はＮ一層の表面不純物濃度と横方向の最大電界の
関係を示したもので、電界を最小にするにはＮ一層の不
純物濃度を４．５ ＸＩＯ”ａｍ−’程度にすればよい
が分かる。ここで、ゲート酸化膜の膜厚は２５ｎｍ、ゲ
ート長は１．２μｍ、ドレイン・ソース間電圧Ｖｏｓ＝
６Ｖ、ゲート・ソース間電圧■。。
関係を示したもので、電界を最小にするにはＮ一層の不
純物濃度を４．５ ＸＩＯ”ａｍ−’程度にすればよい
が分かる。ここで、ゲート酸化膜の膜厚は２５ｎｍ、ゲ
ート長は１．２μｍ、ドレイン・ソース間電圧Ｖｏｓ＝
６Ｖ、ゲート・ソース間電圧■。。
＝３Ｖである。
この点、従来技術では上記した理由により電界を最小に
する濃度よりもかなり高濃度側で使用しなければならず
電界緩和が十分ではなくホットキャリアによる劣化が大
きかった。
する濃度よりもかなり高濃度側で使用しなければならず
電界緩和が十分ではなくホットキャリアによる劣化が大
きかった。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、従来の
ＬＤＤ構造ではドレイン近傍の電界を最少にするように
Ｎ一層を設定すると、Ｎ一層の不純物濃度は１０”ｅｌ
ｌ−３程度となりソース・ドレインの寄生抵抗が大きく
なりコンダクタンスが低下したり、Ｎ一層上の酸化膜中
に負電荷がトラップされた時、Ｎ一層が空乏化して大幅
な劣化現象が起きていたが、これを防止することができ
る。つまり、ＬＤＤ構造の旧５ＦＥＴにおいて、低濃度
のリンによるＮ一層にシリサイドからなる導電層を設け
るようにしたので、Ｎ一層濃度を５×１０Ｉ＠ａ１１−
３以下にした場合でも、ホットキャリア注入効果が極め
て小さく、かつ、ソース・ドレインの寄生抵抗が小さく
、しかも高性能なＬＤＤＭＩＳ型ＦＥＴを提供すること
ができる。
ＬＤＤ構造ではドレイン近傍の電界を最少にするように
Ｎ一層を設定すると、Ｎ一層の不純物濃度は１０”ｅｌ
ｌ−３程度となりソース・ドレインの寄生抵抗が大きく
なりコンダクタンスが低下したり、Ｎ一層上の酸化膜中
に負電荷がトラップされた時、Ｎ一層が空乏化して大幅
な劣化現象が起きていたが、これを防止することができ
る。つまり、ＬＤＤ構造の旧５ＦＥＴにおいて、低濃度
のリンによるＮ一層にシリサイドからなる導電層を設け
るようにしたので、Ｎ一層濃度を５×１０Ｉ＠ａ１１−
３以下にした場合でも、ホットキャリア注入効果が極め
て小さく、かつ、ソース・ドレインの寄生抵抗が小さく
、しかも高性能なＬＤＤＭＩＳ型ＦＥＴを提供すること
ができる。
第１図は本発明の一実施例を示すＬＤＤＭＩＳＦＥＴの
断面図、第２図は従来のＬＤＤ門ｌ５ＦＥＴの製造工程
断面図、第３図は従来のＬＤＤＭＩＳＦＥＴの断面図、
第４図は本発明の一実施例を示すＬＤＤＭＩＳＦＥＴの
製造工程断面図、第５図はＮ一層の表面不純物濃度と横
方向の最大電界の関係を示す図である。
断面図、第２図は従来のＬＤＤ門ｌ５ＦＥＴの製造工程
断面図、第３図は従来のＬＤＤＭＩＳＦＥＴの断面図、
第４図は本発明の一実施例を示すＬＤＤＭＩＳＦＥＴの
製造工程断面図、第５図はＮ一層の表面不純物濃度と横
方向の最大電界の関係を示す図である。
Claims (2)
- （１）ソース・ドレイン領域のゲート近傍での不純物濃
度を低くした構造を有し、少なくとも前記低濃度不純物
ソース・ドレイン領域の一部の上部に高融点金属シリサ
イド層を設けたことを特徴とするＬＤＤＭＩＳ型電界効
果トランジスタ。 - （２）前記高融点金属シリサイド層はソース・ドレイン
領域の高濃度イオン注入時にマスクとなるスペースの下
部に延在することを特徴とする特許請求の範囲第１項記
載のＬＤＤＭＩＳ型電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155089A JPS6312168A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄｍｉｓ型電界効果トランジスタ |
| US07/067,413 US4873557A (en) | 1986-07-03 | 1987-06-19 | MIS FET and process of fabricating the same |
| US07/347,927 US5028554A (en) | 1986-07-03 | 1989-05-05 | Process of fabricating an MIS FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155089A JPS6312168A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312168A true JPS6312168A (ja) | 1988-01-19 |
Family
ID=15598406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155089A Pending JPS6312168A (ja) | 1986-07-03 | 1986-07-03 | Ｌｄｄｍｉｓ型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4873557A (ja) |
| JP (1) | JPS6312168A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01245560A (ja) * | 1988-03-28 | 1989-09-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0220705A (ja) * | 1988-07-09 | 1990-01-24 | Nippon Hodo Co Ltd | 舗装体の冷却装置 |
| JPH0220706A (ja) * | 1988-07-09 | 1990-01-24 | Nippon Hodo Co Ltd | 舗装体の冷却方法及び冷却装置 |
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| US5281841A (en) * | 1990-04-06 | 1994-01-25 | U.S. Philips Corporation | ESD protection element for CMOS integrated circuit |
| US5341028A (en) * | 1990-10-09 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5451532A (en) * | 1994-03-15 | 1995-09-19 | National Semiconductor Corp. | Process for making self-aligned polysilicon base contact in a bipolar junction transistor |
| US6506651B2 (en) | 1999-07-26 | 2003-01-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100423904B1 (ko) * | 2002-03-26 | 2004-03-22 | 삼성전자주식회사 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
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| US5053848A (en) * | 1988-12-16 | 1991-10-01 | Texas Instruments Incorporated | Apparatus for providing single event upset resistance for semiconductor devices |
| JPH02262371A (ja) * | 1989-04-03 | 1990-10-25 | Toshiba Corp | 半導体装置及びその製造方法 |
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| DE69224730T2 (de) | 1991-12-31 | 1998-07-30 | Sgs Thomson Microelectronics | Seitenwand-Abstandsstruktur für Feldeffekttransistor |
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| JP3514500B2 (ja) * | 1994-01-28 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
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| KR100476887B1 (ko) * | 2002-03-28 | 2005-03-17 | 삼성전자주식회사 | 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법 |
| KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
| KR101133212B1 (ko) * | 2005-01-05 | 2012-04-05 | 삼성전자주식회사 | 채널 영역 양측에 배치된 소오스/드레인 영역을 갖는반도체 소자 및 그 형성 방법 |
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| JPS6051272B2 (ja) * | 1982-05-31 | 1985-11-13 | 株式会社東芝 | 積層型ｃｍｏｓインバ−タ装置 |
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-
1986
- 1986-07-03 JP JP61155089A patent/JPS6312168A/ja active Pending
-
1987
- 1987-06-19 US US07/067,413 patent/US4873557A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4873557A (en) | 1989-10-10 |
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