JPH0348428A

JPH0348428A - 半導体装置

Info

Publication number: JPH0348428A
Application number: JP10620990A
Authority: JP
Inventors: Nobuyuki Takenaka; 竹中　信之
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-04-21
Filing date: 1990-04-20
Publication date: 1991-03-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はＬＤＤ−ＭＯＳＦＥＴ　（ＬｉｇｈｔｌｙＤｏ
ｐｅｄ　Ｄｒａｉｎ　ＭＯ　Ｓ型電界効果トランジスタ
）の新規な構造に関する。

従来の技術従来のｎチャンネル型ＬＤＤ−ＭＯＳＦＥＴは第３図に
その要部の断面図を示すように、ｐ型ンリコン基板２１
上に形成されたフィールド酸化膜２２と、同フィールド
酸化膜２２に囲まれた領域に形成されたゲート酸化膜２
３と、同ゲート酸化膜２３上に形成されたゲート電極２
４と、同ゲート電極２４に対して自己整合的に形戊され
たｎ拡散層２５と、前記ゲート電極２４の側壁部に形成
されたＣＶＤ酸化膜からなるサイドウォール２６と、同
サイドウォールに自己整合的に形成されたｎ＋拡散層２
７とで構成されている。

発明が解決しようとする課題しかしながら、従来のＬＤＤ−ＭＯＳＦＥＴでは、第３
図に示すようにｎ一拡散層２５の一部がゲート電極２４
の外部に存在するため特性が劣化しやすい欠点があった
。

すなわち、ＬＤＤ−ＭＯＳＦＥＴの等価回路は第４図に
示すように、通常のＭＯＳＦＥＴのソ−スおよびドレイ
ンに直列にｎ一拡散層の抵抗が接続された構成になって
いる。

このＬＤＤ−ＭＯＳＦＥＴを動作させた場合、ドレイン
端の高電界で発生したホットエレクトロンが、ｎ一拡散
層上部の絶縁膜中にトラップされて、負の空間電荷層が
形成されるため、ｎ一拡散層の表面層が空乏化して、ｎ
一拡散層の抵抗が上昇し、トランジスタの電流駆動能力
が低下する問題があった。このように、ＬＤＤ−ＭＯＳ
ＦＥＴは通常のＭＯＳＦＥＴよりもホットエレクトロン
の影響を受けやすくなる欠点があった。

この欠点を解決するデバイス構造として、第５図に示し
た、導電膜をサイドウォールにしたＬＤＤ−ＭＯ　Ｓ　
Ｆ　Ｅ　ＴがＰｒｏｃ．　　１　９　８　７　　１　ｎ
ｔ．Ｓｙｍｐ，Ｖ　Ｌ　Ｓ　Ｉ　　Ｔｅｃｈｎｏｌｏｇ
ｙ，　　Ｓｙｓｔｅ＋ｏ　ａｎｄ　Ａｐｐｌｉｃａｔｉ
ｏｎ（Ｔａｉｐｅｉ）　，　　Ｐ．　２　６　０に報告
されている。このＭＯＳＦＥＴは、第５図の要部断面図
に示すように、Ｐ型シリコン基板３１上に形成されたフ
ィールド酸化膜３２と、同フィールド酸化膜３２に囲ま
れた領域に形成されたゲート酸化膜３３と、同ゲート酸
化膜３３上に形成されたゲート電極３４と、同ゲート電
極３４に対して自己整合的に形成されたｎ一拡散層３５
と、前記ゲート電極３４側壁部に形成されたドーブトポ
リシリコン膜からなるサイドウォール３６と、同サイド
ウォール３６に対して自己整合的に形成されたｎ＋拡散
層３７とで構成されている。

第５図に示したＬＤＤ−ＭＯＳＦＥＴでは、ポリシリコ
ン膜等の導電膜で形成されたサイドウォール３６が、ゲ
ート電極３４と接続されているので、ｎ一拡散層３５は
ゲート電極３４と同電位のサイドウォール３６で完全に
覆われている。したがって動作中に発生したホットエレ
クトロンが、ｎ一拡散層３５上部の絶縁膜３３゛中にト
ラップされて、負の空間電荷層が形成されても、サイド
ウォールに加えられた正の電圧（−ゲート電圧）によっ
て空間電荷を打ち消すことができるので、ｎ一拡散層３
５の抵抗上昇が抑制され、トランジスタの・電流駆動能
力の低下を防ぐことが可能となる。

第６図は、ＭＯＳＦＥＴのホットエレクトロン寿命（＝
電流駆動能力が１０％低下するまでの時間）と、ＭＯＳ
ＦＥＴの動作電圧の関係を示したものである。図中Ｃで
示した第３図のＬＤＤ−ＭＯＳＦＥＴでは、ゲート長Ｌ
＝０．８μｍの場合５■動作で１０年の寿命を保証する
ことはできない。一方、図中Ｂで示した第５図のＬＤＤ
−ＭＯＳＦＥＴの場合、上記の効果によ．ってホットエ
レクトロン耐性が大幅に改善されているので、５ｖ動作
の寿命は１０年以上になる。

しかし、第５図に示したＬＤＤ−ＭＯＳＦＥＴでは、ｎ
一拡散層３５とサイドウォール３６間の絶縁膜３３゜が
、ゲート酸化膜３３のゲート電極３４エッチング時のエ
ッチ残膜で形成されているので、エッチングダメージを
内在しており、信頼性の低い絶縁膜であるという欠点を
持っていた。

すなわち、ゲート電極３４のエッチング時に、ゲート電
極３４以外の領域のゲート酸化膜は、オーバーエッチ時
間中にプラズマにさらされ、その膜厚を減少させられる
と同時にプラズ、マダメ−ジを受けることになる。この
ようにダメージを受けた酸化膜は、ＭＯＳＦＥＴの動作
時に、サイドウォール３６とｎ一拡散層３５間に加えら
れる電圧によって時間と共に劣化が進行し、遂には絶縁
破壊に到る、いわゆるＴ　ＤＤ　Ｂ　（　Ｔ　ｉｍｅ　
ＤｅｐｅｎｄｅｎｔＤ　ｉｅｌｅｃｔｒｉｃ　Ｂ　ｒｅ
ａｋｄｏｗｎ　）特性が悪化するという欠点を有するこ
とになるのである。

課題を解決するための手段本発明は、上記の課題を解決するためになされたもので
あり、一導電形の半導体基板上にフィールド酸化膜で囲
まれた能動領域があり、同能動頭域に第１の絶縁膜が形
成されてあり、同第１の絶縁膜上および前記フィールド
酸化膜上に第１の導電膜が形成されてあり、さらに同第
１の導電膜の側壁には第２の絶縁膜を介して第２の導電
膜が形成されてあり、同第２の導電膜と前記半導体基板
間には第３の絶縁膜が形成されてあり、さらに前記第１
の導電膜と第２の導電膜は、前記のフィールド酸化膜上
に形成された部分において少なくとも一部分がお互いに
直接接続されている構造を有する。

作用本発明の半導体装置では、ＬＤＤ−ＭＯＳＦＥＴのサイ
ドウォールが導電膜で形成されており、さらに同導電膜
がゲート電極と電気的に接続されている。よって、ｎ一
拡散層の上部には絶縁膜を介してゲート電極に接続され
た導電膜が形成されているので、ｎ一拡散層上部の絶縁
膜中にホットエレクトロンがトラップされても、ゲート
に印加される電圧によって、負の空間電荷の影響を打ち
消すことができる。

さらに、サイドウォールとｎ一拡散層間の絶縁膜を、ゲ
ート電極のエッチング後に、残存するゲート酸化膜を除
去して新たに形成することができるので、この絶縁膜の
ＴＤＤＢ特性を大幅に改善することが可能となる。

実施例本発明の半導体装置をｎチャンネル型のＬＤＤＭＯＳＦ
ＥＴに応用した場合の一実施例を第１図に示す。第１図
（ａ）は本発明のＬＤＤ−ＭＯＳＦＥＴの平面図、同図
＋ｂ）および（ＣｌはＸ−Ｘ”問およびＹ−Ｙ’間の断
面図を示す。

本発明の−（，　Ｄ　Ｄ　−　Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ
は、第１図（ｂｌに示すように、Ｐ型シリコン基板１上
に形成されたフィールド酸化膜２と、同フィールド酸化
膜２で囲まれた領域に形成されたゲート酸化膜３と、同
ゲート酸化膜３とフィールド酸化膜２上に形成されたポ
リシリコンからなるゲート電極４と、シリコン基板ｌ中
に同ゲート電極４に自己整合的に形成されたｎ一拡散層
５と、ゲート電極４−上に形成されたポリシリコン酸化
膜６と、さらにゲート電極４の側壁にポリシリコン酸化
膜６を介して形成されたポリシリコンからなるサイドウ
ォール８と、サイドウォール８とシリコン基板１間に形
成された第２ゲート酸化膜７と、シリコン基板１中にサ
イドウォール８の自己整合的に形成されたｎ＋拡散層９
とから構成されている。また、ゲート電極４とサイドウ
ォール８は、第１図（ａｌおよび（Ｃｌに示すようにフ
ィールド酸化膜２上の接続部１０において直接接続され
ている。

本発明のＬＤＤ−ＭＯＳＦＥＴでは、第ｌ図ｆｂ）に示
すごとく、ｎ一拡散層５の上部に第２ゲート酸化膜７を
介してポリシリコンサイドウォール８が形或されており
、さらにこのサイドウオール８はフィールド酸化膜２上
の接続部１０でゲート電極４につながっている。したが
って、ゲート電極４の外部に形成されたｎ一拡散層５は
、従来のＬＤＤ−ＭＯＳＦＥＴと異なり、ゲート電極き
して作用するサイドウォール８に覆われている。

次に本発明のＬＤＤ−ＭＯＳＦＥＴの製造方法を第２図
で簡単に説明する。第２図の左側は第１図（ａ）のｘ　
　−ｘ“゜間の断面図、また右側はＹ−Ｙ　’間の断面
図である。

まず、第２図（ａｌに示すように、Ｐ型シリコン基板（
基板濃度約Ｉ　Ｘ　１　０　１５ａｍ−３、面方位１０
０）１の所望領域にＬ　Ｏ　Ｇ　Ｏ　Ｓ　（　Ｌｏｃａ
ｌ　ＯｘｉｄａｔｉｏｎＯｆ　３ｉ１ｉｃｏｎ）法にて
膜厚約５０００人のフィールド酸化膜２を形成する。続
いて、フィールド酸化膜２で囲まれたシリコン基板１中
に、フィールド酸化膜２をマスクにしてボロンイオンを
加速エネルギー約５　０　ｋ　ｅ　Ｖ，ドーズ量約１．
　４　Ｘ　１　０　１２ｃｍ−２の条件でイオン注入し
、約９００度の窒素雰囲気中で約３０分間アニールして
注入イオンを活性化させる。この時のボロンイオンの注
入条件は、ＭＯＳＦＥＴのしきい値を最適化するように
設定する必要がある。本実施例ではゲート長０．８μｍ
のＭＯＳＦＥＴのしきい値が、バックゲートバイアスが
−２ｖ時に、約０．５Ｖになるように設定した。次に、
フィールド酸化膜２で囲まれたシリコン基板１の表面を
、約９００度の酸素雰囲気中で約６０分間熱酸化して、
膜厚約２００人のゲート酸化膜３を形成する。本実施例
で製作したゲート長０．８μｍのＭＯＳＦＥＴでは、ゲ
ート酸化膜厚は比例縮小則（　Ｓ　ｃａｌｉｎｇ　Ｌ　
ａｔ）から、約１４０人から約２２０λ程度の範囲にあ
るのが望ましい。次に、ゲート酸化膜３上に、シラン（
ＳｉＨ＋）ガスを用いた減圧ＣＶＤ法にて、膜厚約４０
００人のポリシリコン膜ｆ堆積し、続いて約１０００度
のフォスフィン（ＰＨ３）ガスと酸素雰囲気中で約３０
分間熱処理を施して、ポリシリコン膜にリンを約ＩＱ”
ａｍ−３程度ドープする。この時、ポリシリコン膜のシ
ート抵抗値は約３０Ω／口になる。次に、ポリシリコン
膜上の所望領域にフォトリソグラフィー法によってフォ
トレジストをノ｛ターンニング後、このレジストをマス
クにして、フロン系ガスを主成分とするエッチングガス
を用いて、ポリシリコン膜の不要部分を反応性イオンエ
ッチ（Ｒ　Ｉ　Ｅ）にてエッチングして、幅０．８μｍ
のゲート電極４を形成する。この時、エッチング条件は
ゲート電極４がほぼ垂直に加工できるように設定する必
要がある。また、ゲート電極４直下以外のゲート酸化膜
は、ポリシリコン膜のエッチング処理中のオーバーエッ
チング時に、プラズマにさらされて、ダメージを受ける
と同時に、膜も少しエッチングされることになる。本実
施例の場合、オーバーエッチ時間は、ジャストエッチ時
間の約３０％に設定してあり、また、エッチングのポリ
シリコンと酸化膜の選択比が約１５であるのでエッチン
グ後の、ゲート電極以外のゲート酸化膜は約８０人程度
膜厚が薄くなる。

次に、ゲート電極４とフィールド酸化膜２をマスクにし
て、シリコン基板１中に、上記の残存するゲート酸化膜
（残膜約１２０人）を通して、リンイオンを、加速エネ
ルギー約４　０　ｋ　ｅ　Ｖ，　　ドーズ量ｌ　×ｌ　
Ｑ　ｌ　３　ｃｒａ　−　２の条件でイオン注入して、
リン注入層５゜を形成する。この時、リンの加速エネル
ギーは約２０ｋｅＶから約６０ｋｅＶの範囲であるのが
望ましい。加速エネルギーがこれ以下では、イオン注入
のビーム電流が小さくなりすぎて実用的でない。また、
これ以上では、チャネリングによってリンイオンが、ゲ
ート電極を突き・抜ける恐れがある。リンイオン注入後
、バッファードフッ酸（ＨＦ　：　ＮＨ４Ｆ＝１　：　
２０）溶液にて、残存するゲート酸化膜を除去する。ゲ
ート電極の加工後に残存するゲート酸化膜は、エッチン
グダメージと上記のリンイオン注入による注入ダメージ
を受けているので完全に除去する必要がある。

また、リンイオン注入は、残存するゲート酸化膜を通し
てシリコン基板１中に注入したが、これはシリコン基板
１への注入ダメージを低減するために取った処置である
。

次に第２図（ｂｌに示すように、シリコン基板１に、窒
素雰囲気中、約９００℃で約３０分間の熱アニール処理
を施して、注入されたリンを活性化および拡散させて、
深さ約０．２μｍのｎ一拡散層５を形成する。次にシリ
コン基板１に、ウェット酸素雰囲気（Ｈ２：　Ｑ２＝１
　：　２）中、約９００℃で約２０分間の熱酸化処理を
施して、ゲート電極４表面および拡散層５を含むシリコ
ン基板１表面を酸化して、膜厚約６００人のポリシリコ
ン酸化膜６と膜厚約３００人の第２ゲート酸化膜７を同
時に形成する。この時、ゲート電極（ポリシリコン膜）
４とｎ一拡散層５の不純物濃度が、それぞれ約１０２０
０１−３と約１０１８ＣＩ１−３と大幅に異なっている
ので酸化速度に約２倍の差が生じ、同時に酸化しても前
述のように異なった膜厚が得られる。この後、フォトリ
ソグラフィー法によって、膜厚約１μｍのフォトレジス
ト１１をパターンニングして、第２図（ｂ）のように、
フィールド酸化膜２上のゲート電極４の端部に重なるよ
うに、寸法約１．２μｍの開孔１２を形成する。この時
、開孔１２はゲート電極４上とフィールド酸化膜２上の
両方にほぼ均等に重なるように形成するのが望ましい。

フォトレジスト１１を形成後、開孔１２部に露出するポ
リシリコン酸化膜６をパッファードフッ酸（ＮＨ４　Ｆ
　：　ＨＦ＝２０　：　１）で約２分間エッチングして
除去する。この時、開孔１２内のフィールド酸化膜２も
エッチングされるので、エッチング時間を必要以上に長
くしてはい＋４ない。このエッチングで開孔部のフィー
ルド酸化膜２も約６００λ程度エッチングされるが、こ
の程度の膜減りであれば、素子特性に悪影響を与えるこ
とはない。

なお、第２図（ｂ）ではフィールド酸化膜２の膜減りは
図示していない。

次に、フォトレジスト１１を酸素プラズマ中でアッシン
グして除去した後、第２図＋Ｃｌに示すように、ポリシ
リコン酸化膜６，第２ゲート酸化膜７．フィールド酸化
膜２および開孔１２上に、シラン（ＳｉＨ４）ガスを用
いた減圧ＣＶＤ法にて農厚約２５００人のポリシリコン
膜８゜を形成する。減圧ＣＶＤ法で成長したポリシリコ
ン膜はステップカバレージが良好なので、ポリシリコン
膜８゛はゲート電極４の側壁部にも約２５００人の厚さ
で成長する。また、開孔１２部ではポリシリコン膜から
なるゲート電極と、新たに成長させたポリシリコン膜８
゜が直接接触している。ポリシリコン膜８゜は、後工程
でヒ素のイオン注入によってドーピングされるので、こ
の時ドーブしておく必要はない。

次に、ポリシリコン膜８゜に、４塩化炭素（ＣＣｌ４）
を主成分とするエッチングガスを用いた反応性イオンエ
ッチング（Ｒ　Ｉ　Ｅ）にて異方性エッチングを施す。

この時、ポリシリコン膜８゜は異方性にエッチされるの
で、急峻な段差部と平坦部では、段差部の方がポリシリ
コン膜８゛の除去に時間がかかることになる。本実施例
では、異方性エッチングのこの性質を利用して、平坦部
上のポリシリコン膜がエッチングされた状態でエッチン
グを停止することにより、第２図（ｄｌに示すように、
ゲート電極４の側壁部にポリシリコン膜８゜からなるサ
イドウォール８を形成できる。この時、フィールド酸化
膜２端部の段差にポリシリコン膜が残らないように、エ
ッチング時間を設定する必要があるが、この段差は形状
がなだらかなので、本実施例では平坦部のエッチング時
間の約２０〜３０％増したエッチング時間を設定した。

サイドウォール８は、第２図１ｄｌに示すように、ゲー
ト電極４の側壁に、ポリシリコン酸化膜６を介して形成
されているが、第２図（ｂｌで開孔１２があった部分で
は、ゲート電極４とサイドウォールが直接接触している
。この後、シリコン基板ｌ中に、第．２ゲート酸化膜７
を通して、ヒ素イオンを加速エネルギー約１００ｋｅＶ
，　　ドーズ量約５　Ｘ　１　０　Ｉ５ｃ＋ｎ−２の条
件で注入して、ヒ素注入層９を形成する。この注入条件
下における、ヒ素イオンの飛路は、酸化膜中で約４７０
人、ポリシリコン膜中で約５８０人なので、第２ゲート
酸化膜７が露出している面以外の、フィールド酸化膜２
部，ゲート電極４部、およびサイドウォール８部の直下
のシリコン基板１中にはヒ素は注入されない。この時、
サイドウォール８にもヒ素イオンが注入されるが、図中
では見やすくするために省略してある。

次に、シリコン基板１に、約９００℃の窒素雰囲気中で
約６０分間熱処理を施して、注入されたヒ素を活性化お
よび拡散させて、第１図ｆｂ），　（Ｃｌに示すような
拡散深さ約０．１５μｍのｎ＋拡散層９を形成する。こ
の熱処理後のｎ＋拡散層のシート抵抗は約６０Ω／口に
なる。また、シリコン基板と同時にヒ素イオンが注入さ
れたサイドウォール８のシート抵抗は約数１００Ω／口
程度になる。

最後に、図示していないが層間絶縁膜を介して、ゲート
電極４，ｎ゜拡散層９に引き出し電極を形或することに
よって、本発明のＬＤＤ−ＭＯＳＦＥＴが完或する。

本実施例で示したＬ　Ｄ　Ｄ　−　Ｍ　Ｏ　Ｓ　Ｆ　Ｅ
　Ｔでは、ｎ−拡散層５は、膜厚約３００人の第２ゲー
ト酸化膜７を介して、ポリシリコン膜からなるサイドウ
ォール８で覆われている。さらに、サイドゥオール８は
フィールド酸化膜２上でゲート電極４と直接接触してい
る。このため、本発明のＬＤＤ−ＭＯＳＦＥＴでは、動
作中にＦレイン近傍の高電界によってホットエレクトロ
ンが発生し、ｎ一拡散層５上の第２ゲート酸化膜７中に
注入され、トラップされても、サイドウォール８にゲー
ト電極４と同じ正の電位が与えられるので、ホットエレ
クトロンのトラップによって発生する負の空間電荷は、
サイドウォールの正電位で打ち消されることになる。こ
のため、第３図に示した従来のＬＤＤ一ＭＯ　Ｓ　Ｆ　
Ｅ　Ｔで問題になった、ホットエレクトロンのトラップ
に起因する負の空間電荷でｎ−拡散層表面が空乏化し、
それによってｎ一拡散層の抵抗が上昇し、トランジスタ
の駆動能力が低下するという問題は、本発明のＬＤＤ−
ＭＯＳＦＥＴでは大幅に改善されることになる。その結
果、第６図に示すように、本発明のＬＤＤ−ＭＯＳＦＥ
Ｔでは、ホットエレクトロン寿命を１桁以上改善するこ
とができる。

また、第５図に示した、従来型のＬＤＤ−ＭＯＳＦＥＴ
では、ｎ−拡散層３５とサイドゥオール３６間の酸化膜
３３゛はゲート酸化膜３３のエッチング残膜であるので
、膜厚が薄く、かつドライエッチ，イオン注入によって
膜質も劣化している。このようなＭＯＳＦＥＴに、外部
から過電圧が加わった場合、ｎ一拡散層３５（ソース又
はドレイン）とサイドウオール３６間で絶縁破壊を起こ
しやすい問題があったが、本実施例のＬＤＤ−ＭＯ　Ｓ
　Ｆ　Ｅ　Ｔでは、ｎ一拡散層５上には膜厚約３００人
とゲート酸化膜３よりも厚い第２ゲート酸化膜７が形成
されている。この酸化膜は、ゲート酸化膜３のエッチン
グ残膜を除去した後で成長させたものであり、膜質も良
好なので、絶縁耐圧も高い。したがって、本発明のＬＤ
Ｄ−ＭＯＳＦＥＴに外部から過電圧が加わっても、ゲー
トードレイン（又はソース）間で絶縁破壊を起こすこと
はない。

発明の効果以上の説明で明らかなように、本発明のＬＤＤ−ＭＯＳ
ＦＥＴでは、ゲート電極の外側に拡がるｎ一拡散層は、
第２ゲート酸化膜とゲート電極に接続されたポリシリコ
ンサイドウオールとで覆われているので、ホットキャリ
アがトラップされて形成される負の空間電荷層の影響を
ゲートに印加される正電圧で打ち消せるので、ｎ一拡散
層の抵抗上昇によるトランジスタの特性劣化を防ぐ効果
を有する。また、ゲートとソース（又はドレイン）のオ
ーバーラップ部分は膜質の劣化のない第２ゲート酸化膜
で絶縁されているので、外部からの過電圧に付して破壊
されにくくなる効果を有する。

【図面の簡単な説明】

第１図１ａ）は本発明のＬＤＤ−ＭＯＳＦＥＴの平面図
、第１図Ｔｂｌ．　（ＣｌはそれぞれＸ−Ｘ’，Ｙ−Ｙ
’間の断面図、第２図（ａｌ〜（ｄｌは本発明のＬ，Ｄ
Ｄ−ＭＯＳＦＥＴの製造方法を説明するための工程順断
面図、第３図は従来のＬＤＤ−ＭＯＳＦＥＴの要部の断
面図、第４図は従来のＬＤＤ−ＭＯＳＦＥＴの等価回路
を示す図、第５図は従来のＬＤＤ−ＭＯＳＦＥＴを説明
する素子の断面図、第６図はホットエレクトロンの寿命
を説明する図である。１・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・ゲート酸化膜、４・・・・・
・ポリシリコンゲート電極、５・・・・・・ｎ″拡散層
、６・・・・・・ポリシリコン酸化膜、７・・・・・・
第２ゲート酸化膜、８・・・・・・ポリシリコンサイド
ウォール、９・・・・・・ｎ＋拡散層、１０・・・・・
・接続部。

Claims

【特許請求の範囲】

一導電形の半導体基板上にフィールド酸化膜で囲まれた
能動領域があり、同能動領域に第１の絶縁膜が形成され
てあり、同第１の絶縁膜上および前記フィールド酸化膜
上に第１の導電膜が形成されてあり、さらに同第１の導
電膜の側壁には第２の絶縁膜を介して第２の導電膜が形
成されてあり、同第２の導電膜と前記半導体基板間には
第３の絶縁膜が形成されてあり、さらに前記第１の導電
膜と第２の導電膜は、前記のフィールド酸化膜上に形成
された部分において少なくとも一部分がお互いに直接接
続されていることを特徴とする半導体装置。