JPH02266533A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、シリコ
ン基板上に絶縁膜を介して形成され、かつ少なくともそ
の下部に多結晶シリコン膜を含む層から成る電極を具備
する半導体装置の製造方法に〔発明の概要〕 本発明は、シリコン基板上に絶縁膜を介して形成され、
かつ少なくともその下部に多結晶シリコン膜を含む層か
ら成る電極を具備する半導体装置の製造方法において、
上記絶縁膜上に上記電極を形成し、この後上記シリコン
基板及び上記電極に窒素を低エネルギーでイオン注入し
ながら低圧の酸素雰囲気中において低温で上記シリコン
基板及び上記電極を酸化することによって、電極の端部
の近傍の電界強度を小さくすることができるようにした
ものである。

〔従来の技術〕

ＭＯ３ＬＳＩにおいては、高集積化及び高密度化の進展
によりＭＯＳＦＥＴの素子寸法が一層微細化しつつあり
、それに伴ってゲート酸化膜の膜厚も次第に減少してき
ている。

〔発明が解決しようとする課題〕

しかし、上述のようにゲート酸化膜の膜厚が減少すると
、その絶縁破壊電圧が低下するばかりでなく、このゲー
ト酸化膜を通してトンネル効果によりゲート電極と半導
体基板との間に電流が流れやすくなってくる。この電流
の流れは、ゲート電極の端部の近傍の強い電界により一
層強められる。

また、特に短チャネル長のＭＯＳＦＥＴにおいては、ド
レイン領域の近傍における半導体基板の表面に沿う方向
の強い電界によりこのドレイン領域側のゲート電極の端
部への電荷注入が起きる結果、ある時間経過後にトラン
スコンダクタンスが低下したり、しきい値電圧がシフト
したりしてしまうという問題がある。

以上のことから、従来は、ゲート電極の端部の近傍の電
界強度が大きいことに起因して、ＭＯＳＦＥＴの信頼性
が低く、寿命も短いなどの問題があり、このためゲート
電極の端部の近傍の電界強度を小さ（することが望まれ
ていた。

本発明の目的は、ゲート電極、より一般的には電圧が印
加される電極の端部の近傍の電界強度を小さくすること
ができる半導体装置の製造方法を提供することにある。

〔課題を解決するための手段〕

例えばＭＯＳ　Ｆ　ＥＴにおいては、ゲート電極の端部
におけるゲート酸化膜の膜厚を大きくすれば、このゲー
ト電極の端部の近傍の電界強度はその分だけ小さくなり
、その結果、このゲート酸化膜を通してトンネル効果に
よりゲート電極と半導体基板との間を流れる電流は少な
くなる。

一方、障壁としてのゲート酸化膜を越えて電荷注入が起
きる場合に関しての筒車なモデルを用いると、ゲート電
極及びゲート酸化膜に注入される電荷量はこの障壁の厚
さに対して指数関数的に減少する。従って、ドレイン領
域側のゲート電極の端部の近傍におけるゲート酸化膜の
膜厚を大きくすれば、ＭＯＳ　Ｆ　ＥＴの寿命を大幅に
長くすることができる。

以上のことからもわかるように、ゲート電極の端部の近
傍の電界強度を小さ（するためには、このゲート電極の
端部の近傍におけるゲート酸化膜の膜厚を何らかの方法
で大きくすることが有効である。

本発明は、以上の検討に基づいて案出されたものである
。

すなわち、上記目的を達成するために、本発明は、シリ
コン基板（１）上に絶縁膜（３）を介して形成され、か
つ少なくともその下部に多結晶シリコン膜を含む層から
成る電極（４）を具備する半導体装置の製造方法におい
て、絶縁膜（３）上に電極（４）を形成し、この後シリ
コン基板（１）及び電極（４）に窒素を低エネルギーで
イオン注入しながら低圧の酸素雰囲気中において低温で
シリコン基板（１）及び電極（４）を酸化するようにし
ている。

ここで、酸素圧力は、例えば１×１０〜７〜１×１０−
’Ｔｏｒｒ程度とすることができる。この場合、−ＦＥ
ｉに酸素圧力が高いほど酸化速度は大きくなる。

窒素の注入エネルギーは比較的広い範囲で選ぶことがで
きるが、具体的には例えば数十ｋｅＶ程度とすることが
できる。また、単位時間当たりのドーズ量、すなわちド
ーズ速度も比較的広い範囲で選ぶことができるが、具体
的には例えば５×１０１ｆｆ／ｃｌ−ｓ程度とすること
ができる。

酸化温度は、室温を含む比較的広い範囲で選ぶことがで
きるが、具体的には例えば−２５〜４５０“Ｃ程度とす
ることができる。

〔作用〕

＾ｐｐ１．　Ｐｈｙｓ、　Ｌｅｔｔ、　５３．１８３８
　（１９８８）で報告されているように、シリコンに窒
素（Ｎ）を例えば４０ｋｅＶ程度の低エネルギーでイオ
ン注入しながら低圧の酸素雰囲気中においてこのシリコ
ンを酸化することにより、窒素のイオン注入による酸化
速度の増速効果などで、例えば室温程度の低温でもこの
シリコンの表面に化学量論組成の二酸化シリコン（Ｓｔ
ｏｔ）膜を成長させることができる。

この方法によりシリコン基板（１）及び電極（４）を酸
化すると、この電極（４）の端部の近傍においてはシリ
コン基板（１）の表面と平行な方向の酸化も起き、その
結果、この電極（４）の端部における絶縁膜（３）の膜
厚は他の部分に比べて大きくなる。また、この酸化によ
り、電極（４）の端部にシリコン基板（１）から離れる
方向の力が加わり、その結果、この電極（４）の端部は
シリコン基板（１）から離れる方向に曲げられる。

このようにして、イオン注入を利用した上述の酸化によ
り、電極（４）は全体としてシリコン基板（１）から離
れる方向に凹状に湾曲する。これによって、この電極（
４）の端部とシリコン基板（１）との間の距離が大きく
なるため、その分だけこの電極（４）の端部の近傍の電
界強度を小さくすることができる。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯ３ＬＳＩの製造に
適用した実施例である。

第１図Ａ〜第１図りは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を工程順に示す。

この実施例においては、第１図Ａに示すように、まず例
えばＰ型のＳｉ基板１の表面に例えばＳｉＯ□膜のよう
なフィールド絶縁膜２を選択的に形成して素子間分離を
行った後、このフィールド絶縁膜２で囲まれた活性領域
の表面に例えば熱酸化法により例えばＳｉｎ、膜のよう
なゲート酸化膜３を形成する。次に、例えばＣＶＤ法に
より全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に
例えばリン（Ｐ）のような不純物をドープして低抵抗化
した後、この多結晶Ｓｉ膜及びゲート絶縁膜３をエツチ
ングにより所定形状にパターンニングする。これによっ
て、ゲート絶縁膜３上にゲート電極４が形成される０次
に、このゲート電極４をマスクとしてＳｉ基板１中に例
えばＰのようなｎ型不純物を低濃度にイオン注入する。

次に、例えばＣＶＤ法により全面にＳｉＯ□膜を形成し
た後、例えば反応性イオンエツチング（ＲＩ　Ｅ）法に
よりこのＳｉＯ□膜を基板表面と垂直方向に異方性エツ
チングして、ゲート電極４の側壁に５ｆＯｚから成るサ
イドウオールスペーサ５を形成する。次に、このサイド
ウオールスペーサ５をマスクとしてＳｉ基板１中に例え
ばヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオン注
入する。この後、注入不純物の電気的活性化のための熱
処理を行う。これによって、例えばｎ゛型のソース領域
６及びドレイン領域７がゲート電極４に対して自己整合
的に形成される。これらのゲート電極４、ソース領域６
及びドレイン領域７によりｎチャネルＭＯ３ＦＥＴが構
成される。

この場合、これらのソース領域６及びドレイン領域７は
サイドウオールスペーサ５の下方の部分にｎ−型の低不
純物濃度部６ａ、７ａを有しており、従ってこのｎチャ
ネルＭＯ３ＦＥＴはこの低不純物濃度部７ａによりドレ
イン領域７の近傍の電界を緩和した、いわゆるＬ　Ｄ　
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
を有している。ここまでの工程は、ＬＤＤ構造のｎチャ
ネルＭＯＳ　Ｆ　ＥＴの標準的な製造方法と同様である
。

次に、サイドウオールスペーサ５をエツチング除去して
、第工図Ｂに示すように、Ｓｉ基板１及びゲート電極４
の表面が露出した状態とする。

そこで、次に、これらのＳｉ基板１及びゲート電極４を
酸化する。すなわち、具体的には、例えば高真空中に酸
素をその分圧が例えばｌＸｌ０−’〜Ｉ　Ｘ　１０−’
Ｔｏｒｒ程度となるように導入した低圧酸素雰囲気中に
おいてＮを例えば注入エネルギー４０　ｋ　ｅ　Ｖ、　
ドーズ速度５Ｘ１０Ｉｊ／ｃ４−　ｓ程度の条件で全面
にイオン注入しながら、例えば室温でＳｉ基板１及びゲ
ート電極４を酸化する。これによって、第１図Ｃに示す
ように、これらのＳｉ基板１及びゲート電極４の表面に
例えば膜厚が１００人程度の薄いＳｉＯ□膜８が形成さ
れる。この酸化により、第１図Ｃに示すように、ゲート
電極４の両端部の近傍におけるゲート酸化膜３の膜厚は
他の部分に比べて大きくなる。また、この結果、このゲ
ート電極４の両端部は図中上方に曲げられ、このゲート
電極４は全体として上方に凹状に湾曲する。このゲート
電極４の湾曲量、すなわちゲート電極４の両端部と中央
部とのＳｉ基板１の表面からの高さの差は、具体的には
例えばゲート電極４の厚さの１０〜２０％程度とされる
。

なお、上述のイオン注入を利用した酸化は、例えば従来
より用いられているイオン注入装置をこの酸化を行うこ
とができるように改造した装置を用いて行うことができ
る。

次に、上述のＳｔ○２膜８をエツチング除去して、第１
図りに示すような状態とする。この後、層間絶縁膜、コ
ンタクトホール、配線などの形成工程を経て、目的とす
るＭＯ３ＬＳＩが完成される。

以上のように、この実施例によれば、Ｓｉ基板１及びゲ
ート電極４を、低エネルギーでＮをイオン注入しながら
低圧の酸素雰囲気中において低温で酸化しているので、
ゲート電極４の両端部の近傍におけるゲート酸化膜３の
膜厚を他の部分に比べて大きくすることができるととも
に、ゲート電極４を上方に凹状となるように湾曲させる
ことができる。このようにゲート電極４を上方に凹状と
なるように湾曲させることができるので、このゲート電
極４の両端部とＳｉ基板１との間の距離を太きくするこ
とができ、従ってその分だけこのゲートを極４の両端部
の近傍の電界強度を小さくすることができる。これによ
って、このゲート酸化膜３を通してトンネル効果により
ゲート電極４とＳｉ基板１との間に流れる電流を十分に
少な（することができるとともに、このゲート電極４の
両端部の近傍におけるゲート酸化膜３の絶縁破壊を効果
的に防止することができる。また、ゲート電極４の両端
部の近傍におけるゲート酸化膜３の膜厚を他の部分に比
べて大きくすることができるため、ドレイン領域７側の
ゲート電極４の端部の近傍におけるゲート酸化膜３への
ホットキャリアの注入を効果的に防止することができ、
ＭＯ３ＬＳＩの信軌性の大幅な向上及び長寿命化を図る
ことができる。

また、上述の実施例によれば、ＭＯ３ＬＳＩの製造に必
要なフォトマスクの枚数は従来と変わらず、その製造に
要する時間も従来とほとんど変わらない。さらに、上述
の酸化は低温で行っているので、この酸化時にＳｉ基板
１中の不純物の再拡散が起きるのを防止することができ
、従って例えばこの酸化時にすでに形成されているソー
ス領域６及びドレイン領域７中の不純物が深さ方向に拡
散してこれらのソース領域６及びドレイン領域７の接合
深さが大きくなるなどの問題は生じない。

なお、ゲート電極４０両端部におけるゲート酸化膜３の
膜厚が上述のように大きくなった場合には、ｎチャネル
ＭＯＳ　Ｆ　ＥＴのトランスコンダクタンスの劣化が懸
念されるが、このトランスコンダクタンスの劣化は、ゲ
ート酸化膜３の膜厚をあらかじめ小さく選ぶことにより
防止することができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては、ゲート電極４が不純
物をドープした多結晶Ｓｉ膜から成る場合について説明
したが、本発明は、このゲート電極４が不純物をドープ
した多結晶Ｓｉ膜の上に高融点金属シリサイド膜を形成
したポリサイド膜から成る場合にも適用することが可能
である。

また、上述の実施例においては、本発明をＭＯ３ＬＳＩ
に適用した場合について説明したが、本発明は、例えば
バイポーラ−ＣＭＯ５ＬＳＩのようなＭＯ３ＬＳＩ以外
の半導体集積回路装置の製造に適用することも可能であ
る。さらに、本発明は、例えばダイナミックＲＡＭのブ
レーナ型メモリセルを構成するキャパシターに適用する
ことも可能である。この場合には、このキャパシターの
電極と半導体基板との間の酸化膜のうちのこの電極の端
部の部分の膜厚を他の部分に比べて大きくし、これによ
ってこの電極の端部と半導体基板との間の距離を大きく
することにより上述の実施例と同様な効果を得ることが
可能である。

〔発明の効果〕

本発明は、以上述べたように構成されているので、電極
の端部の近傍の電界強度を小さくすることができる。

【図面の簡単な説明】

第１図Ａ〜第１図りは本発明の一実施例によるＭＯ３Ｌ
ＳＩの製造方法を工程順に説明するための断面図である
。 図面における主要な符号の説明 １：Ｓｉ基板、　２：フィールド絶縁膜、ゲート酸化膜
、　４：ゲート電極、　６：ソース領域、　　７：ドレ
イン領域、　　８：ＳｉＯ□膜。 ３　：

Claims (1)

1. 【特許請求の範囲】 シリコン基板上に絶縁膜を介して形成され、かつ少なく
   ともその下部に多結晶シリコン膜を含む層から成る電極
   を具備する半導体装置の製造方法において、 上記絶縁膜上に上記電極を形成し、 この後上記シリコン基板及び上記電極に窒素を低エネル
   ギーでイオン注入しながら低圧の酸素雰囲気中において
   低温で上記シリコン基板及び上記電極を酸化するように
   したことを特徴とする半導体装置の製造方法。