JPH03250632A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH03250632A JPH03250632A JP2265895A JP26589590A JPH03250632A JP H03250632 A JPH03250632 A JP H03250632A JP 2265895 A JP2265895 A JP 2265895A JP 26589590 A JP26589590 A JP 26589590A JP H03250632 A JPH03250632 A JP H03250632A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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-
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩＳ型半導体装置とその製造方法に関し、
特に、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造を有し、かつ、逆Ｔ字型のゲート構造
（Ｉｎｖｅｒｓｅ−Ｔ Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ
）を備えたＭＩＳ型半導体装置に関する。
特に、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造を有し、かつ、逆Ｔ字型のゲート構造
（Ｉｎｖｅｒｓｅ−Ｔ Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ
）を備えたＭＩＳ型半導体装置に関する。
従来、ＭＯＳ）ランジスタの微細化が進むに従って、短
チヤネル効果によるパンチスルー現象とホットキャリア
注入現象が顕在化し、特にホットキャリア注入現象にお
いては、ドレイン端での電界集中により、ゲート電極端
における基板と絶縁膜の界面上に、又は絶縁膜中に、ホ
ントキャリアが集中的に捕獲され、この電荷の蓄積によ
る電界作用に基づいてＭＯＳトランジスタの動作特性が
変化するという問題点があった。
チヤネル効果によるパンチスルー現象とホットキャリア
注入現象が顕在化し、特にホットキャリア注入現象にお
いては、ドレイン端での電界集中により、ゲート電極端
における基板と絶縁膜の界面上に、又は絶縁膜中に、ホ
ントキャリアが集中的に捕獲され、この電荷の蓄積によ
る電界作用に基づいてＭＯＳトランジスタの動作特性が
変化するという問題点があった。
そこで、ドレイン端における電界集中を防止するために
、ＬＤＤ構造を形成する方法が提案された。このＬＤＤ
構造は、第４図に示すように、ゲート電極４の両側に位
置するシリコン基板１の表面側に形成されたソース領域
５及びドレイン領域６のゲート電極４寄りに、よりキャ
リア濃度の低い低濃度領域５ａ及び６ａを設けたもので
ある。
、ＬＤＤ構造を形成する方法が提案された。このＬＤＤ
構造は、第４図に示すように、ゲート電極４の両側に位
置するシリコン基板１の表面側に形成されたソース領域
５及びドレイン領域６のゲート電極４寄りに、よりキャ
リア濃度の低い低濃度領域５ａ及び６ａを設けたもので
ある。
このＬＤＤ構造を有するＭＯＳ）ランジスタの製造方法
は以下のようになっている。ｐ型のシリコン基板１上に
ＬＯＧＯ３酸化膜２を形成し、このＬＯＣＯ３酸化膜２
で囲まれた活性領域をゲート酸化膜３で被覆し、この上
にポリシリコンを堆積してゲート電極４を形成する。次
に、このゲート電極４をマスクとしてＰ（リン）をイオ
ン注入でシリコン基板１の表面側に導入することにより
、低濃度領域５ａ、６ａを形成する。その後、ゲート電
極４及びゲート絶縁膜３上に酸化膜を堆積してからこの
酸化膜をエツチングすることにより、ゲート電極４の側
面に所定の厚さの酸化膜からなるサイドウオール絶縁膜
７を残した状態とする。
は以下のようになっている。ｐ型のシリコン基板１上に
ＬＯＧＯ３酸化膜２を形成し、このＬＯＣＯ３酸化膜２
で囲まれた活性領域をゲート酸化膜３で被覆し、この上
にポリシリコンを堆積してゲート電極４を形成する。次
に、このゲート電極４をマスクとしてＰ（リン）をイオ
ン注入でシリコン基板１の表面側に導入することにより
、低濃度領域５ａ、６ａを形成する。その後、ゲート電
極４及びゲート絶縁膜３上に酸化膜を堆積してからこの
酸化膜をエツチングすることにより、ゲート電極４の側
面に所定の厚さの酸化膜からなるサイドウオール絶縁膜
７を残した状態とする。
このサイドウオール絶縁膜７を備えたゲート電極４をマ
スクとして再びセルファラインによりＡｓ（砒素）をイ
オン注入し、ソース領域５及びドレイン領域６を形成す
る。なお、図中において、８は酸化膜、９はソース電極
、１０はドレイン電極である。
スクとして再びセルファラインによりＡｓ（砒素）をイ
オン注入し、ソース領域５及びドレイン領域６を形成す
る。なお、図中において、８は酸化膜、９はソース電極
、１０はドレイン電極である。
このＬＤＤ構造では、ゲート電極４側には低濃度領域５
ａ、６ａが形成されているので、空乏層の拡がりを抑え
てソース領域５とドレイン領域６の間のバンチスルーを
防くことができるばかりでなく、ドレイン端の電界集中
を緩和し、ＭＯＳトランジスタのホットキャリア注入現
象による特性劣化を抑制することができる。
ａ、６ａが形成されているので、空乏層の拡がりを抑え
てソース領域５とドレイン領域６の間のバンチスルーを
防くことができるばかりでなく、ドレイン端の電界集中
を緩和し、ＭＯＳトランジスタのホットキャリア注入現
象による特性劣化を抑制することができる。
しかしながら、近年、半導体装置の高集積化の要請に基
づいて、ＭＯＳ）ランジスタの更なる微細化が要求され
て来ており、この結果、ＬＤＤ構造を備えたＭＯＳ）ラ
ンジスタにおいても、ドレイン端における電界が高まり
、低濃度領域５ａ。
づいて、ＭＯＳ）ランジスタの更なる微細化が要求され
て来ており、この結果、ＬＤＤ構造を備えたＭＯＳ）ラ
ンジスタにおいても、ドレイン端における電界が高まり
、低濃度領域５ａ。
６ａの上方に位置するサイドウオール絶縁膜７中への電
荷の注入現象が見られるようになった。したがって、通
常構造のＭＯＳ）ランジスタと同様に、注入電荷による
電界効果に基づいて低濃度領域５ａ、６ａに空乏層が形
成され易くなり、低濃度領域５ａ、６ａの抵抗が増大し
、ＭＯ３＋−ランジスタの電流駆動能力が低下するとい
う問題点が生ずるようになった。
荷の注入現象が見られるようになった。したがって、通
常構造のＭＯＳ）ランジスタと同様に、注入電荷による
電界効果に基づいて低濃度領域５ａ、６ａに空乏層が形
成され易くなり、低濃度領域５ａ、６ａの抵抗が増大し
、ＭＯ３＋−ランジスタの電流駆動能力が低下するとい
う問題点が生ずるようになった。
そこで、ゲート電極４を低濃度領域５ａ、６ａの上方ま
で伸ばして形成し、逆Ｔ字型のゲート構造とする方法が
提案された。このゲート構造によれば、低濃度領域５ａ
、６ａの表面にもゲート電位に基づく電界が印加される
ので、低濃度領域５ａ、５ａ内における平面方向の電界
強度が緩和され、ホットキャリアの注入を抑制すること
ができる。
で伸ばして形成し、逆Ｔ字型のゲート構造とする方法が
提案された。このゲート構造によれば、低濃度領域５ａ
、６ａの表面にもゲート電位に基づく電界が印加される
ので、低濃度領域５ａ、５ａ内における平面方向の電界
強度が緩和され、ホットキャリアの注入を抑制すること
ができる。
しかし、この方法では、逆Ｔ字型のゲート構造をエツチ
ングにより形成するので、逆Ｔ字型の薄肉部分の厚さの
制御が困難であり、この薄肉部分を通して形成する低濃
度領域５ａ、６ａのキャリア濃度や深さの設定等が困難
となることにより、ＭＯＳトランジスタに特性のばらつ
きが生ずるという問題点があった。
ングにより形成するので、逆Ｔ字型の薄肉部分の厚さの
制御が困難であり、この薄肉部分を通して形成する低濃
度領域５ａ、６ａのキャリア濃度や深さの設定等が困難
となることにより、ＭＯＳトランジスタに特性のばらつ
きが生ずるという問題点があった。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、高融点金属層をゲート電極４の一部として用
いることにより、パンチスルーやホットキャリアの注入
を抑制しつつ、動作特性をも低下させないＭＯＳトラン
ジスタを実現し、がつ、そのＭＯＳ）ランジスタの実用
的な製造方法を提供することにある。
の課題は、高融点金属層をゲート電極４の一部として用
いることにより、パンチスルーやホットキャリアの注入
を抑制しつつ、動作特性をも低下させないＭＯＳトラン
ジスタを実現し、がつ、そのＭＯＳ）ランジスタの実用
的な製造方法を提供することにある。
上記問題点を解決するために、半導体基板の表面上に形
成された絶縁膜と、絶縁膜上の所定領域内に導電性シリ
コン層からなるゲート電極と、ゲート電極の端部下外側
における半導体基板の表面側に形成されたソース領域及
びドレイン領域と、を有し、ソース領域及びドレイン領
域に接してゲート電極側に形成されソース領域及びドレ
イン領域よりも低キャリア濃度の低濃度領域を備えたＭ
ＩＳ型半導体装置において、本発明が講じた手段は、 ゲート電極の表面上、すなわち、矩形断面を有するゲー
トの場合には、上面及び側面上、及び低濃度領域の上方
における絶縁膜上に、高融点金属層を設け、この高融点
金属層のうち、ゲート電極に接する部分をシリサイド層
とするものである。
成された絶縁膜と、絶縁膜上の所定領域内に導電性シリ
コン層からなるゲート電極と、ゲート電極の端部下外側
における半導体基板の表面側に形成されたソース領域及
びドレイン領域と、を有し、ソース領域及びドレイン領
域に接してゲート電極側に形成されソース領域及びドレ
イン領域よりも低キャリア濃度の低濃度領域を備えたＭ
ＩＳ型半導体装置において、本発明が講じた手段は、 ゲート電極の表面上、すなわち、矩形断面を有するゲー
トの場合には、上面及び側面上、及び低濃度領域の上方
における絶縁膜上に、高融点金属層を設け、この高融点
金属層のうち、ゲート電極に接する部分をシリサイド層
とするものである。
この場合、高融点金属層のうち、絶縁膜上に形成されて
いる部分を窒化層とする場合もある。
いる部分を窒化層とする場合もある。
また、上記のＭＩＳ型半導体装置の製造方法としては、
半導体基板上に絶縁膜を形成し、絶縁膜の部分上に導電
性シリコン層からなるゲート電極を形成する工程と、次
に、ゲート電極をマスクとして半導体基板の表面側に低
濃度領域を形成する工程と、更に、ゲート電極の表面上
及び絶縁膜上に高融点金属層を形成する工程と、その後
に、高融点金属層のうちゲート電極に接する部分をシリ
サイド層とする熱処理工程と、しかる後にゲート電極の
表面上の部分及びゲート電極の側面上に所定の厚さを有
する側壁部分を残して高融点金属層を除去する工程と、
ゲート電極及び側壁部をマスクとして、半導体基板の表
面側にソース領域及びドレイン領域を形成する工程と、
を有するものである。
半導体基板上に絶縁膜を形成し、絶縁膜の部分上に導電
性シリコン層からなるゲート電極を形成する工程と、次
に、ゲート電極をマスクとして半導体基板の表面側に低
濃度領域を形成する工程と、更に、ゲート電極の表面上
及び絶縁膜上に高融点金属層を形成する工程と、その後
に、高融点金属層のうちゲート電極に接する部分をシリ
サイド層とする熱処理工程と、しかる後にゲート電極の
表面上の部分及びゲート電極の側面上に所定の厚さを有
する側壁部分を残して高融点金属層を除去する工程と、
ゲート電極及び側壁部をマスクとして、半導体基板の表
面側にソース領域及びドレイン領域を形成する工程と、
を有するものである。
また、この製造方法においては、高融点金属層を形成す
る工程前に絶縁膜上に電極接触用開口部を形成し、熱処
理工程にて電極接触用開口部上の高融点金属層をもシリ
サイド層となし、その後、高融点金属層を除去する工程
にてそのシリサイド層を選択的に残すものである。
る工程前に絶縁膜上に電極接触用開口部を形成し、熱処
理工程にて電極接触用開口部上の高融点金属層をもシリ
サイド層となし、その後、高融点金属層を除去する工程
にてそのシリサイド層を選択的に残すものである。
かかる手段によれば、ゲート電極には、その表面上に少
なくとも接触面上の部分がシリサイド層となった高融点
金属層が形成されており、この高融点金属層は、ゲート
電極に対して安定的に導電接触しているとともに、絶縁
膜上の高融点金属層と連続している。したがって、絶縁
股上の高融点金属層はゲート電位と同電位になるので、
この高融点金属層に絶縁膜を介して対向する低濃度領域
の表面側には、ゲート電位に基づく電界がチャネル頭載
と同様に印加されることとなる。これは、絶縁膜上の高
融点金属層が窒化層となっている場合でも、通常、窒化
層の導電率は金属層よりも多少低下するもののポリシリ
コンよりは高く、充分な導電性を有しているので上記と
同様に考えられる。この結果、ソース領域とドレイン領
域間に高電圧が印加された場合でも、低濃度領域のチャ
ネル方向の電位勾配が緩和されるので、低濃度領域の近
傍における電界の集中を抑制し、ホットキャリアの注入
による電荷蓄積を防止することができる。このようにし
て、電荷の蓄積による半導体装置の動作特性の変化を回
避することができる。
なくとも接触面上の部分がシリサイド層となった高融点
金属層が形成されており、この高融点金属層は、ゲート
電極に対して安定的に導電接触しているとともに、絶縁
膜上の高融点金属層と連続している。したがって、絶縁
股上の高融点金属層はゲート電位と同電位になるので、
この高融点金属層に絶縁膜を介して対向する低濃度領域
の表面側には、ゲート電位に基づく電界がチャネル頭載
と同様に印加されることとなる。これは、絶縁膜上の高
融点金属層が窒化層となっている場合でも、通常、窒化
層の導電率は金属層よりも多少低下するもののポリシリ
コンよりは高く、充分な導電性を有しているので上記と
同様に考えられる。この結果、ソース領域とドレイン領
域間に高電圧が印加された場合でも、低濃度領域のチャ
ネル方向の電位勾配が緩和されるので、低濃度領域の近
傍における電界の集中を抑制し、ホットキャリアの注入
による電荷蓄積を防止することができる。このようにし
て、電荷の蓄積による半導体装置の動作特性の変化を回
避することができる。
この効果に付随して、高融点金属のシリサイド又は窒化
物はポリシリコンよりも導電率が高いので、従来のポリ
シリコンからなる逆Ｔ字型のゲートよりも薄膜化できる
利点がある。
物はポリシリコンよりも導電率が高いので、従来のポリ
シリコンからなる逆Ｔ字型のゲートよりも薄膜化できる
利点がある。
また、高融点金属層は従来技術により厚さや寸法を高精
度に形成することができるので、ＭＩＳ構造の微細化に
も対応性が高い。
度に形成することができるので、ＭＩＳ構造の微細化に
も対応性が高い。
ゲート電極の表面上に形成された高融点金属層は、シリ
サイド化されることによりゲート電極に対して安定した
導電接触が得られているが、この状態では、通常のポリ
サイド配線構造よりも接触面積が大きく、したがって、
ゲート配線を低抵抗とすることができ、ＭＩＳ型半導体
装置の動作の高速化を図ることができる。
サイド化されることによりゲート電極に対して安定した
導電接触が得られているが、この状態では、通常のポリ
サイド配線構造よりも接触面積が大きく、したがって、
ゲート配線を低抵抗とすることができ、ＭＩＳ型半導体
装置の動作の高速化を図ることができる。
また、本発明のＭＩＳ型半導体装置の製造方法によれば
、ゲート電極及び絶縁膜上に高融点金属層を形成し、熱
処理をすることによってその高融点金属層のうち少なく
ともゲート電極と接する部分をシリサイド化するので、
ゲート電極と高融点金属層との間の接触抵抗が低下し、
また、その抵抗値が安定化する。更に、半導体基板の表
面側に低濃度層とソース領域及びドレイン領域とからな
るＬＤＤ構造を形成するに際し、ゲート電極の側面上に
側壁部を残して高融点金属層を除去することになるが、
この側壁部には高融点金属層が残されるので、低濃度領
域の上方に絶縁膜を介して高融点金属層が対向すること
になる。
、ゲート電極及び絶縁膜上に高融点金属層を形成し、熱
処理をすることによってその高融点金属層のうち少なく
ともゲート電極と接する部分をシリサイド化するので、
ゲート電極と高融点金属層との間の接触抵抗が低下し、
また、その抵抗値が安定化する。更に、半導体基板の表
面側に低濃度層とソース領域及びドレイン領域とからな
るＬＤＤ構造を形成するに際し、ゲート電極の側面上に
側壁部を残して高融点金属層を除去することになるが、
この側壁部には高融点金属層が残されるので、低濃度領
域の上方に絶縁膜を介して高融点金属層が対向すること
になる。
このようにして上記の本発明に係るＭＩＳ型半導体装置
が形成されるが、この製造方法では、低濃度領域を予め
形成した後に高融点金属層を形成するので、低濃度領域
を高融点金属層の膜厚に影響されずに精度よく形成する
ことができ、また、高融点金属層の膜形成時の形状をそ
のまま利用することから、逆Ｔ字型のゲート構造を精度
良く形成することができる。
が形成されるが、この製造方法では、低濃度領域を予め
形成した後に高融点金属層を形成するので、低濃度領域
を高融点金属層の膜厚に影響されずに精度よく形成する
ことができ、また、高融点金属層の膜形成時の形状をそ
のまま利用することから、逆Ｔ字型のゲート構造を精度
良く形成することができる。
絶縁膜に予め電極接触用開口部を設け、この絶縁膜上に
高融点金属層を形成して熱処理する場合には、高融点金
属層のうちゲート電極に接する部分とともに電極接触用
開口部上に形成された部分もシリサイド層となる。この
後、ゲート電極の側面上に側壁部を残して高融点金属層
を除去する工程において、そのシリサイド層を残した状
態とすることによって、ソース電極及びドレイン電極の
接触部に形成するコンタクト層又はバリア層として用い
ることができる。つまり、重複処理によって逆Ｔ字型の
ゲート構造の形成と同時並行して従来のサリサイド技術
を活用することができるので、何ら新たな製造工程を導
入する必要がない。
高融点金属層を形成して熱処理する場合には、高融点金
属層のうちゲート電極に接する部分とともに電極接触用
開口部上に形成された部分もシリサイド層となる。この
後、ゲート電極の側面上に側壁部を残して高融点金属層
を除去する工程において、そのシリサイド層を残した状
態とすることによって、ソース電極及びドレイン電極の
接触部に形成するコンタクト層又はバリア層として用い
ることができる。つまり、重複処理によって逆Ｔ字型の
ゲート構造の形成と同時並行して従来のサリサイド技術
を活用することができるので、何ら新たな製造工程を導
入する必要がない。
次に、添付図面を参照して本発明によるＭＩＳ型半導体
装置の実施例を説明する。
装置の実施例を説明する。
（第１実施例）
第１図には、本発明のＭＩＳ型半導体装置の実施例とし
て、ＬＤＤ構造を備えたＭＯＳＦＥＴの断面構造を示す
。ｐ型のシリコン基板１の表面上に形成されたＬＯＧＯ
３酸化膜２に囲まれた領域に、ゲート絶縁膜３を介して
ポリシリコンからなるゲート電極４が形成されており、
このゲート電極４は、その上面及び側面をＴｉ（チタン
）のシリサイド層２０で被覆されている。また、ゲート
電極４の側面部には幅０．１〜０．３μｍのサイドウオ
ール絶縁膜７が形成されており、サイドウオール絶縁Ｗ
Ａ７とゲート絶縁膜３の間には、前記シリサイド層２０
に連続してＴｉの窒化層２１が形成されている。
て、ＬＤＤ構造を備えたＭＯＳＦＥＴの断面構造を示す
。ｐ型のシリコン基板１の表面上に形成されたＬＯＧＯ
３酸化膜２に囲まれた領域に、ゲート絶縁膜３を介して
ポリシリコンからなるゲート電極４が形成されており、
このゲート電極４は、その上面及び側面をＴｉ（チタン
）のシリサイド層２０で被覆されている。また、ゲート
電極４の側面部には幅０．１〜０．３μｍのサイドウオ
ール絶縁膜７が形成されており、サイドウオール絶縁Ｗ
Ａ７とゲート絶縁膜３の間には、前記シリサイド層２０
に連続してＴｉの窒化層２１が形成されている。
一方、シリコン基板ｌの表面側には、ゲート電極４の端
部下の外側にドーズ量” １０１３Ｃｍ”２程度のｎ−
型の低濃度領域５ａ、６ａが形成されており、サイドウ
オール絶縁膜７及び窒化層２１の端部下の外側には、ｎ
゛型のソース領域５及びドレイン領域６が、低濃度領域
５ａ、６ａと接する形で形成されている。なお、８は層
間絶縁膜、９はソース電極、１０はドレイン電極である
。
部下の外側にドーズ量” １０１３Ｃｍ”２程度のｎ−
型の低濃度領域５ａ、６ａが形成されており、サイドウ
オール絶縁膜７及び窒化層２１の端部下の外側には、ｎ
゛型のソース領域５及びドレイン領域６が、低濃度領域
５ａ、６ａと接する形で形成されている。なお、８は層
間絶縁膜、９はソース電極、１０はドレイン電極である
。
ゲート電極４はシリサイド層２０と接し、両者間には安
定した導電接触が得られており、また、シリサイド層２
０と窒化層２１とは連続して形成されているので、ゲー
ト電極４、シリサイド層２０及び窒化層２１の電位は全
てゲート電位と一致する。
定した導電接触が得られており、また、シリサイド層２
０と窒化層２１とは連続して形成されているので、ゲー
ト電極４、シリサイド層２０及び窒化層２１の電位は全
てゲート電位と一致する。
低濃度領域５ａ及び６ａは、ゲート電極４の端部下から
外側に形成されており、ゲート絶縁膜３を介して窒化層
２１に対向するように配置されている。このため、従来
のＬＤＤ構造のＭＯＳＦＥＴとは異なり、低濃度領域５
ａ及び６ａの表面側全体がゲート絶縁膜３を介して均一
なゲート電位の影響下にあり、ソース−ドレイン間の電
位勾配が緩和され、素子の微細化に伴うドレイン端の電
界集中を抑制する。したがって、ホットエレクトロン注
入現象によるトレイン端近傍の電荷の蓄積を防止するこ
とができるので、ＭＯＳＦＥＴの特性、例えば、相互コ
ンダクタンスの変化を来すことなく、動作特性の安定化
及び素子の長寿命化を図ることができる。
外側に形成されており、ゲート絶縁膜３を介して窒化層
２１に対向するように配置されている。このため、従来
のＬＤＤ構造のＭＯＳＦＥＴとは異なり、低濃度領域５
ａ及び６ａの表面側全体がゲート絶縁膜３を介して均一
なゲート電位の影響下にあり、ソース−ドレイン間の電
位勾配が緩和され、素子の微細化に伴うドレイン端の電
界集中を抑制する。したがって、ホットエレクトロン注
入現象によるトレイン端近傍の電荷の蓄積を防止するこ
とができるので、ＭＯＳＦＥＴの特性、例えば、相互コ
ンダクタンスの変化を来すことなく、動作特性の安定化
及び素子の長寿命化を図ることができる。
従来、ゲート電極４の上面に高融点金属シリサイドを形
成したポリサイド配線が用いられていたが、本実施例に
よるゲート構造は、そのポリサイド配線よりもゲート電
極４とシリサイド層２０との接触面積が大きく、ゲート
配線の抵抗値を更に低減することができる。
成したポリサイド配線が用いられていたが、本実施例に
よるゲート構造は、そのポリサイド配線よりもゲート電
極４とシリサイド層２０との接触面積が大きく、ゲート
配線の抵抗値を更に低減することができる。
上記のシリサイド層２０は、ゲート電極４との間に安定
した導電接触を得るために形成されたものであり、少な
くともゲート電極４との接触面付近がシリサイド化され
ていればよい。また、Ｔｉ層１１以外に他の高融点金属
、例えばＭｏ（モリブデン）等を用いることができる。
した導電接触を得るために形成されたものであり、少な
くともゲート電極４との接触面付近がシリサイド化され
ていればよい。また、Ｔｉ層１１以外に他の高融点金属
、例えばＭｏ（モリブデン）等を用いることができる。
（第２実施例）
次に、上記第１実施例に示したＭＯＳＦＥＴの製造方法
の実施例を説明する。
の実施例を説明する。
本実施例では、まず、第２図（ａ）に示すように、Ｐ型
のシリコン基板１の表面上に選択酸化法によりＬＯＣＯ
３酸化膜２を形成し、このＬＯＣＯ８酸化膜２に囲まれ
た領域に新たに厚さ１００〜５００λ程度のゲート酸化
膜３を形成する。次に、熱ＣＶＤ法により、ゲート絶縁
膜３上にポリシリコンを堆積し、ドライエツチングにて
加工することにより厚さ４０００〜５０００人のゲート
電極４を形成する。このゲート電極４をマスクとして、
イオン注入法により、Ｐ（リン）をシリコン基板ｌの表
面側に導入し、ｎ−型の低濃度領域５ａ、６ａを形成す
る。
のシリコン基板１の表面上に選択酸化法によりＬＯＣＯ
３酸化膜２を形成し、このＬＯＣＯ８酸化膜２に囲まれ
た領域に新たに厚さ１００〜５００λ程度のゲート酸化
膜３を形成する。次に、熱ＣＶＤ法により、ゲート絶縁
膜３上にポリシリコンを堆積し、ドライエツチングにて
加工することにより厚さ４０００〜５０００人のゲート
電極４を形成する。このゲート電極４をマスクとして、
イオン注入法により、Ｐ（リン）をシリコン基板ｌの表
面側に導入し、ｎ−型の低濃度領域５ａ、６ａを形成す
る。
この状態で、第２図（ｂ）に示すように、シリコン基板
１の表面側全面にＴｉ層１１を３００〜１０００人の厚
さとなるようにスパッタリングによって被着する。その
後、このシリコン基板１を加熱炉に入れ、窒素雰囲気で
２０〜６０分の間、６００〜８００°Ｃの温度で熱処理
を行う。この熱処理工程においては、第２図（ｃ）に示
すように、ゲート電極４の上面及び側面に接するＴｉ層
工１の部分はゲート電極４からのシリコンの拡散によっ
てシリサイド層２０となるが、ゲート酸化膜３上のＴｉ
層１１は、シリコンの拡散が殆どない代わりに熱処理雰
囲気中の窒素が取り込まれて、窒化層２１となる。この
後、酸化膜１２を熱ＣＶＤ法によって堆積し、これをＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）
法によってエツチング除去し、第２図（ｄ）に示すよう
に、ゲート電極４の側面側にサイドウオール絶縁膜１２
ａを形成する。このとき酸化膜１２と共に窒化層２１を
もエツチング除去する必要があるが、Ｆ（弗素）を含有
するエツチングガスを用いることにより、両者を単一工
程にて除去することができる。このサイドウオール絶縁
膜１２ａを備えたゲート電極４をマスクとしてセルファ
ラインにより、シリコン基板ｌの表面側にＡｓ（砒素）
をイオン注入し、ｎ＋型のソース領域５及びドレイン領
域６を形成する。
１の表面側全面にＴｉ層１１を３００〜１０００人の厚
さとなるようにスパッタリングによって被着する。その
後、このシリコン基板１を加熱炉に入れ、窒素雰囲気で
２０〜６０分の間、６００〜８００°Ｃの温度で熱処理
を行う。この熱処理工程においては、第２図（ｃ）に示
すように、ゲート電極４の上面及び側面に接するＴｉ層
工１の部分はゲート電極４からのシリコンの拡散によっ
てシリサイド層２０となるが、ゲート酸化膜３上のＴｉ
層１１は、シリコンの拡散が殆どない代わりに熱処理雰
囲気中の窒素が取り込まれて、窒化層２１となる。この
後、酸化膜１２を熱ＣＶＤ法によって堆積し、これをＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）
法によってエツチング除去し、第２図（ｄ）に示すよう
に、ゲート電極４の側面側にサイドウオール絶縁膜１２
ａを形成する。このとき酸化膜１２と共に窒化層２１を
もエツチング除去する必要があるが、Ｆ（弗素）を含有
するエツチングガスを用いることにより、両者を単一工
程にて除去することができる。このサイドウオール絶縁
膜１２ａを備えたゲート電極４をマスクとしてセルファ
ラインにより、シリコン基板ｌの表面側にＡｓ（砒素）
をイオン注入し、ｎ＋型のソース領域５及びドレイン領
域６を形成する。
このようにして、本実施例においては、逆Ｔ字型のゲー
ト構造を実現するために、均−性及び膜厚の制御性の高
いスパッタリング法又はＣＶＤ法によって、ゲート電極
４の表面上にＴｉ層１１を形成しており、これを熱処理
することにより、Ｔｉ層１１がシリサイド化されて、ゲ
ート電極４とＴｉ層１１との導電接触を安定化させ、接
触抵抗を低減させている。
ト構造を実現するために、均−性及び膜厚の制御性の高
いスパッタリング法又はＣＶＤ法によって、ゲート電極
４の表面上にＴｉ層１１を形成しており、これを熱処理
することにより、Ｔｉ層１１がシリサイド化されて、ゲ
ート電極４とＴｉ層１１との導電接触を安定化させ、接
触抵抗を低減させている。
従来のように逆Ｔ字型のポリシリコンゲートを形成した
後にその薄肉部分を通して不純物導入する場合と異なり
、本実施例では、逆Ｔ字型のゲート構造が低濃度領域５
ａ、６ａの形成後になされることから、低濃度領域５ａ
、６ａの不純物濃度や深さの制御が容易であり、素子間
における特性のばらつきを少なくさせることができる。
後にその薄肉部分を通して不純物導入する場合と異なり
、本実施例では、逆Ｔ字型のゲート構造が低濃度領域５
ａ、６ａの形成後になされることから、低濃度領域５ａ
、６ａの不純物濃度や深さの制御が容易であり、素子間
における特性のばらつきを少なくさせることができる。
ここで仮に、Ｔｔ層１１又は窒化層２１の形成後に低濃
度領域の形成を行った場合でも、スパッタリング法等に
よるＴｉ層１１の厚さは高精度に設定することができる
ので、充分に低濃度領域５ａ、６ａの不純物濃度と深さ
の精度を出すことができる。
度領域の形成を行った場合でも、スパッタリング法等に
よるＴｉ層１１の厚さは高精度に設定することができる
ので、充分に低濃度領域５ａ、６ａの不純物濃度と深さ
の精度を出すことができる。
また、従来の逆Ｔ字型のポリシリコンゲートでは、逆Ｔ
字型の構造を形成するためには、時間制御によるエツチ
ング量の制御や自然酸化層の形成等の精密な工程管理を
必要としていたが、これらは素子が微細化していくに従
って極めて困難になり、素子の特性のばらつきや歩留り
の低下をもたらす。これに対して、本実施例の方法では
、Ｔｉ層の形成によって逆Ｔ字型のゲート構造を極めて
簡単にかつ精度良く形成することができるだけでなく、
素子の微細化にもそれ程影響を受けることがなく、精密
に逆Ｔ字型構造を構築することができる。
字型の構造を形成するためには、時間制御によるエツチ
ング量の制御や自然酸化層の形成等の精密な工程管理を
必要としていたが、これらは素子が微細化していくに従
って極めて困難になり、素子の特性のばらつきや歩留り
の低下をもたらす。これに対して、本実施例の方法では
、Ｔｉ層の形成によって逆Ｔ字型のゲート構造を極めて
簡単にかつ精度良く形成することができるだけでなく、
素子の微細化にもそれ程影響を受けることがなく、精密
に逆Ｔ字型構造を構築することができる。
本実施例では、７４層１１を窒素雰囲気中で熱処理する
ことによりシリサイド層２０と窒化層２１を形成してい
るが、他の不活性ガスを用いることも可能である。また
、水素雰囲気で熱処理することも可能であり、この場合
には、７４層１１は窒化されることなくそのまま金属層
の状態に保たれることとなるが、ゲート電極４との導電
接触はシリサイド層２０によって確保されるので、上記
と同様の効果を奏する。しかも、窒化されていない７４
層１１は窒化層２１よりも低抵抗であり、導電性の点か
ら見て却って都合が良い。
ことによりシリサイド層２０と窒化層２１を形成してい
るが、他の不活性ガスを用いることも可能である。また
、水素雰囲気で熱処理することも可能であり、この場合
には、７４層１１は窒化されることなくそのまま金属層
の状態に保たれることとなるが、ゲート電極４との導電
接触はシリサイド層２０によって確保されるので、上記
と同様の効果を奏する。しかも、窒化されていない７４
層１１は窒化層２１よりも低抵抗であり、導電性の点か
ら見て却って都合が良い。
（第３実施例）
第３図には、本発明のＭＩＳ型半導体装置の製造方法の
別の実施例を示す。ここに、第２実施例と同一構造の部
分には同一符号を付し、その説明は省略する。この実施
例では、第３図（ａ）に示すように、低濃度領域５ａ、
６ａを形成した後、ゲート酸化膜３にコンタクト用開口
部３ａ、３ｂを形成し、この上に７４層１１を被着する
（第３図（ｂ））。次に、この７４層１１に第２実施例
と同様の熱処理を施すと、第３図（ｃ）に示すように、
コンタクト用開口部３ａ、３ｂの上に形成された７４層
１１も、シリコン基板１０表面上からのシリコンの拡散
によってシリサイド化し、シリサイド層２２ａ、２２ｂ
となる。この後、酸化層１２をドライエツチングにより
除去しサイドウオール絶縁膜１２ａを形成するが、未反
応の７４層１１を選択的にエツチング除去するが、又は
エツチングをストップすることによって、シリサイド層
２２ａ、２２ｂを残し、第３図（ｄ）に示すように、こ
の状態でイオン注入を行ってソース領域５及びドレイン
領域６を形成する。その後、第３図（ｅ）に示すように
、ソース電極９及びドレイン電極１０をそのシリサイド
層２２ａ、２２ｂ上に形成することによって、これらの
ソース電極９及びドレイン電極１０の接触抵抗の低減を
図ることができる。
別の実施例を示す。ここに、第２実施例と同一構造の部
分には同一符号を付し、その説明は省略する。この実施
例では、第３図（ａ）に示すように、低濃度領域５ａ、
６ａを形成した後、ゲート酸化膜３にコンタクト用開口
部３ａ、３ｂを形成し、この上に７４層１１を被着する
（第３図（ｂ））。次に、この７４層１１に第２実施例
と同様の熱処理を施すと、第３図（ｃ）に示すように、
コンタクト用開口部３ａ、３ｂの上に形成された７４層
１１も、シリコン基板１０表面上からのシリコンの拡散
によってシリサイド化し、シリサイド層２２ａ、２２ｂ
となる。この後、酸化層１２をドライエツチングにより
除去しサイドウオール絶縁膜１２ａを形成するが、未反
応の７４層１１を選択的にエツチング除去するが、又は
エツチングをストップすることによって、シリサイド層
２２ａ、２２ｂを残し、第３図（ｄ）に示すように、こ
の状態でイオン注入を行ってソース領域５及びドレイン
領域６を形成する。その後、第３図（ｅ）に示すように
、ソース電極９及びドレイン電極１０をそのシリサイド
層２２ａ、２２ｂ上に形成することによって、これらの
ソース電極９及びドレイン電極１０の接触抵抗の低減を
図ることができる。
このように、本実施例では、逆Ｔ字型のゲート構造を形
成するだめの高融点金属層の一部をソース電極５及びド
レイン電極６のためのコンタクト部として利用すること
により、サリサイド（Ｓｅｌｆ八ｌｉへｇｅｄ−５ｉｌ
ｉｃｉｄｅ ）技術による電極接触抵抗の低減と逆Ｔ字
型のゲート構造の形成とを同時並行して達成することが
できるので、工程数の削減を図ることができる。
成するだめの高融点金属層の一部をソース電極５及びド
レイン電極６のためのコンタクト部として利用すること
により、サリサイド（Ｓｅｌｆ八ｌｉへｇｅｄ−５ｉｌ
ｉｃｉｄｅ ）技術による電極接触抵抗の低減と逆Ｔ字
型のゲート構造の形成とを同時並行して達成することが
できるので、工程数の削減を図ることができる。
（発明の効果〕
以上説明したように、本発明は、ゲート電極の表面上及
びその側面部の絶縁膜上に形成した高融点金属層により
逆Ｔ字型のゲート構造を形成したことに特徴を有するの
で、以下の効果を奏する。
びその側面部の絶縁膜上に形成した高融点金属層により
逆Ｔ字型のゲート構造を形成したことに特徴を有するの
で、以下の効果を奏する。
■ ゲート電極と導電接触したシリサイド層に対し連続
形成された高融点金属層又はその窒化層により、逆Ｔ字
型のゲート構造が形成されることから、低濃度領域の表
面側全体にゲート電位に基づく均一な電界が印加される
ので、素子を微細化したことによるドレイン端の電界の
集中が緩和され、ホットキャリア注入現象を防止するこ
とができる。したがって、電荷の蓄積によるＭｒＳ特性
の変化を抑制し、素子の安定化及び長寿命化を図ること
ができる。
形成された高融点金属層又はその窒化層により、逆Ｔ字
型のゲート構造が形成されることから、低濃度領域の表
面側全体にゲート電位に基づく均一な電界が印加される
ので、素子を微細化したことによるドレイン端の電界の
集中が緩和され、ホットキャリア注入現象を防止するこ
とができる。したがって、電荷の蓄積によるＭｒＳ特性
の変化を抑制し、素子の安定化及び長寿命化を図ること
ができる。
■ ゲート電極と高融点金属層との接触面積が従来のポ
リサイド配線よりも大きいので、接触抵抗を低減してゲ
ート配線の低抵抗化を図ることができる。したがって、
ＭＩＳ型半導体装置の動作を従来よりも高速化すること
ができる。
リサイド配線よりも大きいので、接触抵抗を低減してゲ
ート配線の低抵抗化を図ることができる。したがって、
ＭＩＳ型半導体装置の動作を従来よりも高速化すること
ができる。
■ 制御性の良い高融点金属層の形成によって逆Ｔ字型
のゲート構造を形成するので、ゲート電極を精度良（し
かも微細に形成することが可能であり、しかも、低濃度
領域は逆Ｔ字型の薄肉部分を介することなく形成するこ
とができるので、ＭＩｓ型半導体装置の動作特性の最適
化が容易で、特性の均一性を図ることができる。
のゲート構造を形成するので、ゲート電極を精度良（し
かも微細に形成することが可能であり、しかも、低濃度
領域は逆Ｔ字型の薄肉部分を介することなく形成するこ
とができるので、ＭＩｓ型半導体装置の動作特性の最適
化が容易で、特性の均一性を図ることができる。
■ 高融点金属のシリサイド層をソース及びドレイン電
極のコンタクト部として用いることにより、同時並行し
て逆Ｔ字型のゲート構造の形成とサリサイド技術による
コンタクト部の形成とを行うことができるので、何ら新
たな工程を付加することなく、電極の低抵抗化を図るこ
とができる。
極のコンタクト部として用いることにより、同時並行し
て逆Ｔ字型のゲート構造の形成とサリサイド技術による
コンタクト部の形成とを行うことができるので、何ら新
たな工程を付加することなく、電極の低抵抗化を図るこ
とができる。
第１図は本発明によるＭＩＳ型半導体装置の実施例の構
造を示す断面図である。 第２図は本発明によるＭＩＳ型半導体装置の製造方法の
実施例を示す工程断面図である。 第３図は本発明によるＭＩＳ型半導体装置の製造方法の
別の実施例を示す工程断面図である。 第４図は従来のＬＤＤ構造を備えたＭＯＳＦＥＴの構造
を示す断面図である。 ［符号の説明］ １・・・シリコン基板 ２・・・ＬＯＣＯ３酸化膜 ３・・・ゲート絶縁膜 ３ａ、３ｂ・・・コンタクト用開口部 ４・・・ゲート電極 ５・・・ソース領域 ６・・・ドレイン領域 ５ａ、６ａ・・・低濃度領域 １１・・・Ｔｉ層 １２ａ・・・サイドウオール絶縁膜 ２０．２２ａ、２２ｂ・・・シリサイド層２１・・・窒
化層。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 １） 稔 第１図 ２０シリサイド屡 第４図 第２図 ６ドしイレ斧域 ５リースｇ！Ｊ城
造を示す断面図である。 第２図は本発明によるＭＩＳ型半導体装置の製造方法の
実施例を示す工程断面図である。 第３図は本発明によるＭＩＳ型半導体装置の製造方法の
別の実施例を示す工程断面図である。 第４図は従来のＬＤＤ構造を備えたＭＯＳＦＥＴの構造
を示す断面図である。 ［符号の説明］ １・・・シリコン基板 ２・・・ＬＯＣＯ３酸化膜 ３・・・ゲート絶縁膜 ３ａ、３ｂ・・・コンタクト用開口部 ４・・・ゲート電極 ５・・・ソース領域 ６・・・ドレイン領域 ５ａ、６ａ・・・低濃度領域 １１・・・Ｔｉ層 １２ａ・・・サイドウオール絶縁膜 ２０．２２ａ、２２ｂ・・・シリサイド層２１・・・窒
化層。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 １） 稔 第１図 ２０シリサイド屡 第４図 第２図 ６ドしイレ斧域 ５リースｇ！Ｊ城
Claims (4)
- （１）半導体基板の表面上に形成された絶縁膜と、該絶
縁膜上の所定領域内に導電性シリコン層からなるゲート
電極と、該ゲート電極の端部下外側における半導体基板
の表面側に形成されたソース領域及びドレイン領域と、
を有し、該ソース領域及び該ドレイン領域に接して前記
ゲート電極側に形成され前記ソース領域及び前記ドレイ
ン領域よりも低キャリア濃度の低濃度領域を備えたＭＩ
Ｓ型半導体装置において、 前記ゲート電極の表面上及び前記低濃度領域の上方にお
ける前記絶縁膜上に高融点金属層が形成されており、該
高融点金属層のうち前記ゲート電極に接する部分がシリ
サイド層となっていることを特徴とするＭＩＳ型半導体
装置。 - （２）請求項第１項に記載のＭＩＳ型半導体装置におい
て、前記高融点金属層のうち前記絶縁膜上に形成されて
いる部分が窒化層となっていることを特徴とするＭＩＳ
型半導体装置。 - （３）半導体基板上に絶縁膜を形成し、該絶縁膜の部分
上に導電性シリコン層からなるゲート電極を形成する工
程と、次に、該ゲート電極をマスクとして前記半導体基
板の表面側に低濃度領域を形成する工程と、更に、前記
ゲート電極の表面上及び前記絶縁膜上に高融点金属層を
形成する工程と、その後に、該高融点金属層のうち前記
ゲート電極に接する部分をシリサイド層とする熱処理工
程と、しかる後に、前記ゲート電極の表面上の部分及び
前記ゲート電極の側面上に所定の厚さを有する側壁部分
を残して、前記高融点金属層を除去する工程と、前記ゲ
ート電極及び前記側壁部分をマスクとして前記半導体基
板の表面側にソース領域及びドレイン領域を形成する工
程と、を有することを特徴とするＭＩＳ型半導体装置の
製造方法。 - （４）請求項第３項に記載のＭＩＳ型半導体装置の製造
方法において、前記高融点金属層を形成する工程前に前
記絶縁膜上に電極接触用開口部を形成し、前記熱処理工
程にて前記電極接触用開口部上の前記高融点金属層をも
シリサイド層となし、その後、前記高融点金属層を除去
する工程にて前記シリサイド層を選択的に残すことを特
徴とするＭＩＳ型半導体装置の製造方法。
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