KR100190380B1 - 액세스트랜지스터에대한드라이브트랜지스터의셀비율증대방법 - Google Patents
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Abstract
본 발명은 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 산화막 두께와 게이트전극 두께 차이로 두 트랜지스터 간에 전류값에 차이를 두어 셀 비율을 증가시키는 셀 비율(Ratio) 증대 방법에 관한 것으로, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 게이트 전극 상에 불소를 주입하는 단계; 및 상기 구조물을 열처리하여 상기 실리사이드막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1도 내지 제3도는 본 발명의 일실시예에 따른 액세스 트랜지스터 및 드라이브(Driver) 트랜지스터 제조 공정 단면도,
제4도는 본 발명의 다른 실시예에 따른 액세스 트랜지스터 및 드라이브(Driver) 트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
3, 4 : 게이트 전극 7 : 텅스텐 실리사이드막
8 : 게이트 산화막 10 : 스페이서
본 발명은 액세스(Access) 트랜지스터에 대한 드라이브(Driver) 트랜지스터의 셀 비율(셀 Ratio)을 증가시키는 방법에 관한 것으로, 특히 고집적 SRAM 제조 공정에 사용이 가능하며, 또한 셀 내에서 트랜지스터의 특성을 달리하는 다른 집적회로에도 사용할 수 있는 셀 비율(셀 Ratio) 증대 방법에 관한 것이다.
일반적으로, 드라이버 트랜지스터와 액세스 트랜지스터로 구성된 SRAM 셀에서의 셀 비율은 다음과 같이 나타난다.
드라이브 트랜지스터의 전류(Id)
액세스 트랜지스터의 전류(Ia)
또는, Id/Ia=(Wd/Ld)/(Wa/La)
여기서, Wd는 드라이버 트랜지스터의 폭
Ld는 드라이버 트랜지스터의 길이
Wa는 액세스 트랜지스터의 폭
La는 액세스 트랜지스터의 길이
이러한 셀 비율이 클수록 집적회로, 특히 SRAM 셀이 안정적으로 동작하기 때문에 트랜지스터의 폭과 길이를 변화시켜 왔다.
그러나, 반도체 소자의 집적도가 높아질수록 셀 크기(size)가 줄어들고, 숏 채널 효과(Short Channel Effect)와 내로우 위드스 효과(Narrow Width Effect)등을 고려하여야 하기 때문에 종래에는 트랜지스터의 폭과 길이를 변화시켜 셀 비율을 증가시켜 왔다.
따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 산화막 두께와 게이트전극 두께 차이로 두 트랜지스터간에 전류값에 차이를 두어 셀 비율을 증가시키는 셀 비율(Ratio) 증대 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 액세스 트랜지스터 제조 방법에 있어서, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 게이트 전극 상에 불소가 주입된 실리사이드막을 형성하는 단계; 및 상기 구조물을 열처리하여 상기 실리사이드막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 액세스 트랜지스터 제조 방법에 있어서, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 게이트 전극 상에 불소를 주입하는 단계; 및 상기 구조물을 열처리하여 상기 폴리실리콘막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 높은 셀 비율을 갖는 액세스 트랜지스터 및 드라이브 트랜지스터 제조방법에 있어서, 실리콘 기판 상에 게이트 산화막을 형성하고 폴리실리콘막을 사용하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 동일한 높이를 갖는 일정크기로 형성하는 단계; 전체구조 상부에 불소가 주입된 실리사이드막을 중착한 후 액세스 트랜지스터가 형성될 게이트 전극 상에만 텅스텐 실리사이드막을 잔류시켜 액세스 트랜지스터의 게이트 전극을 드라이버 트랜지스터의 게이트 전극보다 더 높게 형성하는 단계; 상기 구조물을 열처리하여 상기 실리사이드막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계; 및 전체구조 상부에 절연막을 증착한 후 상기 절연막을 비등방성 식각하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명은 높은 셀 비율을 갖는 액세스 트랜지스터 및 드라이브 트랜지스터 제조방법에 있어서, 실리콘 기판 상에 게이트 산화막을 형성하고 폴리실리콘막을 사용하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 동일한 높이를 갖는 일정크기로 형성하는 단계; 액세스 트랜지스터가 형성될 게이트 전극 상에만 불소를 주입하는 단계; 상기구조물을 열처리하여 상기 폴리실리콘막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계; 및 전체구조 상부에 절연막을 증착한 후 상기 절연막을 비등방성 식각하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
먼저, 제1도에 도시된 바와 같이 실리콘 기판(1) 상에 게이트 산화막(2)을 동일한 두께로 증착한 후 전도체인 폴리실리콘막으로 액세스 트랜지스터(5)의 게이트 전극(3) 및 드라이버 트랜지스터(6)의 게이트 전극(4)을 일정크기로 각각 형성한다.
이어서, 전체구조 상부에 텅스텐 실리사이드막을 증착한 후 제2도와 같이 액세스 트랜지스터(5)가 형성될 게이트 전극(3) 상에만 텅스텐 실리사이드막(7)을 잔류시킨다. 그리고 상기 구조물을 열처리(Annealing)한다. 이 열처리 과정에서 텅스텐 실리사이드막(7) 내에 존재하던 W, F원소가 게이트 전극(3) 하부의 상기 게이트 산화막(2) 내로 확산되는데, 이때의 F원소는 게이트 산화막(2) 내의 Si-O 결합을 쉽게 깨고 Si과 결합하면서 산소원자(O)를 유리시킨다. 이렇게 이탈된 산소가 게이트 전극(3)과 실리콘 기판(2)의 계면(interface)으로 가서 실리콘 및 폴리실리콘막을 산화시켜 상기 액세스 트랜지스터의 유효 게이트 산화막(8)의 두께(d)를 증가시켜 액세스 트랜지스터의 게이트 산화막 두께가 드라이버 트랜지스터의 게이트 산화막보다 두꺼워 진다.
이렇게 액세스 트랜지스터의 유효 게이트 산화막(8)의 두께를 증가시킨 후 제3도에 도시된 바와 같이 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도 이온 주입 영역(9)을 형성하고 절연막을 증착한 후 비등방성 식각을 통해 절연막 스페이서(10)를 게이트 전극 측벽에 형성한 후 고농도 이온을 주입하여 소오스/드레인 영역(11)을 형성한다.
이때, 액세스 트랜지스터의 게이트 전극의 높이가 드라이버 트랜지스터보다 높아 액세스 트랜지스터에 형성된 스페이서의 폭이 Da-Dd 만큼 길어진다. 따라서, 스페이서의 폭이 길어진 만큼 소오스/드레인 영역(11)을 형성하는 불순물이 채널 내로의 확산이 억제되어 액세스 트랜지스터의 전류가 드라이버 트랜지스터의 전류에 비해 줄어들게 된다.
본 발명의 다른 실시예를 제4도를 통하여 상세히 설명한다.
본 발명의 다른 실시예는 상기 일실시예에서 형성한 텅스텐 실리사이드막을 형성하지 않고 액세스 트랜지스터를 형성하는 게이트 전극에 F를 이온주입하여 게이트 산화막의 두께를 두껍게 형성함으로써 액세스 트랜지스터의 전류를 드라이버 트랜지스터의 전류보다 감소시키는 것으로, 그 이외의 공정은 동일하게 실시한다.
또한, 본 발명은 액세스 트랜지스터의 게이트 전극의 높이를 드라이버 트랜지스터의 게이트 전극보다 높게 형성하여 상기 일실시예에서 설명한 바와 같이 스페이서의 폭을 조절하여 액세스 트랜지스터의 전류를 드라이버 트랜지스터의 전류보다 감소시킬 수도 있다.
상기와 같이 이루어지는 본 발며은 게이트 산화막의 두께와 게이트전극 두께에 차이를 둠으로써 두 트랜지스터간에 전류값에 차이를 두어 셀 비율을 증가시켜 고집적 소자의 안정된 동작을 확보할 수 있는 효과가 있다.
Claims (4)
- 액세스(Access) 트랜지스터 제조 방법에 있어서,실리콘 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계;상기 게이트 전극 상에 불소가 주입된 실리사이드막을 형성하는 단계; 및상기 구조물을 열처리하여 상기 실리사이드막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 액세스 트랜지스터 제조 방법.
- 액세스 트랜지스터 제조 방법에 있어서,실리콘 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계;상기 게이트 전극 상에 불소를 주입하는 단계; 및상기 구조물을 열처리하여 상기 폴리사이드막에 주입된 불소를 상기 게이트 산하막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 액세스 트랜지스터 제조 방법.
- 높은 셀 비율(Ratio)을 갖는 액세스 트랜지스터 및 드라이브(Driver) 트랜지스터 제조방법에 있어서,실리콘 기판 상에 게이트 산화막을 형성하고 폴리실리콘막을 사용하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 동일한 높이를 갖는 일정크기로 형성하는 단계;전체구조 상부에 불소가 주입된 실리사이드막을 증착한 후 액세스 트랜지스터가 형성될 게이트 전극 상에만 텅스텐 실리사이드막을 잔류시켜 액세스 트랜지스터의 게이트전극을 드라이버 트랜지스터의 게이트 전극보다 더 높게 형성하는 단계;상기 구조물을 열처리하여 상기 실리사이드막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계; 및전체구조 상부에 절연막을 증착한 후 상기 절연막을 비등방성 식각하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액세스 트랜지스터 및 드라이브 트랜지스터 제조방법.
- 높은 셀 비율(Ratio)을 갖는 액세스 트랜지스터 및 드라이브 트랜지스터 제조방법에 있어서,실리콘 기판 상에 게이트 산화막을 형성하고 폴리실리콘막을 사용하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 동일한 높이를 갖는 일정크기로 형성하는 단계;액세스 트랜지스터가 형성될 게이트 전극 상에만 불소를 주입하는 단계;상기 구조물을 열처리하여 상기 폴리실리콘막에 주입된 불소를 상기 게이트 산화막으로 확산시켜 상기 게이트 산화막과 접하는 상기 게이트 전극 및 실리콘 기판을 산화시킴으로써 상기 게이트 산화막의 두께를 증대시키는 단계; 및전체구조 상부에 절연막을 증착한 후 상기 절연막을 비등방성 식각하여 액세스 트랜지스터 및 드라이브 트랜지스터의 게이트 전극 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액세스 트랜지스터 및 드라이브 트랜지스터 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
| KR100910477B1 (ko) * | 2007-08-20 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
-
1995
- 1995-12-01 KR KR1019950046088A patent/KR100190380B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
| KR100910477B1 (ko) * | 2007-08-20 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR970054171A (ko) | 1997-07-31 |
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