KR100910477B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것이다. 즉, 본 발명은 SiON 계열의 게이트 절연막을 적용하는 반도체 소자에서 특히 PMOS 소자의 신뢰성을 향상시키기 위한 것으로, 게이트 절연막의 형성 및 게이트 폴리 실리콘이 형성된 반도체 기판의 PMOS 영역에만 선택적으로 플루오린 이온 주입을 한 후, 드라이브인 어닐링을 통해 플루오린을 게이트 절연막과 결합시키는 공정을 진행함으로써, 게이트 절연막내 트랩 발생을 완화시켜 PMOS 소자의 신뢰성이 향상될 수 있도록 한다.
플루오린, PMOS, 게이트, 절연막, 고유전도

Description

반도체 소자 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
반도체 소자 제조 방법에 관한 것으로, 특히 65nm급 이하 PMOS 소자 제조 시 게이트 옥사이드막(gate oxide layer)상 질소(Nitrogen) 농도의 증가에 따른 PMOS 소자의 특성 저하를 방지시킬 수 있도록 게이트 절연막(dielectric)의 신뢰도(reliability)를 향상시킨 반도체 소자 제조 방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점점 더 소형화가 요구되고 있으며, 집적도 증가에 따라 칩내의 반도체 소자의 밀도 또한 증가하여 소오스/드레인(Source/Drain)간 유효 채널의 길이 점점 줄어들고 있다.
즉, 위와 같이 CMOS FET(field effect transistor) 소자의 게이트 길이(Gate length : Lg)가 90nm 이하로 짧아짐에 따라서 소자의 성능을 향상시키기 위하여 게이트 옥사이드막도 그 두께가 매우 얇아지고 있으며, 게이트 옥사이드막의 두께가 얇아짐에 따라서 게이트 누설 전류(Gate leakage current)가 급격하게 증가하는 문제점이 발생하고 있다.
위와 같은 문제점을 해결하기 위해 종래에는 90nm 이하의 CMOS FET 소자에서 는 게이트 옥사이드막에 질화(nitridation) 공정을 적용하고 있으며, 질화공정을 적용함에 따라서 E.O.T(Equivalent Oxide Thickness)를 효과적으로 낮출 수 있고, 보론 침투(Boron penetration)를 효과적으로 방지할 수 있다.
그러나, 반도체 소자의 크기가 65nm급 이하로 점점더 작아짐에 따라서 게이트 옥사이드막에 첨가되는 질소의 농도가 증가하게 되고, 게이트 옥사이드막상 질소 농도 증가에 따른 트랩(trap) 발생으로 인해 위와 같은 종래 질화 공정만으로는 특히 PMOS 소자의 동작 특성 저하를 해결할 수 없는 문제점이 있었다.
따라서 본 발명은 종래 65nm 급 이하 PMOS 소자 제조 시 게이트 옥사이드막상 질화(Nitrogen) 농도의 증가에 따라 PMOS 소자의 특성 저하가 발생하는 문제점을 해결하고자 안출된 것으로, 반도체 소자 제조시 PMOS 형성 영역의 게이트 절연막에 플루오린(F)을 첨가하여 게이트 절연막의 질소 농도의 증가에 의한 트랩 발생을 완화시킴으로써 PMOS 소자의 특성 저하를 방지시킬 수 있도록 하는 게이트 절연막의 신뢰도를 향상시킨 반도체 소자 제조 방법을 제공함에 있다.
상술한 본 발명은 반도체 소자 제조 방법으로서, (a)반도체 기판상 게이트 절연막과 게이트 폴리 실리콘막을 형성시키는 단계와, (b)상기 반도체 기판상 PMOS 소자가 형성될 영역의 폴리 실리콘막 상부로만 플루오린(fluorine) 주입시키는 단계와, (c)상기 반도체 기판에 대해 어닐링을 수행하여 플루오린을 상기 게이트 절 연막과 결합시키는 단계와, (d)상기 게이트 폴리 실리콘막에 게이트 프리-도핑 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 플루오린 주입단계(b)는, (b1)상기 게이트 폴리 실리콘막 상부에 포토레지스트막을 도포시키는 단계와, (b2)상기 포토레지스트막을 노광 및 현상공정을 통해 패터닝하여 상기 반도체 기판상 PMOS 소자 형성영역에 도포된 포토레지스트막을 제거시키는 단계와, (b3)상기 패터닝된 포토레지스트막을 마스크로 하여 상기 PMOS 소자 영역의 폴리 실리콘막으로만 플루오린을 주입시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 SiON 계열의 게이트 절연막을 적용하는 반도체 소자에서 특히 PMOS 소자의 신뢰성을 향상시키기 위한 것으로, 게이트 절연막의 형성 및 게이트 폴리 실리콘이 형성된 반도체 기판의 PMOS 영역에만 선택적으로 플루오린 이온주입을 한 후, 드라이브인 어닐링을 통해 플루오린을 게이트 절연막과 결합시키는 공정을 진행함으로써, 게이트 절연막내 트랩 발생을 완화시켜 PMOS 소자의 신뢰성이 향상될 수 있도록 하는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, SiON 계열의 게이트 절연막을 적용하는 반도체 소자에서 특히 PMOS 소자의 신뢰성을 향상시키기 위한 것으로, 게이트 절연막의 형성 및 게이트 폴리 증착된 반도체 기판 PMOS 영역에만 선택적으로 플루오린 이온 주입을 한 후, 드라이브인 어닐링을 통해 플루오린을 게이트 절연막과 결합시키는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 1은 본 발명의 실시 예에 따라 게이트 옥사이드막의 신뢰성을 높여 PMOS 소자의 특성 저하를 방지시키는 반도체 소자 제조 공정 흐름을 도시한 것이며, 도 2a 내지 도 2d는 상기 도 1의 반도체 소자 제조 공정에 따른 공정 단면도를 도시한 것이다.
이하, 위 도 1 및 도 2a 내지 도 2d를 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
먼저, 반도체 기판상 반도체 소자간 분리를 위한 STI(Shallow Trench Isolation) 소자 분리막(Field oxide)(102)을 형성시킨 후, NMOS, PMOS 등의 소자 형성에 필요한 p-well(104), n-well(106) 등을 형성시키는 공정을 진행한다(S100).
즉, 도 2a에서 보여지는 바와 같이, 반도체 기판(100)상 소자 분리 영역에 트랜치(trench)를 형성하고 절연물질을 증착하여 소자 분리막(102)을 형성시키고, 상기 소자 분리막(102)에 의해 분리되는 NMOS, PMOS 소자 형성 영역에 각각 p-well(104), n-well(106)을 이온주입(Implant) 공정을 통해 형성시키게 된다.
위와 같이, 반도체 기판상 소자 분리막(102)과 p-well(104), n-well(106)이 형성된 경우 반도체 기판 상부에 게이트 절연막 형성과(S102), 게이트 절연막 상부에 게이트 폴리 도포 공정을 진행한다(S104).
즉, 도 2b에서 보여지는 바와 같이, 소자 분리막(102)과 p-well(104), n-well(106) 각각 형성된 반도체 기판 상부면에 게이트 절연막(108)을 형성시킨 후, 상기 게이트 절연막(108) 상부면에 게이트 전극 형성을 위한 폴리 실리콘막(poly silicon layer)(110)을 형성시킨다. 이때 위 게이트 절연막(108)은 SiO2에 열 질화(Thermal nitridation) 또는 플라즈마 질화(Plasma nitridation) 등의 공정을 적용한 SiON 등과 같은 고유전도(high-k) 절연체가 될 수 있다.
이어, 반도체 기판(100)상 PMOS 소자가 형성될 지역의 폴리 실리콘막(110) 상부로만 플루오린(Fluorine)을 주입시키는 이온 주입 공정을 진행한다(S106).
즉, 도 2c에서 보여지는 바와 같이, 반도체 기판상 게이트 전극 형성을 위해 형성된 폴리 실리콘막(110) 상부에 포토레지스트막(Photo-resist layer)을 도포시켜 패터닝한 후, 상기 패터닝된 포토레지스트막(112)을 마스크(mask)로 하여 PMOS 소자가 형성될 영역의 폴리 실리콘막(110) 상부로 플루오린을 이온 주입시키게 되는 것이다. 이때, 플루오린은 1.0×e14∼5.0×e15의 도즈(dose)량에 20KeV∼60KeV의 이온주입 에너지(implant energy)로 주입된다.
위와 같이, PMOS 영역의 폴리 실리콘막(110)으로 플루오린이 이온 주입된 이후, 반도체 기판에 대해 플루오린을 드라이브-인(drive-in)시키기 위한 어닐링(anealing) 공정을 진행한다(S108). 이때 위 어닐링 공정은 RTP(Rapid Thermal Process)로 수행되는데, 900℃∼1200℃ 의 온도에서 10초에서 30초 정도로 진행을 하게 되며, 이 RTP공정을 통해 게이트 폴리 실리콘막(110)내 플루오린을 확산(diffusion)시켜 게이트 절연막(108)과 결합하도록 하는 것이다.
이어, NMOS와 PMOS의 게이트 프리-도핑(gate pre-doping) 공정을 진행한다(S110). 상기 게이트 프리-도핑이라 함은 폴리 실리콘막 상에 발생하는 캐리어(carrier) 디플리션(depletion) 현상을 보상하기 위하여, 소오스/드레인 이온주입 공정 전에 게이트 전극으로 형성된 폴리 실리콘상에 폴리 실리콘을 미리 이온주입시키는 공정을 말하는 것으로, E.O.T를 효과적으로 낮추기 위한 공정이다.
위와 같은 공정을 모두 수행하여 PMOS 소자 영역의 게이트 절연막(108)의 유전도를 높인 이후에는 폴리 실리콘막을 식각하여 게이트 전극(114)을 형성시키는 일반적인 CMOS FET 소자의 공정을 진행한다(S112).
즉, 도 2d에서 보여지는 바와 같이, 반도체 기판상 게이트 전극 형성을 위해 증착된 폴리 실리콘막(110) 상부에 포토레지스트막(Photo-resist layer)을 도포시켜 패터닝한 후, 상기 패터닝된 포토레지스트막을 식각 마스크로하여 폴리 실리콘막 및 게이트 절연막을 식각시킴으로써, NMOS 및 PMOS 소자의 게이트 전극(114)을 형성시키게 된다.
상기한 바와 같이, 본 발명은 SiON 계열의 게이트 절연막을 적용하는 반도체 소자에서 특히 PMOS 소자의 신뢰성을 향상시키기 위한 것으로, 게이트 절연막 및 게이트 폴리 실리콘이 형성된 반도체 기판 PMOS 영역에만 선택적으로 플루오린 이온주입을 한 후, 드라이브인 어닐링을 통해 플루오린을 게이트 절연막과 결합시키는 공정을 진행함으로써, 게이트 절연막내 트랩 발생을 완화시켜 PMOS 소자의 신뢰성이 향상될 수 있도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자 제조 공정 흐름도,
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 PMOS 소자의 신뢰성을 높이는 반도체 소자 제조 공정 단면도.
<도면의 주요 부호에 대한 간략한 설명>
100 : 반도체 기판 102 : 소자 분리막
104 : p-well 106 : n-well
108 : 게이트 절연막 110 : 폴리 실리콘막
112 : 포토레지스트막

Claims (6)

  1. 삭제
  2. 삭제
  3. 반도체 소자 제조 방법으로서,
    (a)반도체 기판상 게이트 절연막과 게이트 폴리 실리콘막을 형성시키는 단계와,
    (b)상기 반도체 기판상 PMOS 소자가 형성될 영역의 폴리 실리콘막 상부로 플루오린(fluorine) 주입시키는 단계와,
    (c)상기 반도체 기판에 대해 어닐링을 수행하여 플루오린을 상기 게이트 절연막과 결합시키는 단계와,
    (d)상기 게이트 폴리 실리콘막에 게이트 프리-도핑 공정을 수행하는 단계
    를 포함하되,
    상기 (b)단계는,
    (b1)상기 게이트 폴리 실리콘막 상부에 포토레지스트막을 도포시키는 단계와,
    (b2)상기 포토레지스트막을 패터닝한 후, 상기 패터닝된 포토레지스트막을 마스크로 하여 상기 PMOS 소자 영역의 폴리 실리콘막으로만 플루오린을 이온 주입시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 게이트 절연막은,
    실리콘 산화막(SiO2)에 열 질화 또는 플라즈마 질화 공정을 수행하여 얻어지는 SiON막 인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 플루오린의 이온 주입은,
    1.0×e14∼5.0×e15의 도즈량에 20∼60KeV의 이온주입 에너지로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 어닐링은,
    RTP 방식으로 900℃∼1200℃의 온도에서 10∼30초 동안 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
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