KR101812593B1 - 트랜지스터를 포함하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 기판 상에 게이트 절연막 패턴을 형성한다. 상기 게이트 절연막 패턴 상에 불순물이 도핑된 희생층을 형성한다. 상기 희생층에 도핑된 불순물이 상기 게이트 절연막 패턴 내로 확산되도록 어닐링 공정을 수행한다. 상기 희생층을 제거한다. 상기 게이트 절연막 패턴 상에 게이트 전극을 형성한다. 상기 반도체 장치는 우수한 전기적 특성을 갖는다.

Description

트랜지스터를 포함하는 반도체 장치의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는, 고유전율 게이트 절연막을 사용한 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 높아짐에 따라, 고유전율 게이트 절연막을 사용하여 트랜지스터를 형성하는 것이 요구된다. 한편, 고유전율 게이트 절연막을 사용하는 경우 반도체 장치의 문턱 전압(threshold voltage) 변화, 플랫 밴드 전압(flat band voltage) 상승 등이 발생함에 따라 반도체 장치의 전기적 특성이 저하되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 게이트 절연막 패턴을 형성한다. 상기 게이트 절연막 패턴 상에 불순물이 도핑된 희생층을 형성한다. 상기 희생층에 도핑된 불순물이 상기 게이트 절연막 패턴 내로 확산되도록 어닐링 공정을 수행한다. 상기 희생층을 제거한다. 상기 게이트 절연막 패턴 상에 게이트 전극을 형성한다
예시적인 실시예들에 있어서, 상기 불순물은 보론 또는 인일 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링 공정은 900℃ 내지 1100℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 희생층은 폴리실리콘층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물이 도핑된 희생층은 불순물들을 인시츄 도핑하며 폴리실리콘층을 형성함에 의해 형성될 수 있다. 이 때, 상기 불순물이 도핑된 희생층은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 불순물이 도핑된 희생층은, 상기 게이트 절연막 패턴 상에 불순물이 도핑되지 않은 폴리실리콘층을 형성한 후, 이온 주입 공정을 수행하여 상기 폴리실리콘층 상에 불순물을 주입함에 의해 형성될 수 있다. 이 때, 상기 이온 주입 공정은 1014 내지 1017 atoms/cm2의 도즈 범위를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 불순물이 도핑된 상기 희생층은, 상기 게이트 절연막 패턴 상에 버퍼막 패턴을 형성하고, 상기 버퍼막 패턴 상에 불순물이 도핑된 상기 희생층을 형성함에 의해 형성될 수 있다. 이 때, 상기 버퍼막 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 루테늄을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 트렌치를 형성한다. 상기 트렌치 내벽 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 불순물이 도핑된 희생층을 형성한다. 상기 희생층에 도핑된 불순물이 상기 게이트 절연막 내로 확산되도록 어닐링 공정을 수행한다. 상기 희생층을 제거한다. 상기 게이트 절연막 상에 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 상에 버퍼막이 더 형성될 수 있다. 이 때, 상기 게이트 전극은, 상기 버퍼막 상에 상기 트렌치 내부를 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막의 상면이 상기 기판의 상면보다 낮아질 때까지 상기 게이트 전극막의 상부에 에치백 공정을 수행함에 따라 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판에 이온 주입 공정을 수행하여 상기 트렌치에 인접한 상기 기판의 상부에 불순물 영역을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생층은 폴리실리콘층을 포함할 수 있다.
본 발명에 따르면, 불순물들이 도핑된 희생층을 형성한 후 어닐링함으로써 게이트 절연막 패턴으로 상기 불순물들을 확산시킨다. 게이트 절연막 패턴에서 발생할 수 있는 디펙트를 큐어링함에 따라, 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 13 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 18 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 24 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따라 구현 가능한 게이트 구조물의 평면 배치를 나타내는 레이아웃이다.
도 30 내지 도 34는 도 29에 도시된 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100) 상에 예비 게이트 구조물(140)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등과 같은 반도체 기판이나, 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(germanium-on-insulation: GOI) 기판 등을 포함할 수 있다. 한편, 기판(100)은 p형 또는 n형 불순물을 포함하는 웰(well) 영역을 더 포함할 수 있다.
예비 게이트 구조물(140)은 기판(100) 상에 게이트 절연막, 버퍼막 및 예비 게이트 전극막을 순차적으로 형성한 후, 이들을 패터닝함으로써 형성할 수 있다. 이에 따라, 예비 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 버퍼막 패턴(120) 및 예비 게이트 전극(130)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 예비 게이트 구조물(140)은 복수 개로 형성될 수 있고, 각각의 예비 게이트 구조물(140)은 소정의 간격으로 이격되며, 일 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막 패턴(110)은 실리콘 산화물 또는 유전율이 높은 금속 산화물을 사용하여 화학 기상 증착 공정, 원자층 증착 공정 등에 의해 형성할 수 있다. 예를 들면, 게이트 절연막 패턴(110)은 유전상수(dielectric constant)가 10 이상인 유전 물질을 사용하여 형성할 수 있다. 게이트 절연막 패턴(110)은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 알루미늄 산화물, 또는 이들의 조합으로 형성될 수 있다.
버퍼막 패턴(120)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 루테늄 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 버퍼막 패턴(120)은 약 1nm 내지 약 5nm의 두께로 형성될 수 있다. 버퍼막 패턴(120)의 두께가 너무 작은 경우, 후속의 예비 게이트 전극(130)의 제거 단계에서 게이트 절연막 패턴(110)의 보호막 역할을 수행하기 어려우며, 버퍼막 패턴(120)의 두께가 너무 큰 경우 버퍼막 패턴(120)을 통과하여 불순물이 게이트 절연막 패턴(110) 내부로 확산하기 용이하지 않다.
예비 게이트 전극(130)은 폴리실리콘, 비정질 실리콘 등을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 물리적 기상 증착 공정 등을 사용하여 형성할 수 있다.
한편, 도시되지는 않았으나, 기판(100)과 게이트 절연막 패턴(110) 사이에 계면막이 더 형성될 수도 있다. 상기 계면막은 실리콘 산화물과 같은 산화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 예를 들면, 상기 계면막은 기판(100)에 대해 열산화 공정을 수행하거나, 화학 기상 증착 공정을 수행하여 형성할 수 있다.
이후, 예비 게이트 구조물(140)을 이온 주입 마스크로 사용하여 기판(100)에 제1 불순물을 주입함으로써, 예비 게이트 구조물(140)에 인접한 기판(100) 상부에 제1 불순물 영역(102a)을 형성한다. 상기 제1 불순물은 인, 비소 등과 같은 n형 불순물 또는 보론 등과 같은 p형 불순물일 수 있다.
도 2를 참조하면, 예비 게이트 구조물(140) 측벽 상에 스페이서(150)를 형성한다.
예시적인 실시예들에 따르면, 기판(100) 상에 예비 게이트 구조물(140)을 덮는 스페이서막(도시되지 않음)을 형성한 후, 상기 스페이서막에 이방성 식각 공정을 수행하여 예비 게이트 구조물(140)의 측벽 상에 스페이서(150)를 잔류시킬 수 있다. 상기 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 형성될 수 있다.
이후, 예비 게이트 구조물(140) 및 스페이서(150)를 이온 주입 마스크로 사용하여 기판(100)에 제2 불순물을 주입함으로써 예비 게이트 구조물(140) 및 스페이서(150)에 인접한 기판(100) 상부에 제2 불순물 영역(102b)을 형성한다. 한편, 상기 제2 불순물을 주입한 후, 열처리 공정을 더 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 불순물은 인, 비소 등과 같은 n형 불순물 또는 보론 등과 같은 p형 불순물일 수 있다. 상기 제2 불순물은 상기 제1 불순물과 동일한 도전형을 가지도록 형성될 수 있고, 제2 불순물 영역(102b)은 제1 불순물 영역(102a)보다 높은 도핑 농도를 가질 수 있다. 이에 따라, 제1 불순물 영역(102a) 및 제2 불순물 영역(102b)은 엘디디(Lightly Doped Drain: LDD) 구조를 갖는 불순물 영역을 형성할 수 있다.
도 3을 참조하면, 기판(100) 상에 예비 게이트 구조물(140) 및 스페이서(150)를 덮는 절연막(도시되지 않음)을 형성한 후, 예비 게이트 구조물(140)의 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 기판(100) 상에 제1 층간 절연막(160)을 형성할 수 있다.
이후, 예비 게이트 전극(130)을 제거하고 버퍼막 패턴(120) 상부에 제1 트렌치(135)를 형성한다. 이 때, 제1 트렌치(135)는 스페이서들(150)의 측벽 및 버퍼막 패턴(120)에 의하여 한정되는 공간으로 정의한다. 예시적인 실시예들에 따르면, 버퍼막 패턴(120)을 식각 정지막으로 사용하여 습식 식각 공정을 수행함으로써 예비 게이트 전극(130)을 제거할 수 있다.
도 4를 참조하면, 제1 층간 절연막(160) 상에 제1 트렌치(135)를 채우는 불순물들이 도핑된 희생층(170)을 형성한다. 예시적인 실시예들에 따르면, 불순물들이 도핑된 희생층(170)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 예를 들어, 불순물이 도핑된 희생층(170)은 화학 기상 증착 공정, 원자층 증착 공정 등을 수행하여 폴리실리콘층을 형성하는 과정에서 불순물들을 인시츄(in-situ)로 도핑함에 따라 형성될 수 있다. 이와는 달리, 불순물들이 도핑된 희생층(170)은 스퍼터링 공정 등을 사용하여 폴리실리콘층을 형성하는 과정에서 불순물들을 인시츄 도핑함에 의해 형성될 수도 있다. 예시적인 실시예들에 따르면, 상기 불순물들은 보론 또는 인을 포함할 수 있다.
예시적인 실시예들에 따르면, 불순물들이 도핑된 희생층(170)은 충분한 두께를 가지도록 형성되어 제1 트렌치(135)를 채울 수 있다. 이 경우, 제1 층간 절연막(160)의 상면이 노출될 때까지 상기 불순물들이 도핑된 희생층(170)을 평탄화할 수 있다.
다른 실시예들에 따르면, 불순물들이 도핑된 희생층(170)은 제1 트렌치(135) 내벽 상에 컨포말(conformal)하게 형성되며, 제1 트렌치(135)를 완전히 매립하지 않을 수도 있다.
도 5를 참조하면, 기판(100)에 어닐링 공정을 수행하여 희생층(170) 내부의 불순물들을 게이트 절연막 패턴(110) 내부로 확산시킨다. 상기 어닐링 공정은 급속 열처리(rapid thermal annealing: RTA) 공정, 플래시 램프 어닐링(flash lamp annealing) 공정, 레이저 어닐링(laser annealing) 공정 등을 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 어닐링 공정은 약 700℃ 내지 1300℃의 온도에서 수행될 수 있다. 예를 들면, 상기 어닐링 공정은 약 900℃ 내지 1100℃의 온도에서 수행될 수 있다. 한편, 버퍼막 패턴(120)이 충분히 얇게 형성됨에 따라, 상기 어닐링 공정에서 희생층(170) 내부에 포함된 상기 불순물들이 버퍼막 패턴(120)을 통과하여 게이트 절연막 패턴(110) 내부까지 확산할 수 있다.
도 6을 참조하면, 불순물들이 도핑된 희생층(170)을 제거할 수 있다.
예시적인 실시예들에 따르면, 불순물들이 도핑된 희생층(170)은 습식 식각 공정 등을 사용하여 제거될 수 있다. 예를 들면, TMAH(tetramethyl ammonium hydroxide)를 포함하는 식각액을 사용하여 상기 습식 식각 공정을 수행할 수 있다. 한편, 버퍼막 패턴(120)은 상기 습식 식각 공정 동안에 게이트 절연막 패턴(110)이 손상되는 것을 방지할 수 있다. 이에 따라, 버퍼막 패턴(120) 및 스페이서들(150)의 측벽이 노출되며, 버퍼막 패턴(120) 및 스페이서들(150)의 측벽에 의해 정의되는 제2 트렌치(175)가 형성될 수 있다.
도 7을 참조하면, 버퍼막 패턴(120) 및 스페이서(150)의 측벽 상에 제2 트렌치(175)를 채우는 게이트 전극(180)을 형성한다.
예시적인 실시예들에 따르면, 게이트 전극(180)은 제1 층간 절연막(160) 상에 제2 트렌치(175)를 채우는 게이트 전극막(도시되지 않음)을 형성한 후, 제1 층간 절연막(160)의 상면이 노출될 때까지 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 게이트 전극(180)은 금속, 금속 질화물 등의 도전성 물질을 사용하여 형성될 수 있다. 예를 들면, 게이트 전극(180)은 구리, 티타늄, 탄탈륨, 루테늄, 텅스텐, 코발트, 니켈, 알루미늄, 하프늄, 지르코늄, 팔라듐, 백금, 티타늄 질화물, 탄탈륨 질화물 또는 이들의 조합을 사용하여 형성될 수 있다.
한편, 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 버퍼막 패턴(120) 및 게이트 전극(180)은 게이트 구조물(190)을 형성한다. 게이트 구조물(190)의 측벽 상에 스페이서(150)가 배치되고, 게이트 구조물(190) 및 스페이서(150)에 인접한 기판(100) 상부에 제1 및 제2 불순물 영역들(102a, 102b)이 형성된다. 게이트 구조물(190) 및 제1 및 제2 불순물 영역들(102a, 102b)은 트랜지스터로 기능할 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성된다.
일반적으로 게이트 절연막, 특히 고유전율 게이트 절연막은 두께가 두꺼울수록 게이트 절연막 내부에서 산소 공공(oxygen vacancy) 등과 같이 양전하를 띠는 디펙트들이 생성될 수 있고, 이에 따라 트랜지스터의 플랫 밴드 전압이 감소하게 된다. 한편, 본 발명에 따른 반도체 장치는 불순물이 도핑된 희생층(170)에 어닐링 공정을 수행함에 따라 불순물들이 게이트 절연막 패턴(110) 내부로 확산하여 상기 디펙트들을 큐어링할 수 있으므로 트랜지스터의 플랫 밴드 전압 감소 및 문턱 전압 상승을 방지할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 8 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 불순물들이 도핑된 희생층(270a)의 제조 방법을 제외하고는, 도 1 내지 도 7을 참조로 설명한 반도체 장치의 제조 방법과 유사하므로, 차이점을 위주로 설명한다.
도 8을 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들을 수행함으로써, 기판(200) 상에 게이트 절연막 패턴(210) 및 버퍼막 패턴(220)을 순차적으로 형성하고, 버퍼막 패턴(220) 및 스페이서들(250)의 측벽에 의해 정의되는 제1 트렌치(235)를 형성한다.
제1 층간 절연막(260) 상에 제1 트렌치(235)를 채우는 희생층(270)을 형성한다. 예시적인 실시예들에 따르면, 희생층(270)은 화학 기상 증착 공정, 원자층 증착 공정 등을 수행하여 형성된 폴리실리콘층일 수 있다. 예시적인 실시예들에 따르면, 희생층(270)은 충분한 두께를 가지도록 형성되어 제1 트렌치(235)를 채울 수 있다. 도 8에 도시되지는 않았지만, 제1 층간 절연막(260)의 상면이 노출될 때까지 희생층(270) 상부를 평탄화함으로써 희생층(270)의 상면이 제1 층간 절연막(260) 상면과 동일 평면 상에 있도록 형성될 수도 있다. 다른 실시예들에 따르면, 희생층(270)은 제1 트렌치(235)의 내벽 상에 컨포말하게 형성되어 제1 트렌치(235) 내부를 완전히 매립하지 않을 수도 있다.
도 9를 참조하면, 이온 주입 공정을 수행하여 희생층(270) 내에 불순물을 주입함으로써 불순물이 도핑된 희생층(270a)을 형성한다. 상기 불순물은 보론 또는 인을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 이온 주입 공정은 1014 내지 1017 atom/cm2의 불순물 도즈(dose) 범위를 사용하여 수행될 수 있다. 한편, 상기 불순물의 양은 희생층(270)의 두께에 따라 달라질 수 있다.
도 10을 참조하면, 기판(200)에 어닐링 공정을 수행하여 불순물이 도핑된 희생층(270a) 내의 불순물을 게이트 절연막 패턴(210) 내부로 확산시킨다. 예시적인 실시예들에 있어서, 상기 어닐링 공정은 약 700℃ 내지 1300℃의 온도에서 수행될 수 있다. 예를 들면, 상기 어닐링 공정은 약 900℃ 내지 1100℃의 온도에서 수행될 수 있다. 한편, 버퍼막 패턴(220)이 충분히 얇게 형성됨에 따라, 상기 어닐링 공정에서 불순물이 도핑된 희생층(270a) 내부에 포함된 상기 불순물들이 버퍼막 패턴(220)을 통과하여 게이트 절연막 패턴(210) 내부까지 확산할 수 있다.
도 11을 참조하면, 불순물이 도핑된 희생층(270a)을 제거하고 버퍼막 패턴(220) 및 스페이서들(250)의 측벽을 노출함으로써 제2 트렌치(275)를 형성한다. 예시적인 실시예들에 따르면, 불순물이 도핑된 희생층(270a)은 습식 식각 공정 등을 사용하여 제거될 수 있다. 한편, 버퍼막 패턴(220)은 상기 습식 식각 공정 과정에서 게이트 절연막 패턴(210)이 손상되는 것을 방지할 수 있다.
도 12를 참조하면, 버퍼막 패턴(220) 및 스페이서(250)의 측벽 상에 제2 트렌치(275)를 채우는 게이트 전극(280)을 형성한다.
한편, 기판(200) 상에 순차적으로 적층된 게이트 절연막 패턴(210), 버퍼막 패턴(220) 및 게이트 전극(280)은 게이트 구조물(290)을 형성하며, 게이트 구조물(290) 및 스페이서(250)에 인접한 기판(200) 상부에 제1 및 제2 불순물 영역들(202a, 202b)이 형성된다. 게이트 구조물(290) 및 제1 및 제2 불순물 영역들(202a, 202b)은 트랜지스터로 기능할 수 있다.
본 발명에 따르면, 게이트 절연막 패턴(210) 및 버퍼막 패턴(220) 상에 희생층(270)을 우선 형성한 후, 희생층(270)에 이온 주입 공정을 수행하여 불순물이 도핑된 희생층(270a)을 형성할 수 있다. 이후, 어닐링 공정을 수행하여 상기 불순물들을 게이트 절연막 패턴(210) 내부로 확산시킴으로써 게이트 절연막 패턴(210) 내부에서 발생할 수 있는 디펙트를 큐어링할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 13 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 13을 참조하면, 기판(300) 상에 게이트 절연막(310) 및 버퍼막(320)을 순차적으로 형성한다. 게이트 절연막(310)은 유전율이 높은 금속 산화물을 사용하여 형성할 수 있다. 버퍼막(320)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 루테늄 등을 사용하여 형성할 수 있다. 한편, 기판(300) 및 게이트 절연막(310) 사이에 계면막(도시되지 않음)이 더 형성될 수도 있다. 상기 계면막은 실리콘 산화물과 같은 산화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다.
이후, 버퍼막(320) 상에 불순물이 도핑된 희생층(330)을 형성한다. 예시적인 실시예들에 따르면, 화학 기상 증착 공정, 원자층 증착 공정, 물리적 기상 증착 공정 등을 사용하여 폴리실리콘층을 형성하는 과정에서 불순물을 인시츄로 도핑하는 방법으로 불순물이 도핑된 희생층(330)을 형성할 수 있다. 상기 불순물은 보론 또는 인일 수 있다.
이와는 달리, 폴리실리콘층을 형성한 이후, 이온 주입 공정을 수행하여 상기 폴리실리콘층에 불순물을 주입시킴으로써 불순물이 도핑된 희생층(330)을 형성할 수도 있다.
도 14를 참조하면, 기판(300)에 어닐링 공정을 수행하여 불순물이 도핑된 희생층(330) 내부의 불순물을 게이트 절연막(310) 내로 확산시킨다. 예시적인 실시예들에 있어서, 상기 어닐링 공정은 약 700℃ 내지 1300℃의 온도에서 수행될 수 있다. 예를 들면, 상기 어닐링 공정은 약 900℃ 내지 1100℃의 온도에서 수행될 수 있다. 한편, 버퍼막(320)이 충분히 얇게 형성됨에 따라, 상기 어닐링 공정에서 희생층(330) 내부에 포함된 상기 불순물들이 버퍼막(320)을 통과하여 게이트 절연막(310) 내부까지 확산할 수 있다.
도 15를 참조하면, 버퍼막(320)이 노출될 때까지 불순물이 도핑된 희생층(330)을 제거한다. 예시적인 실시예들에 따르면, 희생층(330)은 습식 식각 공정 등을 사용하여 제거될 수 있다.
도 16을 참조하면, 버퍼막(320) 상에 게이트 전극막(도시되지 않음) 및 게이트 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다. 예를 들면, 상기 게이트 전극막은 알루미늄, 텅스텐, 티타늄, 탄탈륨, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 폴리실리콘 또는 이들의 조합을 사용하여 형성될 수 있다. 상기 게이트 마스크층은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 상기 게이트 도전막 및 상기 게이트 마스크층은 화학 기상 증착 공정, 원자층 증착 공정 등을 사용하여 형성할 수 있다.
이후, 상기 게이트 마스크층, 상기 게이트 전극막, 버퍼막(320) 및 게이트 절연막(310)을 순차적으로 패터닝함으로써 기판(300) 상에 게이트 구조물(360)을 형성한다. 게이트 구조물(360)은 기판(300) 상에 순차적으로 적층된 게이트 절연막 패턴(310a), 버퍼막 패턴(320a), 게이트 전극(340) 및 게이트 마스크(350)를 포함할 수 있다.
이후, 게이트 구조물(360)을 이온 주입 마스크로 사용하여 불순물들을 주입함으로써 게이트 구조물(360)에 인접한 기판(300) 상부에 제1 불순물 영역(302a)을 형성한다.
도 17을 참조하면, 기판(300) 상에 게이트 구조물(360)을 덮는 스페이서막(도시되지 않음)을 형성한 후, 상기 스페이서막에 이방성 식각 공정을 수행하여 게이트 구조물(360) 측벽에 스페이서(370)를 형성한다.
이후, 게이트 구조물(360) 및 스페이서(370)를 이온 주입 마스크로 사용하여 불순물들을 주입함으로써 게이트 구조물(360) 및 스페이서(370)에 인접한 기판(300) 상부에 제2 불순물 영역(302b)을 형성한다. 게이트 구조물(360) 및 제1 및 제2 불순물 영역들(302a, 302b)은 트랜지스터로 기능할 수 있다.
본 발명에 따르면, 불순물들이 도핑된 희생층(330)을 형성한 후 어닐링 공정을 수행하여, 상기 불순물들이 게이트 절연막(310) 내부로 확산하여 게이트 절연막(310) 내부에서 발생할 수 있는 디펙트를 큐어링할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 18 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 반도체 장치는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 포함하는 상보형 트랜지스터(complementary transistor)이다.
도 18을 참조하면, 기판(400)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 제1 영역(I)은 PMOS 트랜지스터 형성 영역이고, 제2 영역(II)은 NMOS 트랜지스터 형성 영역일 수 있다. 기판(400)의 제1 영역(I)에는 n형 웰 영역(도시되지 않음)이 더 형성될 수 있고, 기판(400)의 제2 영역(II)에는 p형 웰 영역(도시되지 않음)이 더 형성될 수 있다.
기판(400)의 제1 영역(I) 및 제2 영역(II) 상에 제1 예비 게이트 구조물(442) 및 제2 예비 게이트 구조물(444)을 각각 형성한다. 제1 예비 게이트 구조물(442)은 기판(400)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(412), 제1 버퍼막 패턴(422) 및 제1 예비 게이트 전극(432)을 포함할 수 있고, 제2 예비 게이트 구조물(444)은 기판(400)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(414), 제2 버퍼막 패턴(424) 및 제2 예비 게이트 전극(434)을 포함할 수 있다.
이후, 기판(400)의 제2 영역(II)을 덮는 제1 마스크(도시되지 않음)를 형성하고, 예비 제1 게이트 구조물(442) 및 상기 제1 마스크를 이온 주입 마스크로 사용하여 제1 불순물들을 주입함으로써, 예비 제1 게이트 구조물(442)에 인접한 기판(400)의 제1 영역(I) 상부에 제1 불순물 영역(402a)을 형성한다. 상기 제1 불순물들은 보론 등의 p형 불순물일 수 있다.
이후, 상기 제1 마스크를 제거할 수 있다.
기판(400)의 제1 영역(I)을 덮는 제2 마스크(도시되지 않음)를 형성하고, 예비 제2 게이트 구조물(444) 및 상기 제2 마스크를 이온 주입 마스크로 사용하여 제2 불순물들을 주입함으로써, 예비 제2 게이트 구조물(444)에 인접한 기판(400)의 제2 영역(II) 상부에 제2 불순물 영역(404a)을 형성한다. 상기 제2 불순물들은 인, 비소 등의 n형 불순물일 수 있다.
이후, 상기 제2 마스크를 제거할 수 있다.
제1 및 제2 예비 게이트 구조물들(442, 444)을 덮는 스페이서막(도시되지 않음)을 기판(400) 상에 형성하고, 상기 스페이서막에 이방성 식각 공정을 수행하여 제1 및 제2 예비 게이트 구조물들(442, 444)의 측벽들 상에 각각 제1 스페이서(452) 및 제2 스페이서(454)를 형성한다.
이후, 기판(400)의 제2 영역(II)을 덮는 제3 마스크(도시되지 않음)를 형성하고, 예비 제1 게이트 구조물(442), 제1 스페이서(452) 및 상기 제3 마스크를 이온 주입 마스크로 사용하여 제3 불순물들을 주입함으로써, 예비 제1 게이트 구조물(442) 및 제1 스페이서(452)에 인접한 기판(400)의 제1 영역(I) 상부에 제3 불순물 영역(402b)을 형성한다. 상기 제3 불순물들은 보론 등의 p형 불순물일 수 있다.
이후, 상기 제3 마스크를 제거할 수 있다.
기판(400)의 제1 영역(I)을 덮는 제4 마스크(도시되지 않음)를 형성하고, 예비 제2 게이트 구조물(444), 제2 스페이서(454) 및 상기 제4 마스크를 이온 주입 마스크로 사용하여 제4 불순물들을 주입함으로써, 예비 제2 게이트 구조물(444) 및 제2 스페이서(454)에 인접한 기판(400)의 제2 영역(II) 상부에 제4 불순물 영역(404b)을 형성한다. 상기 제4 불순물들은 인, 비소 등의 n형 불순물일 수 있다.
이후, 상기 제4 마스크를 제거할 수 있다.
제3 불순물 영역(402b)은 제1 불순물 영역(402a)과 동일한 도전형의 불순물들을 포함할 수 있고, 제3 불순물 영역(402b)의 불순물 농도는 제1 불순물 영역(402a)의 불순물 농도보다 높을 수 있다. 또한, 제4 불순물 영역(404b)은 제2 불순물 영역(404a)과 동일한 도전형의 불순물들을 포함할 수 있고, 제4 불순물 영역(404b)의 불순물 농도는 제2 불순물 영역(404a)의 불순물 농도보다 높을 수 있다.
이에 따라, 기판(400)의 제1 영역(I) 상에 p형 불순물들을 포함하는 제1 불순물 영역(402a) 및 제3 불순물 영역(402b)이 엘디디 구조를 갖도록 형성될 수 있고, 기판(400)의 제2 영역(II) 상에 n형 불순물들을 포함하는 제2 불순물 영역(404a) 및 제4 불순물 영역(404b)이 엘디디 구조를 갖도록 형성될 수 있다.
도 19를 참조하면, 기판(400) 상에 제1 및 제2 예비 게이트 구조물들(442, 444)을 덮는 절연막(도시되지 않음)을 형성한 후, 제1 및 제2 예비 게이트 구조물들(442, 444)의 상면이 노출될 때까지 상기 절연막을 평탄화하여 층간 절연막(460)을 형성한다.
이후, 제1 예비 게이트 전극(432) 및 제2 예비 게이트 전극(434)을 제거하고 제1 버퍼막 패턴(422) 및 제2 버퍼막 패턴(424) 상부에 각각 제1 트렌치(433) 및 제2 트렌치(435)를 형성한다. 이때, 제1 트렌치(433)는 제1 버퍼막 패턴(422) 및 제1 스페이서(452)의 측벽들에 의해 한정된 공간으로 정의되고, 제2 트렌치(435)는 제2 버퍼막 패턴(424) 및 제2 스페이서(454)의 측벽들에 의해 한정된 공간으로 정의된다.
도 20을 참조하면, 기판(400)의 제2 영역(II)을 덮는 제5 마스크(M5)를 형성하고, 기판(400)의 제1 영역(I) 상에 제1 트렌치(433)를 채우는, 제5 불순물이 도핑된 제1 희생층(472)을 형성한다. 상기 제5 불순물은 보론 또는 인일 수 있다.
이후, 제5 마스크(M5)를 제거한다.
도 21을 참조하면, 기판(400)의 제1 영역(I)을 덮는 제6 마스크(M6)를 형성하고, 기판(400)의 제2 영역(II) 상에 제2 트렌치(435)를 채우는, 제6 불순물이 도핑된 제2 희생층(474)을 형성한다. 상기 제6 불순물은 보론 또는 인일 수 있다.
이후, 제6 마스크(M6)를 제거한다.
도 22를 참조하면, 기판(400)에 어닐링 공정을 수행함으로써 제5 불순물이 도핑된 제1 희생층(472) 및 제6 불순물이 도핑된 제2 희생층(474)의 상기 불순물들을 각각 제1 게이트 절연막 패턴(412) 및 제2 게이트 절연막 패턴(414)으로 확산시킨다.
도 23을 참조하면, 제1 및 제2 희생층들(472, 474)을 제거한다. 이후, 노출된 제1 버퍼막 패턴(422) 및 제1 스페이서(452)의 측벽 상에 제1 게이트 전극(482)을 형성하고, 노출된 제2 버퍼막 패턴(424) 및 제2 스페이서(454)의 측벽 상에 제2 게이트 전극(484)을 형성한다.
이에 따라, 기판(400)의 제1 및 제2 영역들(I, II) 상에 제1 게이트 구조물(492) 및 제2 게이트 구조물(494)이 각각 형성될 수 있다. 제1 게이트 구조물(492) 및 제1 및 제3 불순물 영역들(402a, 402b)은 PMOS 트랜지스터로 작용할 수 있고, 제2 게이트 구조물(494) 및 제2 및 제4 불순물 영역들(404a, 404b)은 NMOS 트랜지스터로 작용할 수 있다.
본 발명에 따르면, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 각각 별도의 불순물들을 주입한 희생층을 형성하고, 어닐링 공정을 수행하여 상기 불순물들을 게이트 절연막 패턴들에 확산시킨다. 이에 따라, 게이트 절연막 패턴들 내부에 형성될 수 있는 디펙트를 큐어링할 수 있다. 또한, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 독립적으로 플랫밴드 전압 또는 문턱 전압을 조절할 수 있다. 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 24 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 반도체 장치는 제1 및 제2 희생층들(572, 574)을 형성하는 방법을 제외하고는, 도 18 내지 도 23을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 유사하다. 따라서, 전술한 차이점을 위주로 설명한다.
우선, 도 18 내지 도 19를 참조로 설명한 공정들을 수행한다.
도 24를 참조하면, 기판(500)의 제1 영역(I) 및 제2 영역(II) 상의 층간 절연막(560) 상에 제1 트렌치(533) 및 제2 트렌치(535)를 채우는 희생층(570)을 형성한다. 제1 트렌치(533)는 제1 버퍼막 패턴(522) 및 제1 스페이서(552)의 측벽들에 의해 정의되고, 제2 트렌치(535)는 제2 버퍼막 패턴(524) 및 제2 스페이서(554)의 측벽들에 의해 정의된다.
예시적인 실시예들에 있어서, 희생층(570)은 제1 및 제2 트렌치들(535, 535)을 완전히 채우기에 충분한 두께를 가지도록 형성될 수 있다. 이와는 달리, 희생층(570)은 제1 및 제2 트렌치들(535, 535)을 완전히 매립하지 않도록 작은 두께로 형성될 수도 있다.
도 25를 참조하면, 기판(500)의 제2 영역(II)을 덮는 제7 마스크(M7)를 형성하고, 기판(500)의 제1 영역(I) 상의 희생층(570)에 제1 불순물을 주입함으로써 불순물이 도핑된 제1 희생층(572)을 형성한다. 상기 제1 불순물은 보론 또는 인일 수 있다.
이후, 제7 마스크(M7)를 제거한다.
도 26을 참조하면, 기판(500)의 제1 영역(I)을 덮는 제8 마스크(M8)를 형성하고, 기판(500)의 제2 영역(II) 상의 희생층(570)에 제2 불순물을 주입함으로써 불순물이 도핑된 제2 희생층(574)을 형성한다. 상기 제2 불순물은 보론 또는 인일 수 있다.
이후, 제8 마스크(M8)를 제거한다.
도 27을 참조하면, 기판(500)에 어닐링 공정을 수행하여 제1 희생층(572) 및 제2 희생층(574)에 주입된 불순물들을 각각 제1 게이트 절연막 패턴(512) 및 제2 게이트 절연막 패턴(514)으로 확산시킨다.
도 28을 참조하면, 제1 및 제2 희생층들(572, 574)을 제거한다. 제1 버퍼막 패턴(522) 및 제1 스페이서(552)의 측벽 상에 제1 게이트 전극(582)을 형성하고, 제2 버퍼막 패턴(524) 및 제2 스페이서(554)의 측벽 상에 제2 게이트 전극(584)을 형성한다.
이에 따라, 기판(500)의 제1 및 제2 영역들(I, II) 상에 제1 게이트 구조물(592) 및 제2 게이트 구조물(594)이 각각 형성될 수 있다. 제1 게이트 구조물(592) 및 제1 및 제3 불순물 영역들(502a, 502b)은 PMOS 트랜지스터로 작용할 수 있고, 제2 게이트 구조물(594) 및 제2 및 제4 불순물 영역들(504a, 504b)은 NMOS 트랜지스터로 작용할 수 있다.
본 발명에 따르면, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 희생층을 형성한 후, 각각 별도의 불순물들을 주입하고 어닐링 공정을 수행하여 상기 불순물들을 게이트 절연막 패턴들에 확산시킨다. 이에 따라, 게이트 절연막 패턴들 내부에 형성될 수 있는 디펙트를 큐어링할 수 있다. 또한, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 독립적으로 플랫밴드 전압 또는 문턱 전압을 조절할 수 있다. 따라서, 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따라 구현 가능한 게이트 구조물의 평면 배치를 나타내는 레이아웃이다.
도 29를 참조하면, 기판(600)의 셀 영역 내에 복수의 액티브 영역(ACT)을 정의하는 소자 분리막(605)이 형성된다. 복수의 게이트 구조물(670)이 액티브 영역(ACT) 및 소자 분리막(605) 영역에 걸쳐 일정한 방향(도 29의 y축 방향)으로 연장한다. 이때, 복수의 게이트 구조물(670)은 기판(600) 내에 매몰되는 형태를 갖는다. 복수의 비트 라인(BL)은 복수의 게이트 구조물(670)의 연장 방향에 실질적으로 수직인 방향(도 29의 x축 방향)으로 연장될 수 있다. 한편, 기판(600)에는 상기 셀 영역 외에 주변 회로들이 형성되는 주변 회로 영역이 더 형성될 수 있다.
도 30 내지 도 34는 도 29에 도시된 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 반도체 장치의 제조 방법은 게이트 구조물(670)의 구조를 제외하고는 도 1 내지 도 8을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 유사하므로, 전술한 차이점을 위주로 설명한다. 도 30 내지 도 34에는 도 29의 A-A’선을 따라 자른 단면 및 B-B’선을 따라 자른 단면을 도시하였다.
도 30을 참조하면, 기판(600) 상에 액티브 영역을 한정하는 소자 분리막(605)이 형성된다. 소자 분리막(605)은 STI(shallow trench isolation) 공정을 사용하여 형성될 수 있다. 이후, 기판(600)의 상기 액티브 영역 상에 불순물들을 주입하여 불순물 영역(601)을 형성한다. 상기 불순물들은 인, 비소와 같은 n형 불순물 혹은 보론과 같은 p형 불순물일 수 있다.
이와는 달리, 기판(600) 상에 불순물들을 먼저 주입한 후, 액티브 영역을 한정하는 소자 분리막(605)을 형성함으로써 액티브 영역의 상부에 불순물 영역(601)을 형성할 수도 있다.
기판(600) 상면의 일부를 노출하는 패드 산화막 패턴(612) 및 마스크 패턴(614)의 적층 구조를 기판(600) 상에 형성한다. 마스크 패턴(614)은 질화막 또는 폴리실리콘막으로 이루어지는 하드마스크 패턴으로 이루어질 수 있다. 또한, 마스크 패턴(614)은 상기 하드마스크 패턴과 포토레지스트 패턴의 적층 구조로 이루어질 수 있다.
마스크 패턴(614)을 식각 마스크로 사용하여 노출된 기판(600) 상부를 식각하여 트렌치(620)를 형성한다. 후속 공정에서 트렌치(620) 내부에 게이트 전극이 형성되므로, 도 29의 게이트 구조물의 레이아웃에 따라 트렌치(620)가 형성될 수 있다. 예시적인 실시예들에 따르면, 복수 개의 트렌치(620)가 소정의 간격으로 이격될 수 있고, 각각의 트렌치(620)는 게이트 구조물의 연장 방향을 따라 연장하도록 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 예시적인 실시예들에 따르면, 상기 이방성 식각 공정 이후에 등방성 식각 공정을 더 수행하여, 트렌치(620)는 라운드진 형상을 가질 수 있다.
한편, 트렌치(620)를 형성한 이후, 기판(600) 상에 수소 분위기에서 고온 베이크 공정을 더 수행할 수도 있다.
도 31을 참조하면, 트렌치(620)의 내벽에서 노출되는 기판(600) 표면에 게이트 절연막(630) 및 버퍼막(640)을 순차적으로 형성한다. 예를 들면, 게이트 절연막(630)은 실리콘 산화물, 고유전율을 갖는 금속 산화물 등을 사용하여 열산화 공정, 화학 기상 증착 공정, 원자층 증착 공정 등을 통해 형성될 수 있다. 예를 들면, 게이트 절연막(630)은 기판(600)에 열산화 공정을 수행함으로써 형성된 실리콘 산화물을 포함할 수 있다. 버퍼막(640)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 루테늄 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 버퍼막(640)은 약 1nm 내지 약 5nm의 두께로 형성될 수 있다.
이후, 버퍼막(640) 상에 트렌치(620)를 채우며, 불순물이 도핑된 희생층(650)을 형성한다. 예시적인 실시예들에 따르면, 불순물이 도핑된 희생층(650)은 화학 기상 증착 공정, 원자층 증착 공정 등을 사용하여 폴리실리콘층을 형성하며, 상기 불순물을 인시츄 도핑하는 방식으로 형성할 수 있다. 다른 실시예들에 따르면, 버퍼막(640) 상에 트렌치(620)를 채우며 불순물이 도핑되지 않은 폴리실리콘층을 형성한 이후, 이온 주입 공정을 수행하여 상기 폴리실리콘층에 보론, 인 등의 불순물을 주입함으로써 불순물이 도핑된 희생층(650)을 형성할 수 있다.
도 32를 참조하면, 기판(600)에 어닐링 공정을 수행하여 불순물이 도핑된 희생층(650)의 불순물을 게이트 절연막(630)에 확산시킨다. 이때, 버퍼막(640)이 얇은 두께로 형성됨에 따라 상기 불순물이 버퍼막(640)을 통과하여 게이트 절연막(630) 내부로 확산될 수 있다. 이에 따라, 게이트 절연막(630) 내부에 형성될 수 있는 디펙트들이 큐어링될 수 있다.
도 33을 참조하면, 습식 식각 공정을 수행하여 불순물이 도핑된 희생층(650)을 제거한다. 이에 따라, 트렌치(620) 내부에 형성된 버퍼막(640)이 노출될 수 있다.
도 34를 참조하면, 버퍼막(640) 상에 트렌치(620)를 채우는 게이트 전극막 (도시되지 않음)을 형성한 후, 상기 게이트 전극막에 에치 백(etch-back) 공정을 수행함으로써 트렌치(620) 내에 게이트 전극(660)을 형성한다. 예시적인 실시예들에 따르면, 상기 도전막은 금속, 금속 질화물 등의 도전성 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 도전막은 구리, 티타늄, 탄탈륨, 루테늄, 텅스텐, 코발트, 니켈, 알루미늄, 하프늄, 지르코늄, 팔라듐, 백금, 티타늄 질화물, 탄탈륨 질화물 또는 이들의 조합을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 전극(660)의 상면은 기판(600)의 상면보다 실질적으로 낮게 형성될 수 있다. 이와는 달리, 게이트 전극(660)의 상면은 기판(600)의 상면과 동일 평면 상에 있을 수도 있다.
한편, 상기 도전막 상부에 에치백 공정을 수행하는 과정에서 트렌치(620) 상부에 형성된 버퍼막(640) 및 게이트 절연막(630)이 함께 제거되고 트렌치(620) 측벽 상부가 노출될 수 있다. 이후, 마스크 패턴(614)이 제거될 수 있다.
게이트 전극(660) 상에 트렌치(620) 내부를 채우는 절연층(도시되지 않음)을 형성한 후 상기 절연층을 평탄화함으로써 트렌치(620) 내부에 캡핑층(682)을 형성한다. 이에 따라, 트렌치(620) 내에 순차적으로 형성된 게이트 절연막(630) 및 버퍼막(640) 및 게이트 전극(660)은 게이트 구조물(670)을 형성할 수 있다. 게이트 구조물(670)은 기판(600) 내에 매립되어 형성된다.
패드 산화막 패턴(612) 및 캡핑층(682) 상에 제1 층간 절연막(684)을 형성한다. 제1 층간 절연막(684) 및 패드 산화막 패턴(612)을 관통하여 불순물 영역(601)을 노출하는 제1 개구(691)를 형성하고, 제1 개구(691)를 채우는 도전막(도시되지 않음)을 제1 층간 절연막(684) 상에 형성한다. 제1 층간 절연막(684)이 노출될 때까지 상기 도전막을 평탄화함으로써 불순물 영역(601)에 전기적으로 연결되는 비트 라인 콘택(692)을 형성한다.
제1 층간 절연막(684) 상에 도전막(도시되지 않음)을 형성하고, 상기 도전막을 패터닝함으로써 제1 층간 절연막(684) 상에 비트 라인 콘택(692)과 연결되는 비트 라인(694)을 형성한다. 이후, 제1 층간 절연막(684) 상에 비트 라인(694)을 덮는 제2 층간 절연막(686)을 형성한다.
제1 및 제2 층간 절연막들(684, 686) 및 패드 산화막 패턴(612)을 관통하여 불순물 영역(601)을 노출하는 제2 개구(695)를 형성한 후, 제2 개구(695)를 채우는 커패시터 콘택(696)을 형성한다. 커패시터 콘택(696) 및 제2 층간 절연막(686) 상에 콘택 패드(698)가 형성된다.
콘택 패드(698) 상에 커패시터(도시되지 않음)가 더 형성될 수 있다.
전술한 공정들을 수행하여 상기 반도체 장치가 완성된다.
본 발명에 따르면, 불순물이 도핑된 희생층(650)을 형성한 후 어닐링하여, 상기 불순물을 게이트 절연막(630) 내로 확산시킬 수 있다. 이에 따라, 게이트 절연막(630) 내에 생성될 수 있는 디펙트를 큐어링할 수 있고, 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 불순물 영역
110: 게이트 절연막 패턴 120: 버퍼막 패턴
130: 예비 게이트 전극 135: 제1 트렌치
140: 예비 게이트 구조물 150: 스페이서
160: 제1 층간 절연막 170: 희생층
175: 제2 트렌치 180: 게이트 전극
190: 게이트 구조물

Claims (10)

  1. 기판 상에 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 절연막 패턴 상에 불순물이 도핑된 희생층을 형성하는 단계;
    상기 희생층에 도핑된 불순물이 상기 게이트 절연막 패턴 내로 확산되도록 어닐링 공정을 수행하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 게이트 절연막 패턴 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 불순물은 보론 또는 인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 희생층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 어닐링 공정은 900℃ 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 불순물이 도핑된 희생층을 형성하는 단계는, 불순물들을 인시츄 도핑하며 폴리실리콘층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 불순물이 도핑된 희생층은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 불순물이 도핑된 희생층을 형성하는 단계는,
    상기 게이트 절연막 패턴 상에 불순물이 도핑되지 않은 폴리실리콘층을 형성한 후, 이온 주입 공정을 수행하여 상기 폴리실리콘층 상에 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 이온 주입 공정은 1014 내지 1017 atoms/cm2의 도즈 범위를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 불순물이 도핑된 희생층을 형성하는 단계는,
    상기 게이트 절연막 패턴 상에 버퍼막 패턴을 형성하는 단계; 및
    상기 버퍼막 패턴 상에 상기 불순물이 도핑된 희생층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 버퍼막 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 루테늄을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102443695B1 (ko) 2015-08-25 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
CN107180793B (zh) * 2017-06-14 2020-04-07 中国科学院微电子研究所 一种调节高k金属栅cmos器件阈值的方法
US20180366553A1 (en) * 2017-06-15 2018-12-20 Globalfoundries Inc. Methods of forming an air gap adjacent a gate structure of a finfet device and the resulting devices
KR20210050027A (ko) 2019-10-25 2021-05-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046448A1 (en) 2004-08-25 2006-03-02 Barns Chris E Facilitating removal of sacrificial layers via implantation to form replacement metal gates
US20110193134A1 (en) 2010-02-10 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Step doping in extensions of iii-v family semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080076216A1 (en) 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process
KR100910477B1 (ko) 2007-08-20 2009-08-04 주식회사 동부하이텍 반도체 소자 제조방법
KR20090044550A (ko) 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 소자 형성 방법
KR101374323B1 (ko) 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20100104900A (ko) 2009-03-19 2010-09-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8119473B2 (en) 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
US8536656B2 (en) * 2011-01-10 2013-09-17 International Business Machines Corporation Self-aligned contacts for high k/metal gate process flow
US8815690B2 (en) * 2011-03-01 2014-08-26 Tsinghua University Tunneling device and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046448A1 (en) 2004-08-25 2006-03-02 Barns Chris E Facilitating removal of sacrificial layers via implantation to form replacement metal gates
US20110193134A1 (en) 2010-02-10 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Step doping in extensions of iii-v family semiconductor devices

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