CN104701136A - 电容器、半导体器件及其形成方法 - Google Patents

电容器、半导体器件及其形成方法 Download PDF

Info

Publication number
CN104701136A
CN104701136A CN201310654526.7A CN201310654526A CN104701136A CN 104701136 A CN104701136 A CN 104701136A CN 201310654526 A CN201310654526 A CN 201310654526A CN 104701136 A CN104701136 A CN 104701136A
Authority
CN
China
Prior art keywords
layer
metal
area
silicide
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310654526.7A
Other languages
English (en)
Other versions
CN104701136B (zh
Inventor
陈轶群
蒲贤勇
陈宗高
王刚宁
王海强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310654526.7A priority Critical patent/CN104701136B/zh
Publication of CN104701136A publication Critical patent/CN104701136A/zh
Application granted granted Critical
Publication of CN104701136B publication Critical patent/CN104701136B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种电容器、半导体器件及其形成方法，其中，电容器的形成方法包括：提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；在所述半导体衬底的浅沟槽隔离结构形成栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；在所述第一多晶硅层的一部分表面上形成第一硅化物阻挡层；在所述第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层；在所述半导体衬底上形成层间介质层；在所述层间介质层内分别形成第一插塞和第二插塞以分别和所述第一金属层和金属硅化物层电连接。所述电容器的形成方法形成工艺简化，工艺成本降低，生产效率提高。

Description

电容器、半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种电容器、半导体器件及其形成方法。
背景技术
在现有的集成电路工艺中，多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)结构的电容器和金属-绝缘层-金属（MIM）结构的电容器是集成电路中的常用器件。其中，多晶硅-绝缘体-多晶硅结构的电容器在逻辑电路或闪存存储器电路中，被广泛应用于防止噪音和模拟器件的频率解调，金属-绝缘层-金属结构的电容器在模拟电路、射频电路或混合信号电路中被广泛应用。
因此，需要对电容器及其形成工艺进行改进。
发明内容
本发明解决的问题是提供一种电容器以及形成方法，简化电容器的形成工艺，节省工艺时间，节约生产成本。
为解决上述问题，本发明提供一种电容器的形成方法，包括：提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；在所述半导体衬底的浅沟槽隔离结构形成栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；在所述第一多晶硅层的一部分的表面上形成第一硅化物阻挡层；在所述第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层；在所述半导体衬底上形成层间介质层，所述层间介质层覆盖所述金属硅化物层和第一金属层；在所述层间介质层内分别形成第一插塞和第二插塞以分别和所述第一金属层和金属硅化物层电连接。
可选地，栅极结构和所述半导体衬底上其他区域形成MOS晶体管的栅极结构的步骤同时形成。
可选地，所述在第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层包括：形成金属覆盖层，所述金属覆盖层覆盖所述第一硅化物阻挡层、第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分；对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层反应，生成金属硅化物层；在对应第一硅化物阻挡层位置的金属覆盖层上形成光刻胶层；以光刻胶层为掩膜，去除其他未反应的金属覆盖层；去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层。
可选地，形成层间介质层之前、形成金属硅化物层之后还包括：在所述第一金属层上形成第二介质层。
可选地，所述在第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层包括：形成金属覆盖层，所述金属覆盖层覆盖所述第一硅化物阻挡层、第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分；在所述金属覆盖层上形成第二介质层；对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层反应，生成金属硅化物层；在对应第一硅化物阻挡层位置的第二介质层上形成光刻胶层；以光刻胶层为掩膜，依次去除第二介质层以及未反应的金属覆盖层；去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层、对应第一金属层上的第二介质层形成蚀刻停止层。
可选地，所述电容器的形成方法还包括对所述金属硅化物层进行第二退火，以进一步降低金属硅化物层的电阻率。
可选地，形成所述第一插塞包括：刻蚀所述层间介质层，形成第一开口，所述第一开口暴露出蚀刻停止层；去除蚀刻停止层，暴露出第一金属层；在所述第一开口内填充导电材料形成第一插塞。
进一步地，本发明还提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底在第一区域内形成有浅沟槽隔离结构；在所述半导体衬底的第一区域的浅沟槽隔离结构上和第二区域表面分别形成栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；在所述第二区域的栅极结构两侧的半导体衬底内分别形成源极区和漏极区；在所述第一区域的第一多晶硅层的一部分表面上形成第一硅化物阻挡层；在所述第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层，以及在所述第一区域的第一硅化物阻挡层上形成第一金属层；形成覆盖第一区域和第二区域的层间介质层，所述层间介质层覆盖所述金属硅化物层和第一金属层；在所述层间介质层内分别形成第一插塞和第二插塞以分别与第一区域的第一金属层和金属硅化物层电连接。
可选地，所述在第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层、以及在所述第一区域的第一硅化物阻挡层上形成第一金属层包括：在所述第一区域和第二区域形成金属覆盖层；对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层以及源极区和漏极区反应，生成金属硅化物层；在对应第一区域的第一硅化物阻挡层位置的金属覆盖层上形成光刻胶层；以光刻胶为掩膜，去除其他未反应的金属覆盖层；去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层。
可选地，形成层间介质层之前还包括：在所述第一金属层上形成第二介质层，所述第二介质层用作蚀刻停止层。
可选地，所述在第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层、以及在所述第一区域的第一硅化物阻挡层上形成第一金属层包括：在所述第一区域和第二区域形成金属覆盖层；在所述金属覆盖层上形成第二介质层；对所述金属覆盖层进行第一退火，使金属覆盖层与第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、以及第二区域的源极区和漏极区反应，生成金属硅化物层；在对应第一硅化物阻挡层位置的第二介质层上形成光刻胶层；以光刻胶层为掩膜，依次去除蚀刻第二介质层以及未反应的金属覆盖层；去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层、对应第一金属层上的第二介质层形成蚀刻停止层。
可选地，所述方法还包括对金属硅化物层进行第二退火，以进一步降低金属硅化物层的电阻率。
可选地，形成所述第一插塞包括：刻蚀所述层间介质层，形成第一开口，所述第一开口暴露出蚀刻停止层；去除蚀刻停止层，暴露出第一金属层；在所述第一开口内填充导电材料形成第一插塞。
进一步地，本发明还提供一种电容器，包括：半导体衬底，所述半导体衬底内具有浅沟槽隔离结构；位于所述半导体衬底的浅沟槽隔离结构上的栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；位于所述第一多晶硅层的一部分表面上的第一硅化物阻挡层；位于所述第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分的金属硅化物层以及位于所述第一硅化物阻挡层上的第一金属层；位于所述半导体衬底上的层间介质层，所述层间介质层覆盖金属硅化物层和第一金属层；位于层间介质层的第一插塞和第二插塞，所述第一插塞和第二插塞分别与所述第一金属层和金属硅化物层电连接。
可选地，所述电容器还包括位于所述第一金属层上的第二介质层，所述第一插塞穿过所述第二介质层与所述第一金属层电连接。
进一步地，本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底在第一区域内形成有浅沟槽隔离结构；位于所述半导体衬底的第一区域的浅沟槽隔离结构上和第二区域表面的栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；位于所述第二区域的栅极结构两侧的半导体衬底内的源极区和漏极区；位于所述第一区域的第一多晶硅层的一部分表面上的第一硅化物阻挡层；位于所述第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分上的、以及第二区域的源极区和漏极区上的金属硅化物层；位于所述第一区域的第一硅化物阻挡层上的第一金属层；覆盖第一区域和第二区域的层间介质层，所述层间介质层覆盖金属硅化物层和第一金属层；位于所述层间介质层内的第一插塞和第二插塞，所述第一插塞和第二插塞分别与第一区域的第一金属层和金属硅化物层电连接。
可选的，所述半导体器件还包括位于所述第一金属层上的第二介质层，所述第一插塞穿过所述第二介质层与所述第一金属层电连接。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明实施例提供的金属-绝缘层-多晶硅（MIP）结构的电容器及其形成方法中，作为电容器下极板的第一多晶硅层和逻辑器件的栅极结构同时形成，作为电容器上极板的第一金属层和传统工艺的逻辑器件的硅化物金属层同时形成。与传统的PIP或者MIM结构的电容器的形成工艺相比，形成本发明实施例提供的金属-绝缘层-多晶硅（MIP）结构的电容器不需要额外的形成中间介质层和顶层多晶硅层或者金属层的工艺步骤，能够简化工艺步骤，降低工艺成本。
其次，在本发明的实施例中，第一区域的第一硅化物阻挡层覆盖部分第一多晶硅层的表面、以及所述第一多晶硅层和第一介质层一侧的侧壁，所述第一多晶硅层还具有未被第一硅化物阻挡层覆盖的部分，这样电容器下极板的第一多晶硅层与所述第二介质层直接接触，后续形成与第一多晶硅层连接的导电插塞时，仅需要刻蚀第二介质层，工艺步骤简单易控制，形成的电容器的性能稳定。
附图说明
图1至图7是本发明的一个实施例提供的半导体器件的形成过程的中间结构剖面示意图。
具体实施方式
本发明发明人经过研究，提出了一种电容器结构：金属-绝缘层-多晶硅（MIP）结构的电容器、及其形成方法。这种电容器形成工艺简单，甚至可以在形成其他器件的同时形成，能够节省工艺成本，节约工艺时间，提高产出效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图1至图7是本发明的一实施例所提供的半导体器件的形成过程中的剖面结构示意图。
请参考图1，提供半导体衬底200，所述半导体衬底200具有第一区域10和第二区域20。所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。所述第一区域用于形成电容器，所述第二区域用于形成其他半导体器件，比如MOS晶体管。本实施以第二区域用于形成MOS晶体管为例加以说明。
在本实施例中，所述第一区域10的半导体衬底200内具有浅沟槽隔离结构202，所述浅沟槽隔离结构202的表面基本上与半导体衬底200表面齐平；所述浅沟槽隔离结构202的材料为氧化硅，所述浅沟槽隔离结构的形成工艺为本领域技术人员所熟知，在此不再赘述。
参考图2，在第一区域10和第二区域20形成覆盖所述半导体衬底200表面的第一介质薄膜204、以及覆盖所述第一介质薄膜204表面的第一多晶硅薄膜203。
所述第一介质薄膜204的材料为氧化硅和氮化硅中的一种或两种组合，形成工艺为热氧化工艺或沉积工艺；所述第一介质薄膜204用于隔离第一多晶硅表面与半导体衬底200。
位于第一区域10的所述第一多晶硅薄膜203用于在后续形成电容器的下电极，而位于所述第二区域20的第一介质薄膜204用于在后续形成栅氧化层，位于所述第二区域20的第一多晶硅薄膜203和第一介质薄膜204用于在后续形成晶体管的栅极结构，这样不用额外形成电容器的下电极，简化了工艺步骤，节约了成本。
所述第一多晶硅薄膜203的厚度为1000～4000埃。在一些实施例中，所述第一多晶硅薄膜203的材料还掺杂有离子。所述离子可以为N型离子或者P型离子。在一些实施例中，所掺杂的离子为N型离子时，所形成的电容器更稳定，性能更优越。所述第一多晶硅薄膜203可以先通过沉积工艺形成非掺杂多晶硅，然后通过离子注入工艺注入N型离子或者P型离子形成。在一些实施例中，所述第一多晶硅薄膜203的沉积工艺为低压化学气相沉积工艺（LPCVD），所掺杂的离子为磷，并通过原位掺杂工艺进行掺杂，则所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
请参考图3，刻蚀部分第一多晶硅薄膜203（如图2所示）和第一介质薄膜204（如图2所示），在所述第一区域10和第二区域20的表面分别形成栅极结构，所述栅极结构包括第一介质层204a以及所述第一介质层204a表面的第一多晶硅层203a。
所述刻蚀第一多晶硅薄膜203和第一介质薄膜204的工艺包括：在所述第一多晶硅薄膜203表面形成掩膜层，所述掩膜层覆盖半导体衬底表面第一区域10需要形成电容器下电极的位置和第二区域20需要形成晶体管栅极结构的位置，所述掩膜层的材料为光刻胶或氮化硅；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一多晶硅薄膜203和第一介质薄膜204，在所述第一区域10的浅沟槽隔离结构202表面形成第一介质层204a和第一多晶硅层203a，在所述第二区域20的表面形成第一介质层204b和第一多晶硅层203b。
其中，形成于浅沟槽隔离结构202表面的第一多晶硅层203a作为所需形成的MIP电容器的下电极；形成于第二区域20的表面的第一介质层204b和第一多晶硅层203b作为所需形成的，比如逻辑器件中MOS晶体管的，栅极结构。由于所述MIP电容器的下电极与MOS晶体管的栅极结构同时形成，而后续形成于所述下电极表面的MIP电容的上电极在形成MOS晶体管的栅电极层时同时形成，因此本实施例的半导体器件的形成过程中，无需增加额外的多晶硅层的形成步骤即可形成MIP电容。
需要说明的是，在某些实施例中，还需进行隔离层沉积工艺，并刻蚀形成所述第一区域10的第一介质层204a和第一多晶硅层203a周围的隔离结构205a，以及所述第二区域20的第一介质层204b和第一多晶硅层203b周围的隔离结构205b。
需要说明的是，在某些实施例中，源/漏掩膜（未图示）被用来进行源漏注入，然后施加高温分别激活第二区域20的源极区206s和漏极区206d。源漏注入工艺可以同时实现第二区域20上的NMOS栅极的N+掺杂或者PMOS栅极的P+掺杂，同时，源漏注入工艺进一步实现第一区域10的第一多晶硅层203a（MIP电容结构的下极板）的N+掺杂或者P+掺杂。需要说明的是，第一区域10的第一多晶硅层203a（MIP电容结构的下极板）的N+掺杂或者P+掺杂和第二区域20上的栅极掺杂在同一工艺中形成，能够简化工艺，减少成本。
请参考图4，在第一区域10和第二区域20形成覆盖所述半导体衬底200和第一多晶硅层表面的硅化物阻挡（SAB）层207，然后刻蚀所述硅化物阻挡层，在第一区域10形成第一硅化物阻挡层207a。所述第一硅化物阻挡层207a覆盖部分第一多晶硅层203a的表面，所述第一多晶硅层203a的表面包括与半导体衬底表面平行的表面以及与所述半导体衬底表面垂直的表面（即所述第一多晶硅层203a一侧的侧壁），并暴露出部分第一多晶硅层203a。
所述第一硅化物阻挡层可以为高温氧化（HTO）层、氧化硅-氮化硅-氧化硅(ONO)堆积层、或高K介电层等的绝缘层。所述刻蚀硅化物阻挡层包括：在所述硅化物阻挡层表面形成图形化的掩膜层，所述图形化的掩膜层定义出不需要被去除的部分硅化物阻挡层的位置；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述硅化物阻挡层，在所述第一区域10形成第一硅化物阻挡层207a。在本实施例中，第一硅化物阻挡层207a覆盖部分第一多晶硅层203a的表面，以及所述第一多晶硅层203a和第一介质层204a一侧的侧壁，并暴露出部分第一多晶硅层203a。被第一硅化物阻挡层207a暴露出的部分第一多晶硅层203a用于后续形成自对准金属硅化物，为在其上形成导电插塞做准备。需要说明的是，刻蚀所述硅化物阻挡层207在第一区域10形成第一硅化物阻挡层207a的步骤和MOS工艺兼容。在MOS工艺中，硅化物阻挡层常常形成在多晶硅表面不需要形成金属硅化物的地方，比如，ESD区域，用于防止加热导致金属与多晶硅反应生成金属硅化物。所述图形化的掩膜层的材料为光刻胶或硬掩膜氮化硅。
在本发明的实施例中，所述第一硅化物阻挡层的厚度可以根据实际需要进行调节，优选的，所述第一硅化物阻挡层的厚度大于或者等于200埃。在一个实施例中，所述第一硅化物阻挡层的厚度为400埃，所形成的MIP电容器的电容值约为1fF/um2。
请参考图5，在形成所述第一硅化物阻挡层207a之后，在所述半导体衬底200表面的依次沉积形成金属覆盖层208和第二介质薄膜209，并进行第一快速热退火工艺。进行热退火工艺之后，金属覆盖层208与多晶硅接触的地方将会形成金属硅化物。本实施例中，在第二区域20的源极区206s和漏极区206d的多晶硅与其接触的金属覆盖层208反应形成金属硅化物层210b，第二区域20的第一多晶硅层203b与其接触的金属覆盖层208反应形成金属硅化物层210b’，同时在第一区域10上的第一多晶硅层203a（MIP电容的下极板）未被第一硅化物阻挡层207a覆盖的部分与金属覆盖层208反应形成金属硅化物层210a。所述金属硅化物层210a、210b以及210b’用于后续在其上形成导电插塞。需要注意的是，本实施例中第一硅化物阻挡层207a定义出了不需要形成金属硅化物的地方，也就是说，金属硅化物层210a采用自对准工艺形成，无需增加光刻和刻蚀步骤，能够简化工艺步骤，节约成本。
所述第一热退火工艺为本领域技术人员所熟知，在此不再赘述。
所述第二介质薄膜209在后续形成导电插塞的工艺中用作刻蚀停止层。在其他实施例中，可以先不形成第二介质薄膜209，形成金属覆盖层208之后直接进行第一快速热退火工艺。
继续参考图5，以图形化的掩膜层211为掩膜，刻蚀去除第二介质薄膜209以及未被反应的金属覆盖层208。所述图形化的掩膜层211覆盖第一区域10上需要形成MIP电容上极板的位置，使得被其覆盖的第一金属层208a和第二介质层209a不会被去除。所述未被去除的第一金属层208a后续用作MIP电容结构的上极板，所述第二介质层209a后续在第一金属层208a上形成导电插塞时用作刻蚀停止层。
参考图6，去除图形化的掩膜层211并对所形成结构进行第二次热退火工艺。经过第二热退火工艺，可进一步降低金属硅化物层210a、210b，以及第一金属层208a和第二介质层209a的接触电阻，有利于后续在其上形成导电插塞。所述第二热退火工艺，为本领域技术人员所熟知，在此不再赘述。
参考图7，在第一区域10的第一金属层208a和金属硅化物层210a上分别形成第一插塞212a和第二插塞212a’，在第二区域的金属硅化物层210b上形成第三插塞212b。
所述第一插塞212a、第二插塞212a’、第三插塞212b的材料为铜、钨或铝，形成工艺为：形成覆盖图6中所形成半导体器件的层间介质层213，刻蚀所述层间介质层213形成暴露出第一区域10的金属硅化物层210a和第一金属层208a的第一开口以及暴露出第二区域20的金属硅化物层210b的第二开口；在所述第一开口和第二开口内填充金属，并采用化学机械抛光工艺去除高于所述层间介质层213表面的金属，在第一区域10的第一金属层208a和金属硅化物层210a上分别形成第一插塞212a和第二插塞212a’，在第二区域的金属硅化物层210b上形成第三插塞212b。
在一实施例中，在填充金属之前，在所述层间介质层213的表面以及第一开口和第二开口的侧壁和底部表面形成阻挡层，所述阻挡层的材料为氮化钛或氮化钽，所述阻挡层用于在化学机械抛光工艺中作为抛光停止层。
经过上述工艺，形成本发明实施例的半导体器件。参考图7，本发明实施例的半导体器件包括：半导体衬底200，所述半导体衬底200包括第一区域10和第二区域20，所述半导体衬底200在第一区域10内形成有浅沟槽隔离结构202；位于所述半导体衬底200的第一区域10的浅沟槽隔离结构上和第二区域表面20的栅极结构，所述栅极结构包括第一介质层和第一多晶硅层；位于所述第二区域20的栅极结构两侧的半导体衬底内分别形成源极区206s和漏极区206d；位于所述第一区域10的第一多晶硅层203a的一部分表面上的第一硅化物阻挡层207a以及位于所述第一硅化物阻挡层207a上的第一金属层208a；位于所述第一区域10的第一多晶硅层203a的未被第一硅化物阻挡层覆盖的部分的金属硅化物层210a、以及第二区域20的源极区206s和漏极区206d的金属硅化物层210b；覆盖第一区域10和第二区域20的层间介质层213；位于第一区域10的所述层间介质层213的第一插塞212a和第二插塞212a’，以及第二区域20的所述层间介质层213的第三插塞212b，所述第一插塞212a和第二插塞212a’分别与第一区域10的第一金属层208a和金属硅化物层210a电连接，所述第三插塞212b与第二区域20的金属硅化物层210b电连接。
相应地，本发明实施例还提供了一种电容器：金属-绝缘层-多晶硅（MIP）结构的电容器。这种电容器形成工艺简单，甚至可以在形成其他器件（比如，MOS晶体管）的同时形成，能够节省工艺成本，节约工艺时间，提高产出效率。
参考图7，所述金属-绝缘层-多晶硅（MIP）结构的电容器包括：半导体衬底200，所述半导体衬底200具有第一区域10和第二区域20，且所述半导体衬底200在第一区域10内形成有浅沟槽隔离结构202，所述浅沟槽隔离结构202表面与半导体衬底200的表面齐平；位于所述半导体衬底200的浅沟槽隔离结构202上的栅极结构，所述栅极结构包括第一介质层204a和第一多晶硅层203a；位于所述第一多晶硅薄膜的一部分表面上的第一硅化物阻挡层207a，所述第一硅化物阻挡层207a覆盖部分第一多晶硅层203a,以及所述第一介质层204a和第一多晶硅层203a一侧的侧壁；位于所述第一多晶硅层203a上的未被所述第一硅化物阻挡层207a覆盖的部分的金属硅化物层210a以及位于所述第一硅化物阻挡层207a上的第一金属层208a；位于所述半导体衬底200上的层间介质层213；位于层间介质层213内的第一插塞212a和第二插塞212a’，所述第一插塞212a和第二插塞212a’分别与所述第一金属层208a以及金属硅化物层210a电连接。
所述金属-绝缘层-多晶硅（MIP）结构的电容器还包括位于所述第一金属层上的第二介质层209a，所述第一插塞212a穿过所述第二介质层209a与所述第一金属层208a电连接。在本发明的实施例中，第一介质层204a和第二介质层209a的材料为氧化硅和氮化硅中的一种或两种组合。第一插塞212a和第二插塞212a’材料为铜、钨或铝。第一硅化物阻挡层207a为高温氧化（HTO）层，氧化硅-氮化硅-氧化硅(ONO)堆积层，或高K介电层等的绝缘层。形成所述金属-绝缘层-多晶硅（MIP）结构的电容器可以参照上文所述。
综上所述，根据本发明实施例提供的金属-绝缘层-多晶硅（MIP）结构的电容器及其形成方法，作为电容器下极板的第一多晶硅层203a可以和逻辑器件（比如，MOS晶体管）的栅极结构同时形成，电容器的中间介质层为采用自对准工艺形成的自对准硅化物207a，用于隔离所形成的MIP电容的上极板和下级板，作为电容器上极板的第一金属层208a可以和传统工艺的逻辑器件的硅化物金属层同时形成。与传统的PIP或者MIM结构的电容器的形成工艺相比，形成本发明实施例提供的金属-绝缘层-多晶硅（MIP）结构的电容器不需要额外的形成中间介质层和顶层多晶硅层或者金属层的工艺步骤，能够简化工艺步骤，降低工艺成本。
其次，本发明的实施例中，第一区域10的第一硅化物阻挡层207a覆盖部分第一多晶硅层203a的表面，以及所述第一多晶硅层203a和第一介质层204a一侧的侧壁，所述第一多晶硅层203a还具有未被第一硅化物阻挡层覆盖的部分，这样电容器下极板的第一多晶硅层与所述第二介质层直接接触，后续形成与第一多晶硅层203a连接的导电插塞时，仅需要刻蚀第二介质层，工艺步骤简单易控制，形成的电容器的性能稳定。
需要说明的是，在第二区域20形成第一介质层204b和第一多晶硅层203b之后，在所述第一介质层204b和第一多晶硅层203b两侧的半导体衬底200表面形成侧墙，并在所述第一多晶硅层203b和侧墙两侧的半导体衬底200内形成源极区和漏极区，从而形成晶体管；所述晶体管为PMOS管或NMOS管，也可以是由PMOS管和NMOS管构成的CMOS管。
另外，通过控制第一硅化物阻挡层207a的厚度可以调节所需形成的MIP电容值的大小，优选的，所述第一硅化物阻挡层207a的厚度大于或者等于200埃。在本发明的一个实施例中，当所述第一硅化物阻挡层207a的厚度为400埃，所形成的MIP电容器的电容值约为1fF/um2。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种形成电容器的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；
在所述半导体衬底的浅沟槽隔离结构上形成栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；
在所述第一多晶硅层的一部分的表面上形成第一硅化物阻挡层；
在所述第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层；
在所述半导体衬底上形成层间介质层，所述层间介质层覆盖所述金属硅化物层和第一金属层；
在所述层间介质层内分别形成第一插塞和第二插塞以分别和所述第一金属层和金属硅化物层电连接。
2.如权利要求1所述的电容器的形成方法，其特征在于，所述栅极结构和所述半导体衬底上其他区域的形成MOS晶体管的栅极结构的步骤同时形成。
3.如权利要求1所述的电容器的形成方法，其特征在于，所述在第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层包括：
形成金属覆盖层，所述金属覆盖层覆盖所述第一硅化物阻挡层、第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分；
对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层反应，生成金属硅化物层；
在对应第一硅化物阻挡层位置的金属覆盖层上形成光刻胶层；
以光刻胶层为掩膜，去除未反应的金属覆盖层；
去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层。
4.如权利要求3所述的电容器的形成方法，其特征在于，形成层间介质层之前、形成金属硅化物层之后还包括：在所述第一金属层上形成第二介质层。
5.如权利要求1所述的电容器的形成方法，其特征在于，所述在第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分形成金属硅化物层以及在所述第一硅化物阻挡层上形成第一金属层包括：
形成金属覆盖层，所述金属覆盖层覆盖所述第一硅化物阻挡层、第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分；
在所述金属覆盖层上形成第二介质层；
对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层反应，生成金属硅化物层；
在对应第一硅化物阻挡层位置的第二介质层上形成光刻胶层；
以光刻胶层为掩膜，依次去除第二介质层以及未反应的金属覆盖层；
去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层、对应第一金属层上的第二介质层形成蚀刻停止层。
6.如权利要求3至5中任一项所述的电容器的形成方法，其特征在于，还包括对所述金属硅化物层进行第二退火，以进一步降低金属硅化物层的电阻率。
7.如权利要求4或5所述的电容器的形成方法，其特征在于，形成所述第一插塞包括：
刻蚀所述层间介质层，形成第一开口，所述第一开口暴露出蚀刻停止层；
去除蚀刻停止层，暴露出第一金属层；
在所述第一开口内填充导电材料形成第一插塞。
8.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底在第一区域内形成有浅沟槽隔离结构；
在所述半导体衬底的第一区域的浅沟槽隔离结构上和第二区域表面分别形成栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；
在所述第二区域的栅极结构两侧的半导体衬底内分别形成源极区和漏极区；
在所述第一区域的第一多晶硅层的一部分的表面上形成第一硅化物阻挡层；
在所述第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层，以及在所述第一区域的第一硅化物阻挡层上形成第一金属层；
形成覆盖第一区域和第二区域的层间介质层，所述层间介质层覆盖第一金属层和金属硅化物层；
在所述层间介质层内分别形成第一插塞和第二插塞以分别与第一区域的第一金属层和金属硅化物层电连接。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述在第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层、以及在所述第一区域的第一硅化物阻挡层上形成第一金属层包括：
在所述第一区域和第二区域形成金属覆盖层；
对所述金属覆盖层进行第一退火，使金属覆盖层与暴露出的第一多晶硅层以及源极区和漏极区反应，生成金属硅化物层；
在对应第一区域的第一硅化物阻挡层位置的金属覆盖层上形成光刻胶层；
以光刻胶为掩膜，去除未反应的金属覆盖层；
去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，形成层间介质
层之前还包括：在所述第一金属层上形成第二介质层，所述第二介质层用
作蚀刻停止层。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，所述在第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、第二区域的源极区和漏极区的位置形成金属硅化物层、以及在所述第一区域的第一硅化物阻挡层上形成第一金属层包括：
在所述第一区域和第二区域形成金属覆盖层；
在所述金属覆盖层上形成第二介质层；
对所述金属覆盖层进行第一退火，使金属覆盖层与第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分、以及第二区域的源极区和漏极区反应，生成金属硅化物层；
在对应第一硅化物阻挡层位置的第二介质层上形成光刻胶层；
以光刻胶层为掩膜，依次去除蚀刻第二介质层以及未反应的金属覆盖层；
去除光刻胶层，覆盖在第一硅化物阻挡层上的金属覆盖层形成第一金属层、对应第一金属层上的第二介质层形成蚀刻停止层。
12.如权利要求9至11中任一项所述的半导体器件的形成方法，其特征在于，
还包括对金属硅化物层进行第二退火，以进一步降低金属硅化物层的电阻率。
13.如权利要求10或11所述的半导体器件的形成方法，其特征在于，形成所述第一插塞包括：
刻蚀所述层间介质层，形成第一开口，所述第一开口暴露出蚀刻停止层；
去除蚀刻停止层，暴露出第一金属层；
在所述第一开口内填充导电材料形成第一插塞。
14.一种电容器，其特征在于，包括：
半导体衬底，所述半导体衬底内具有浅沟槽隔离结构；
位于所述半导体衬底的浅沟槽隔离结构上的栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；
位于所述第一多晶硅层的一部分表面上的第一硅化物阻挡层；
位于所述第一多晶硅层的未被所述第一硅化物阻挡层覆盖的部分上的金属硅化物层以及位于所述第一硅化物阻挡层上的第一金属层；
位于所述半导体衬底上的层间介质层，所述层间介质层覆盖金属硅化物层和第一金属层；
位于层间介质层内的第一插塞和第二插塞，所述第一插塞和第二插塞分别与所述第一金属层和金属硅化物层电连接。
15.如权利要求14所述的电容器，其特征在于，还包括位于所述第一金属层上的第二介质层，所述第一插塞穿过所述第二介质层与所述第一金属层电连接。
16.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底在第一区域内形成有浅沟槽隔离结构；
位于所述半导体衬底的第一区域的浅沟槽隔离结构上和第二区域表面的栅极结构，所述栅极结构包括第一多晶硅层和第一介质层；
位于所述第二区域的栅极结构两侧的半导体衬底内的源极区和漏极区；
位于所述第一区域的第一多晶硅层的一部分表面上的第一硅化物阻挡层；
位于所述第一区域的第一多晶硅层的未被第一硅化物阻挡层覆盖的部分上的、以及第二区域的源极区和漏极区上的金属硅化物层；
位于所述第一区域的第一硅化物阻挡层上的第一金属层；
覆盖第一区域和第二区域的层间介质层，所述层间介质层覆盖金属硅化物层和第一金属层；
位于所述层间介质层内的第一插塞和第二插塞，所述第一插塞和第二插塞分别与第一区域的第一金属层和金属硅化物层电连接。
17.如权利要求16所述半导体器件，其特征在于，还包括位于所述第一金属层上的第二介质层，所述第一插塞穿过所述第二介质层与所述第一金属层电连接。
CN201310654526.7A 2013-12-05 2013-12-05 电容器、半导体器件及其形成方法 Active CN104701136B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310654526.7A CN104701136B (zh) 2013-12-05 2013-12-05 电容器、半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310654526.7A CN104701136B (zh) 2013-12-05 2013-12-05 电容器、半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN104701136A true CN104701136A (zh) 2015-06-10
CN104701136B CN104701136B (zh) 2018-09-07

Family

ID=53348140

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310654526.7A Active CN104701136B (zh) 2013-12-05 2013-12-05 电容器、半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN104701136B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039535A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 电容器件及其形成方法
CN110120340A (zh) * 2015-06-16 2019-08-13 原相科技股份有限公司 半导体元件及其制造方法
CN110491862A (zh) * 2019-07-26 2019-11-22 上海华虹宏力半导体制造有限公司 Mip电容的制造方法
CN110491781A (zh) * 2019-07-26 2019-11-22 上海华虹宏力半导体制造有限公司 Mip电容的制造方法
CN116314234A (zh) * 2023-05-19 2023-06-23 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及cmos图像传感器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1218993A (zh) * 1997-11-27 1999-06-09 三菱电机株式会社 半导体器件及其制造方法
US20010010955A1 (en) * 1999-01-04 2001-08-02 Taiwan Semiconductor Manufacturing Company High performance MIM (MIP) ic capacitor process
CN101083265A (zh) * 2006-05-31 2007-12-05 万国半导体股份有限公司 用单层多晶硅工艺形成高薄层电阻量电阻器和高电容量电容器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1218993A (zh) * 1997-11-27 1999-06-09 三菱电机株式会社 半导体器件及其制造方法
US20010010955A1 (en) * 1999-01-04 2001-08-02 Taiwan Semiconductor Manufacturing Company High performance MIM (MIP) ic capacitor process
CN101083265A (zh) * 2006-05-31 2007-12-05 万国半导体股份有限公司 用单层多晶硅工艺形成高薄层电阻量电阻器和高电容量电容器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110120340A (zh) * 2015-06-16 2019-08-13 原相科技股份有限公司 半导体元件及其制造方法
CN110120340B (zh) * 2015-06-16 2024-01-05 原相科技股份有限公司 半导体元件及其制造方法
CN107039535A (zh) * 2016-02-03 2017-08-11 中芯国际集成电路制造(上海)有限公司 电容器件及其形成方法
CN107039535B (zh) * 2016-02-03 2019-12-31 中芯国际集成电路制造(上海)有限公司 电容器件及其形成方法
CN110491862A (zh) * 2019-07-26 2019-11-22 上海华虹宏力半导体制造有限公司 Mip电容的制造方法
CN110491781A (zh) * 2019-07-26 2019-11-22 上海华虹宏力半导体制造有限公司 Mip电容的制造方法
CN116314234A (zh) * 2023-05-19 2023-06-23 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及cmos图像传感器
CN116314234B (zh) * 2023-05-19 2023-08-01 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及cmos图像传感器

Also Published As

Publication number Publication date
CN104701136B (zh) 2018-09-07

Similar Documents

Publication Publication Date Title
US11158737B2 (en) LDMOS component, manufacturing method therefor, and electronic device
US9024389B2 (en) Borderless contact for ultra-thin body devices
US9349633B2 (en) Semiconductor devices and methods of manufacturing the same
CN100570892C (zh) 半导体器件及其制造方法
CN104465521A (zh) 半导体器件的制造方法和半导体器件
US8492811B2 (en) Self-aligned strap for embedded capacitor and replacement gate devices
CN103715133B (zh) Mos晶体管及其形成方法
CN104701136A (zh) 电容器、半导体器件及其形成方法
US6171954B1 (en) Method of manufacturing self-aligned contact
US8921202B2 (en) Semiconductor device and fabrication method thereof
CN103050380A (zh) 半导体器件的形成方法
CN110797406A (zh) 横向扩散金属氧化物半导体器件及其制造方法
US10128368B2 (en) Double gate trench power transistor and manufacturing method thereof
CN103077926B (zh) 半导体器件的形成方法
CN109427785B (zh) 包含电容的装置及其形成方法
US20100276810A1 (en) Semiconductor device and fabrication method thereof
US7098102B2 (en) Shallow trench isolation structure and dynamic random access memory, and fabricating methods thereof
CN111326509A (zh) 包括电容器的半导体装置及其制造方法及电子设备
CN113241345B (zh) 半导体器件结构及其形成方法
US7557012B2 (en) Method for forming surface strap
CN111916399B (zh) 一种半导体器件的制备方法以及半导体器件
CN104425344A (zh) 半导体结构及其形成方法
CN114156183A (zh) 分离栅功率mos器件及其制造方法
US6309925B1 (en) Method for manufacturing capacitor
CN100499042C (zh) 制作电容器的方法及包含此种电容器的单片式集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant