CN110120340B - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明提出一种半导体元件及其制造方法。半导体元件的制造方法包括：提供基板；于基板上形成半导体堆叠结构；于半导体堆叠结构上形成堆叠覆盖层的至少一部分，其中堆叠覆盖层的至少一部分包括氮化层；移除氮化层的一部分；完成堆叠覆盖层的所有部分；于堆叠覆盖层上形成保护层，并蚀刻保护层，以形成至少一开孔，其中氮化层未被开孔所暴露；以及从开孔通入一蚀刻材料，以蚀刻基板。本发明另提出一种采用上述方法形成的半导体元件。
Description
本申请是2015年6月16日提交的申请号为201510332823.9、发明名称为“半导体元件及其制造方法”之申请的分案申请。
技术领域
本发明涉及一种半导体元件及其制造方法，特别是指一种具有堆叠覆盖层，而能使氮化层免于受到蚀刻材料破坏的半导体元件及其制造方法。
背景技术
请参考图1A-1B，其显示现有半导体元件的制造方法的流程剖视示意图。如图1A所示，现有技术的半导体元件10的制造方法中，基板11上形成有半导体堆叠结构19。于半导体堆叠结构上19，形成一堆叠覆盖层15。半导体堆叠结构19包括有一栅极结构13及一间隔层14。其中，半导体堆叠结构19的形成方式为:于基板11上形成浅沟槽隔离(shallow trenchisolation,STI)结构12，且于该STI结构12上形成栅极结构13及间隔层14。其中，根据图1A的剖视图视之，由下而上，栅极结构13包括有：第一栅极层131、栅极氮化介电层132、栅极氧化介电层133及第二栅极层134。间隔层14包括间隔氧化层14b以及间隔氮化层14a。根据图1A的剖视图视之，由下而上，堆叠覆盖层15包括有：第一覆盖氧化层151、氮化层152及第二覆盖氧化层153。堆叠覆盖层15上形成有一保护层16，其中该保护层16经过蚀刻后，形成有一开孔161。
接着，如图1B所示，在现有技术的半导体元件的制造方法中，当欲蚀刻基板11时，会从开孔161通入一蚀刻材料，例如六氟化硫(SF6)。不幸地，由于六氟化硫(SF6)会攻击堆叠覆盖层15的氮化层152，如图1B中箭头所示，这将使氮化层152受损，影响半导体元件10的结构。
有鉴于此，本发明即针对上述现有技术的不足，提出一种具有堆叠覆盖层，而能使氮化层免于受到蚀刻材料的破坏的半导体元件的制造方法。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提供一种半导体元件及其制造方法，该半导体元件具有堆叠覆盖层，而能使氮化层免于受到蚀刻材料的破坏。
为达上述目的，就其中一观点言，本发明提供了一种半导体元件的制造方法。其包括下列步骤。首先，提供一基板。接着，于该基板上形成一半导体堆叠结构。而后，于该半导体堆叠结构上形成一堆叠覆盖层的至少一部分，其中该堆叠覆盖层的该至少一部分包括一氮化层。接着，移除该氮化层的一部分。然后，完成该堆叠覆盖层的所有部分。接着，于该堆叠覆盖层上形成一保护层，并蚀刻该保护层，以形成至少一开孔，其中该氮化层未被该开孔所暴露。接着，从该开孔通入一蚀刻材料，以蚀刻该基板。
在一种较佳的实施型态中，于该基板上形成该半导体堆叠结构的方法步骤包括下列步骤。首先，于该基板上形成一浅沟槽绝缘结构。接着，于该浅沟槽绝缘结构上形成一栅极结构及一间隔层。
在一种较佳的实施型态中，形成该栅极结构的方法步骤包括下列步骤。首先，形成一第一栅极层于该浅沟槽绝缘结构上。接着，形成一栅极氮化介电层于该第一栅极层上。接着，形成一栅极氧化介电层于该栅极氮化介电层上。接着，形成一第二栅极层于该栅极氧化介电层上。
在一种较佳的实施型态中，形成该间隔层的方法步骤包括下列步骤。首先，形成一间隔氧化层于该栅极结构的侧壁外。接着，形成一间隔氮化层于该间隔氧化层的侧壁外。
在一种较佳的实施型态中，于该半导体堆叠结构上形成该堆叠覆盖层的至少一部分的方法步骤包括下列步骤。首先，形成一第一覆盖氧化层于该半导体堆叠结构上。接着，形成一氮化层于该第一覆盖氧化层上。
在一种较佳的实施型态中，完成该堆叠覆盖层的所有部分的方法步骤包括形成该第二覆盖氧化层于该氮化层的剩余部分之上。
在一种较佳的实施型态中，该蚀刻材料包括六氟化硫(SF6)或二氟化氙(XeF2)。
为达上述目的，就另一观点言，本发明提供了一种半导体元件的制造方法。其包括下列步骤。首先，提供一基板。接着，于该基板上形成一半导体堆叠结构。接着，于该半导体堆叠结构上形成一堆叠覆盖层，其中该堆叠覆盖层包括一氮化层。接着，于该堆叠覆盖层上形成一保护层，并蚀刻该保护层，以形成至少一开孔，其中该开孔暴露出该至少部分氮化层。接着，于该开孔的侧壁形成一保护氧化层，以覆盖该至少部分氮化层。接着，从该开孔通入一蚀刻材料，以蚀刻该基板。
在一种较佳的实施型态中，于该半导体堆叠结构上形成该堆叠覆盖层的方法步骤包括下列步骤。首先，形成一第一覆盖氧化层于该半导体堆叠结构上。接着，形成该氮化层于该第一覆盖氧化层上。接着，形成一第二覆盖氧化层于该氮化层上。
为达上述目的，就又一观点言，本发明提供了一种半导体元件。其包括一基板、一半导体堆叠结构、一堆叠覆盖层以及一保护层。半导体堆叠结构配置于该基板上。堆叠覆盖层覆盖于该半导体堆叠结构上，其中该堆叠覆盖层依序堆叠有一第一覆盖氧化层、一氮化层与一第二覆盖氧化层。保护层配置于该堆叠覆盖层上并具有至少一开孔，其中该开孔暴露出部分该第一覆盖氧化层与部分该第二覆盖氧化层，而该氮化层未被该开孔所暴露。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A-1B显示现有半导体元件的制造方法的流程剖视示意图；
图2A-2F显示本发明的第一个实施例的流程剖视示意图；
图3A-3E显示本发明的第二个实施例的流程剖视示意图。
图中符号说明
〔现有技术〕
10 现有半导体元件
11 现有基板
12 现有浅沟槽隔离结构
13 现有栅极结构
131 现有第一栅极层
132 现有栅极氮化介电层
133 现有栅极氧化介电层
134 现有第二栅极层
14 现有间隔层
14a 现有间隔氮化层
14b 现有间隔氧化层
15 现有堆叠覆盖层
151 现有第一覆盖氧化层
152 现有氮化层
153 现有第二覆盖氧化层
16 现有保护层
161 现有开孔
19 现有半导体堆叠结构
AA’ 现有线条
〔本发明〕
20、30 半导体元件
21 基板
22 浅沟槽隔离结构
23 栅极结构
231 第一栅极层
232 栅极氮化介电层
233 栅极氧化介电层
234 第二栅极层
24 间隔层
24a 间隔氮化层
24b 间隔氧化层
25 堆叠覆盖层
251 第一覆盖氧化层
252 氮化层
253 第二覆盖氧化层
26 保护层
261 开孔
272 保护氧化层
29 半导体堆叠结构
BB’ 线条
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一较佳实施例的详细说明中，将可清楚的呈现。本发明中的图式均属示意，主要意在表示各装置以及各元件之间的功能作用关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2A-2F，其显示本发明的第一个实施例的流程剖视示意图。值得注意的是，本实施例意在说明本发明的主要特征，因此，在一般标准的半导体元件的制造方法中所需要的例如微影制程步骤(图未示)与离子植入制程步骤(图未示)或是其他与本发明的重点无关的步骤已为本领域技术人员所熟知，在此将不予赘述。
如图2A所示，在本实施例的半导体元件的制造方法中，首先，提供基板21，并于基板21上形成一半导体堆叠结构29。于半导体堆叠结构29上，形成一堆叠覆盖层25。半导体堆叠结构29包括有一栅极结构23及一间隔层24。在一实施例中，半导体堆叠结构29的形成方式可以是先于基板21上形成一浅沟槽隔离(shallow trench isolation,STI)结构22，之后于STI结构22上形成栅极结构23及间隔层24。其中，在一实施例中，基板21例如但不限于为P型硅基板，在另一实施例中，基板21亦可以为其他半导体基板。本实施例是以于基板21上形成一STI结构22作为举例说明。在另一实施例中，也可于基板21上以氧化制程形成一区域氧化(local oxidation of silicon,LOCOS)结构来取代上述的STI结构22，上述仅为举例说明，但不限于此。
根据图2A的剖视图视之，由下而上，栅极结构23包括有一第一栅极层231、一栅极氮化介电层232、一栅极氧化介电层233及一第二栅极层234。其中，第一栅极层231形成于浅沟槽隔离结构22上。栅极氮化介电层232形成于第一栅极层上231。栅极氧化介电层233形成于栅极氮化介电层232上。第二栅极层234形成于栅极氧化介电层233上。
在本实施例中，第一栅极层231及第二栅极层234用以作为栅极结构23的电性接点，其包括导电材质，例如但不限于为金属或具有P型或N型杂质掺杂的多晶硅(Poly-Si)。
根据图2A的剖视图视之，由下而上，间隔层24包括间隔氧化层24b以及间隔氮化层24a。间隔氧化层24b形成于栅极结构23的侧壁外并且包覆栅极结构23的侧壁。间隔氮化层24a形成于间隔氧化层24b的侧壁外。在本实施例中，间隔氧化层24b以及间隔氮化层24a包括绝缘材料。
需说明的是，本发明并不局限于应用在上述的栅极结构与间隔层结构。举例而言，栅极结构不必须包括双栅极，又间隔层结构不必须包括复合的双重间隔层。
接着，如图2B所示，于半导体堆叠结构29上(亦即于栅极结构23上及间隔层24的侧壁外)，形成堆叠覆盖层25的至少一部分。其中，在本实施例中，形成堆叠覆盖层25的至少一部分的方法包括下列步骤。先形成一第一覆盖氧化层251于半导体堆叠结构29上(亦即于栅极结构23上及间隔层24的侧壁外)。接着，再形成一氮化层252于第一覆盖氧化层251上。亦即，“堆叠覆盖层25的至少一部分”包括氮化层252。在一实施例中，氮化层252可为SixNy材料。
本实施例的特点是如图2C所示的步骤，在完成堆叠覆盖层25之前，先移除氮化层252的一部分(亦即图2C的箭头所示的部分)。图2C所示的步骤可通过微影与蚀刻来完成。
接着，如图2D所示，形成一第二覆盖氧化层253于氮化层252的剩余部分之上。如此一来，完成了堆叠覆盖层25的所有部分。亦即，堆叠覆盖层25包括第一覆盖氧化层251、氮化层252的剩余部分及第二覆盖氧化层253。特别地，本实施例与现有技术不同点在于：在现有技术中，从图1A的线条AA’观之，由下而上，堆叠覆盖层15包括第一覆盖氧化层151、氮化层152及第二覆盖氧化层153。然而，在本实施例中，根据图2D的线条BB’视之，由下而上，堆叠覆盖层25包括第一覆盖氧化层251及第二覆盖氧化层253，但在线条BB’的位置则不包括氮化层252。
接着，如图2E所示，于堆叠覆盖层25上形成一保护层26，并蚀刻保护层26，以形成一开孔261。在本实施例中，蚀刻保护层26的方式可以是采用干式蚀刻或湿式蚀刻、等向性蚀刻或非等向蚀刻，其中本实施例可以采用非等向蚀刻形成上述开孔261，具体实施方式可以是采用感应耦合电浆(inductive coupling plasma，ICP)蚀刻法进行蚀刻，但并不限于此。
值得注意的是，本实施例中，由于在图2C步骤中移除了氮化层252的一部分，因此在图2E中，氮化层252因一部分被去除而不邻接开孔261，故，在本实施例中，氮化层252未被开孔261所暴露。
接着，如图2F所示，从开孔261通入一蚀刻材料，其中本实施例是以等向性蚀刻制成的方式蚀刻基板21以形成如图2F所绘示的结构，至此便完成了具有堆叠覆盖层的半导体元件20。在本实施例中，蚀刻材料可以是采用气体或是液体方式，本实施例是以六氟化硫(SF6)或二氟化氙(XeF2)进行举例说明。
值得注意的是，由于氮化层252未被开孔261所暴露，因此，氮化层252的剩余部分免于受到蚀刻材料的破坏。故半导体元件20的整体结构得以保全。
请参考图3A-3E，其显示本发明的第二个实施例的流程剖视示意图。值得注意的是，本实施例意在说明本发明的主要特征，因此，在一般标准的半导体元件的制造方法中所需要的例如微影制程步骤(图未示)与离子植入制程步骤(图未示)或是其他与本发明的重点无关的步骤已为本领域技术人员所熟知，在此将不予赘述。
如图3A所示，在本实施例的具有堆叠覆盖层的半导体元件的制造方法中，首先，提供基板21，并于基板21上形成一半导体堆叠结构29。于半导体堆叠结构上29，形成一堆叠覆盖层25。半导体堆叠结构29包括有一栅极结构23及一间隔层24。在一实施例中，半导体堆叠结构29的形成方式为可以是先于基板21上形成一浅沟槽隔离(shallow trenchisolation,STI)结构22，之后于STI结构22上形成栅极结构23及间隔层24。本实施例所示的基板21、浅沟槽隔离结构22、栅极结构23及间隔层24皆相似于上述的第一实施例，在此不予赘述。
接着，如图3B所示，于半导体堆叠结构29上(亦即于栅极结构23上及间隔层24的侧壁外)，形成堆叠覆盖层25的所有部分。其中，在本实施例中，形成堆叠覆盖层25的所有部分的方法步骤包括下列步骤。先形成一第一覆盖氧化层251于半导体堆叠结构29上(亦即于栅极结构23上及间隔层24的侧壁外)。接着，再形成一氮化层252于第一覆盖氧化层251上。接着，再形成一第二覆盖氧化层253于氮化层252之上。如此一来，完成了堆叠覆盖层25的所有部分。亦即，堆叠覆盖层25包括第一覆盖氧化层251、氮化层252及第二覆盖氧化层253。
接着，如图3C所示，于堆叠覆盖层25上形成一保护层26，并蚀刻保护层26，以形成一开孔261。本实施例所示的保护层26的材料及开孔261的形成方式皆相似于上述的第一实施例，在此不予赘述。
接着，如图3D所示，于开孔261的侧壁形成一保护氧化层272。
接着，如图3E所示，从开孔261通入一蚀刻材料，其中本实施例是以等向性蚀刻制成的方式蚀刻基板21以形成如图3E所绘示的结构，至此便完成了具有堆叠覆盖层的半导体元件30。类似于上述的第一实施例，蚀刻材料可以是采用气体或是液体方式，本实施例是以六氟化硫(SF6)或二氟化氙(XeF2)进行举例说明。
值得注意的是，本实施例与图1B所示现有技术不同的是：在图1B所示的现有技术中，开孔161的侧壁没有形成任何其他材料。然而，在本实施例的图3D中，由于开孔261的侧壁具有保护氧化层272，且由于保护氧化层272可以耐受蚀刻材料六氟化硫(SF6)或二氟化氙(XeF2)的蚀刻，故半导体元件30的整体结构得以保全。
在一实施例中，本案的半导体元件的制造方法可应用于制造红外线温度感测模块中的温度感测元件。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。凡此种种，皆可根据本发明的教示类推而得，因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求任一项也不应以此为限。
Claims (6)
1.一种半导体元件的制造方法，其特征在于，包括：
提供一基板；
于该基板上形成一半导体堆叠结构；
于该半导体堆叠结构上形成一第一覆盖氧化层；
形成一氮化层于该第一覆盖氧化层上以形成一堆叠覆盖层的至少一部分，其中该堆叠覆盖层的该至少一部分包括该氮化层；
移除该氮化层位于该半导体堆叠结构两侧向外延伸的部分；形成一第二覆盖氧化层于该氮化层的剩余部分之上以完成该堆叠覆盖层的所有部分；
于该堆叠覆盖层上形成一保护层，并以非等向性蚀刻该保护层，以形成暴露部分该半导体堆叠结构的至少一开孔，其中该氮化层未被该开孔所暴露；以及
从该开孔通入一蚀刻材料，以等向性蚀刻该基板。
2.如权利要求1所述的半导体元件的制造方法，其中，于该基板上形成该半导体堆叠结构的方法包括：
于该基板上形成一浅沟槽绝缘结构；以及
于该浅沟槽绝缘结构上形成一栅极结构及一间隔层。
3.如权利要求2所述的半导体元件的制造方法，其中，形成该栅极结构的方法包括：
形成一第一栅极层于该浅沟槽绝缘结构上；
形成一栅极氮化介电层于该第一栅极层上；
形成一栅极氧化介电层于该栅极氮化介电层上；以及
形成一第二栅极层于该栅极氧化介电层上。
4.如权利要求2所述的半导体元件的制造方法，其中，形成该间隔层的方法包括：
形成一间隔氧化层于该栅极结构的侧壁外；以及
形成一间隔氮化层于该间隔氧化层的侧壁外。
5.如权利要求1所述的半导体元件的制造方法，其中，该蚀刻材料包括六氟化硫或二氟化氙。
6.一种半导体元件，其特征在于，包括：
一基板；
一半导体堆叠结构，配置于该基板上；
一堆叠覆盖层，覆盖于该半导体堆叠结构上，其中该堆叠覆盖层依序堆叠有一第一覆盖氧化层、一氮化层与一第二覆盖氧化层；以及
一保护层，配置于该堆叠覆盖层上并具有至少一开孔，其中该开孔暴露出部分该第一覆盖氧化层与部分该第二覆盖氧化层，而该氮化层未被该开孔所暴露；
其中该开孔以非等向性蚀刻而形成，并从该开孔通入一蚀刻材料以等向性蚀刻该基板而于该半导体堆叠结构下方形成一空室，其中部分该空室位于该半导体堆叠结构正下方。
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Citations (4)
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|---|---|---|---|---|
| CN102856258A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN103972293A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 侧墙结构、侧墙结构的制备方法、cmos器件 |
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| KR100550343B1 (ko) * | 2003-11-21 | 2006-02-08 | 삼성전자주식회사 | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 |
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| KR20060076518A (ko) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
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| US8936977B2 (en) * | 2012-05-29 | 2015-01-20 | Globalfoundries Singapore Pte. Ltd. | Late in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations |
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Patent Citations (4)
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|---|---|---|---|---|
| CN102856258A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104412373A (zh) * | 2012-07-16 | 2015-03-11 | 德克萨斯仪器股份有限公司 | 减少应变沟道PMOS晶体管的聚晶电极上的SiGe异常生长的形成的方法 |
| CN104701136A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 电容器、半导体器件及其形成方法 |
| CN103972293A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 侧墙结构、侧墙结构的制备方法、cmos器件 |
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