CN110690221B - 一种沟道结构的制备方法及存储结构 - Google Patents

一种沟道结构的制备方法及存储结构 Download PDF

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Abstract

本发明实施例公开了一种沟道结构的制备方法及存储结构。所述沟道结构的制备方法，包括：穿过衬底上的堆叠结构形成沟道柱，所述沟道柱至少包括存储器层；对所述沟道柱的底部进行第一刻蚀，以贯穿所述沟道柱底部所述存储器层和覆盖于所述存储器层之上的保护层；对所述沟道柱的底部进行第二刻蚀，以去除所述沟道柱的所述存储器层，使得所述存储器层的底端形状为直的。如此，在去除保护层之后在沟道柱底部形成较大的横向空间，有利于后续沉积的沟道层与外延层的连接，提高沟道的电学性能，进而提高3D NAND存储器的性能。

Description

一种沟道结构的制备方法及存储结构
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及一种沟道结构的制备方法及存储结构。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已接近实际扩展的极限，为了进一步提高存储容量以及降低存储成本，三维的闪存存储器（3D NAND）技术得到了迅速发展。
现有的3D NAND制造工艺中，随着氧化物-氮化物（O-N，Oxide-Nitride）堆叠结构的层叠数目越来越多，深沟道柱的高宽比越来越大。同时，位于衬底上的堆叠结构存在阻挡层、存储层、隧穿层、保护层和外延层等多种膜层，使得在3D NAND中形成通刻蚀沟道柱的难度越来越大，通常需要实施高能粒子轰击，以形成穿通至外延层的沟道柱。
发明内容
有鉴于此，本发明实施例期望提供一种沟道结构的制备方法及存储结构。
本发明的技术方案是这样实现的：
本发明实施例提供了一种沟道结构的制备方法，包括：
穿过衬底上的堆叠结构形成沟道柱，所述沟道柱至少包括存储器层；
对所述沟道柱的底部进行第一刻蚀，以贯穿所述沟道柱底部所述存储器层和覆盖于所述存储器层之上的保护层；
对所述沟道柱的底部进行第二刻蚀，以去除所述沟道柱的所述存储器层，使得所述存储器层的底端形状为直的。
基于上述方案，所述沟道结构的制备方法还包括：在对所述沟道柱的底部进行第二刻蚀时，通过所述第二刻蚀去除所述沟道柱侧壁部分所述存储器层，使得所述存储器层的底部与所述沟道柱底部分离。
基于上述方案，所述沟道结构的制备方法还包括：
所述对所述沟道柱的底部进行第二刻蚀，包括：采用湿法刻蚀对所述沟道柱的底部进行所述第二刻蚀。
基于上述方案，所述沟道结构的制备方法还包括：所述湿法刻蚀采用的刻蚀液体包括磷酸和氢氟酸。
基于上述方案，所述沟道结构的制备方法还包括：对所述沟道柱的底部进行第二刻蚀之后，去除覆盖于所述存储器层之上的所述保护层；在所述存储器层的径向内侧沉积沟道层。
本发明实施例提供了一种存储结构，包括：
衬底；
位于所述衬底上的堆叠结构；
穿过所述堆叠结构的沟道柱；
所述沟道柱包括存储器层和沟道层，所述沟道层位于所述存储器层的径向内侧；
所述存储器层的底端形状为直的。
基于上述方案，所述存储结构还包括：
所述堆叠结构包括交替堆叠的栅极层和层间绝缘层，其中，与最底层栅极层接触的所述层间绝缘层为最底层层间绝缘层；
所述沟道层的底端沿径向向外的方向凸出，并与所述最底层层间绝缘层接触，所述存储器层位于所述沟道层的凸出部分的上方。
基于上述方案，所述存储结构还包括：
所述堆叠结构包括交替堆叠的栅极层和层间绝缘层，其中，与最底层栅极层接触的所述层间绝缘层为最底层层间绝缘层；
所述最底层层间绝缘层与沟道层的底部之间被所述存储器层的底部分隔开。
基于上述方案，所述存储结构还包括：
穿过所述衬底的外延层，所述外延层沿所述沟道柱的轴向延伸至所述沟道层；
所述沟道层具有穿过所述外延层的表层的凸起；
所述存储器层的底部内径大于所述凸起的直径。
与现有技术相比，本发明的有益效果主要体现在：
本发明实施例提供的一种沟道结构的制备方法，在第一刻蚀后增加第二刻蚀工序去除沟道柱的存储器层，使得存储器层的底端形状为直的。因此，就会在沟道柱底部形成较大的横向空间，有利于后续沉积的沟道层与外延层的连接，从而增大沟道电流，提升沟道的电学性能。本发明实施例提供的存储结构，具备较大的沟道电流，其沟道具有良好的电学性能，进而提高3D NAND存储器的性能。
附图说明
图1为一种3D NAND存储器的沟道结构的剖面示意图；
图2为本发明实施例提供的一种沟道结构的制备方法流程示意图；
图3为本发明实施例提供的一种沟道结构的剖面示意图；
图4为本发明实施例提供的一种沟道结构沉积阻挡层后的剖面示意图；
图5为本发明实施例提供的一种沟道结构沉积存储层后的剖面示意图；
图6为本发明实施例提供的一种沟道结构沉积隧穿层后的剖面示意图；
图7为本发明实施例提供的一种沟道结构沉积保护层后的剖面示意图；
图8为本发明实施例提供的一种沟道结构第一刻蚀后的剖面示意图；
图9（a）为本发明实施例提供的一种沟道结构第二刻蚀后的剖面示意图；
图9（b）为本发明实施例提供的一种沟道结构第二刻蚀后的剖面示意图；
图10（a）为本发明实施例提供的一种沟道结构去除保护层后的剖面示意图；
图10（b）为本发明实施例提供的一种沟道结构去除保护层后的剖面示意图；
图11（a）为本发明实施例提供的一种沟道结构沉积沟道层后的剖面示意图；
图11（b）为本发明实施例提供的一种沟道结构沉积沟道层后的剖面示意图。
具体实施方式
以下结合说明书附图及具体实施例对本发明的技术方案做进一步的详细阐述。应当理解，此处所描述的具体实施例仅用于解释本发明的技术方案，并不用于限定本发明的保护范围。
通常情况下如图1所示，用于3D NAND存储器的堆叠结构包括：由衬底100和在衬底100表面形成的层间绝缘层110和栅极层120交替层叠的堆叠结构10，其中，层间绝缘层110由氧化硅构成，栅极层120由氮化硅构成，上述堆叠结构10可称为O-N堆叠结构。其中，由氮化硅构成的栅极层120在后续工艺中替换为金属栅极层。在堆叠结构10中形成有贯穿该堆叠结构的沟道柱130。该沟道柱130的底部形成有从衬底100外延生长出的外延层140，该沟道柱130还包括存储器层20，该存储器层20包括沿径向向内的方向依次设置的阻挡层150、存储层160、隧穿层170。阻挡层150由氧化硅构成，存储层160由氮化硅构成，隧穿层170由氧化硅构成。阻挡层150、存储层160、隧穿层170堆叠形成的结构称为氧化物-氮化物-氧化物（ONO，Oxide-Nitride-Oxide）结构。在3D NAND存储器的制造过程中，通常需要贯穿在沟道柱130底部的ONO结构直至露出沟道柱130底部的外延层140甚至在外延层140内形成凹槽190。
随着O-N堆叠结构的层叠数目越来越多，深沟道柱130的高宽比越来越大。同时，堆叠结构10存在外延层140、阻挡层150、存储层160和隧穿层170等多种膜层，使得在3D NAND中形成通刻蚀沟道柱130的难度越来越大，造成沟道柱130底部的外延层140显露部分的关键尺寸（CD，Critical Dimension）较小，导致后续形成的沟道层与沟道柱130底部的外延层140的连接性较差，影响沟道的电学性能。
本实施例提出了一种沟道结构的制备方法可如图2所示，包括以下步骤：
步骤S1：在衬底100上形成堆叠结构10。
如图3所示，提供衬底100，在衬底100的表面形成有多层交错堆叠的层间绝缘层110及栅极层120，形成堆叠结构10，栅极层120形成于相邻的层间绝缘层110之间；层间绝缘层110可以为氧化硅层，栅极层120可以为氮化硅层，从而形成O-N堆叠结构。需要说明的是，由氮化硅构成的栅极层120在后续工艺中替换为金属栅极层。
作为示例，衬底100可以根据器件的实际需求选择硅（Si）衬底、锗（Ge）衬底、锗化硅（SiGe）衬底、绝缘体上硅（SOI，Silicon On Insulator）衬底或绝缘体上锗（GOI，Germanium On Insulator）衬底等，也可以为包括其它元素半导体或化合物半导体的衬底，例如砷化镓（GaAs）、磷化铟（InP）或碳化硅（SiC）等，还可以为叠层结构，例如硅/硅锗合金（Si/SiGe）等。本实施例中，衬底的材质可选择Si。
步骤S2：穿过衬底100上的堆叠结构10形成沟道柱130，该沟道柱130至少包括存储器层20。在一些实施例中，存储器层20可包括沿径向向内的方向依次设置的阻挡层150、存储层160、隧穿层170。
具体地，继续参考图3，刻蚀堆叠结构10，刻蚀层间绝缘层110及栅极层120以形成沟道柱130。沟道柱130底部包括由衬底100外延生长的外延层140，当衬底100为硅衬底时，外延层140可以为硅外延层。
形成存储器层20，具体地，参考图4至图6，沿径向向内的方向依次形成阻挡层150、存储层160、隧穿层170。
如图4所示，沉积阻挡层150，其中阻挡层150为氧化物层。优选地，阻挡层150可为采用氧化硅沉积形成的氧化硅层。作为示例，可以采用物理气相沉积（PVD，Physical VaporDeposition）工艺、化学气相沉积（CVD，Chemical Vapor Deposition）工艺或原子层沉积（ALD，Atomic Layer Deposition）工艺在堆叠结构10的侧壁和外延层140表面沉积阻挡层150；优选地，本实施例中，采用ALD工艺在堆叠结构10的侧壁和外延层140表面沉积阻挡层150。
如图5所示，在阻挡层150表面沉积存储层160，其中存储层160为氮化物层。优选地，存储层160可为采用氮化硅沉积形成的氮化硅层。作为示例，可以采用PVD工艺、CVD工艺或ALD工艺在阻挡层150表面沉积存储层160；优选地，本实施例中，采用ALD工艺在阻挡层150表面沉积存储层160。
如图6所示，在存储层160表面沉积隧穿层170，其中隧穿层170为氧化物层。优选地，隧穿层170可为采用氧化硅沉积形成的氧化硅层，需要说明的是，隧穿层170中也含有部分SiON材料。作为示例，可以采用PVD工艺、CVD工艺或ALD工艺在存储层160表面沉积隧穿层170；优选地，本实施例中，采用ALD工艺在存储层160表面沉积隧穿层170。
步骤S3：如图7所示，在存储器层20内表面沉积保护层180，以保护沟道柱130侧壁的存储器层20。其中，保护层180可以为多晶硅层。
作为示例，可以采用低压化学气相沉积法（LPCVD，Low Pressure Chemical VaporDeposition）在隧穿层170表面沉积保护层180，以保护沟道柱130侧壁上的阻挡层150、存储层160及隧穿层170。
步骤S4：对沟道柱130的底部进行第一刻蚀，以贯穿该沟道柱130底部存储器层20和覆盖于存储器层20之上的保护层180。
如图8所示，对沟道柱130的底部进行第一刻蚀，以贯穿该沟道柱130底部存储器层20和覆盖于存储器层20之上的保护层180直至露出外延层140。经过所述第一刻蚀后，存储器层20的底端包括彼此接触的第一区域和第二区域，所述第一区域垂直于沟道柱130的底部，所述第二区域平行于沟道柱130的底部。示例性地，所述第一区域和所述第二区域可呈“L”型。
具体地，对沟道柱130的底部进行干法刻蚀，作为示例，可以采用碳氟基等离子体干法刻蚀，以贯穿沟道柱130底部阻挡层150、存储层160、隧穿层170及保护层180等膜层直至露出外延层140。作为另一示例，也可以采用碳氟基等离子体干法刻蚀，贯穿沟道柱130底部阻挡层150、存储层160、隧穿层170及保护层180等膜层并在外延层140内形成凹槽190。
步骤S5：对沟道柱130的底部进行第二刻蚀，以去除沟道柱130的存储器层20，使得存储器层20的底端形状为直的。其中，直的指存储器层20的顶端未沿径向向内的方向凸出于隧穿层170的顶端。经过所述第二刻蚀后，存储器20的底端的第二区域被去除，此时，存储器层20的底端垂直于沟道柱130的底部，即存储器层20的底端形状为直的。示例性地，存储器层20的底端形状为直的，包括：存储器层20的延伸方向沿沟道柱130的侧壁方向；其中，沟道柱130侧壁的方向，与沟道柱130底部所在平面的方向不同。
具体地，如图9（a）所示，在沟道柱130底部进行第二刻蚀，以去除外延层140和保护层180之间的存储器层20，使得存储器层20的底端形状为直的。从而，在外延层140和保护层180之间形成一定间隙，沟道柱130底部的外延层140显露部分具有较大的关键尺寸。
如图9（b）所示，在沟道柱130底部进行第二刻蚀，以去除外延层140和保护层180之间的存储器层20，使得存储器层20的底端形状为直的，并且，还通过第二刻蚀去除沟道柱130侧壁部分存储器层20，使得存储器层20的底部与沟道柱130底部分离。需要说明的是，堆叠结构10包括交替堆叠的栅极层120和层间绝缘层110，其中，与最底层栅极层接触的层间绝缘层为最底层层间绝缘层，存储器层20断面与最底层绝缘层接触。并且，存储器层20断面与最底层绝缘层的接触长度依据栅介质击穿时对应厚度而定。上述栅介质击穿不限于存储单元介质导致的击穿，也包含堆叠结构10中层间绝缘层110与栅极层120导致的击穿；由于击穿位置可能存在于两种介质中，所以上述存储器层20断面与最底层绝缘层的接触长度需要大于以上两种击穿形式距离的最大值。
进一步地，对沟道柱130底部进行湿法刻蚀，以去除外延层140和保护层180之间的存储器层20，使得存储器层20的底端形状为直的。因为隧穿层170中也含有部分SiON材料，作为一示例，本步骤可以具体为：利用对含氮材料具有高选择比的酸，作为示例，可以采用磷酸（H3PO4），以去除外延层140和保护层180之间的隧穿层170及存储层160；随后利用对氧化硅具有高选择比的酸，作为示例，可以采用氢氟酸（HF），以去除外延层140和保护层180之间的阻挡层150。需要说明的是，在第二刻蚀时通过调节酸的选择比以控制沟道柱130侧壁阻挡层150被刻蚀的厚度，防止堆叠结构10中层间绝缘层110被刻蚀。
作为另一示例，本步骤也可以具体为：采用H3PO4和HF的混合溶液，以去除外延层140和保护层180之间的存储器层20，使得存储器层20的底端形状为直的。需要说明的是，在第二刻蚀时通过控制溶液比例，调节酸的选择比以控制沟道柱130侧壁阻挡层150被刻蚀的厚度，防止堆叠结构10中层间绝缘层110被刻蚀。
由于H3PO4和HF具有良好的选择性，能够有效地去除外延层140和保护层180之间的存储器层20，使得存储器层20的底端形状为直的，增大沟道柱130底部的外延层140显露部分的关键尺寸。需要说明的是，因湿法刻蚀工艺具有各向同性特点，在湿法刻蚀去除外延层140和保护层180之间的存储器层20时，湿法溶液不仅会沿着沟道柱130轴向向下刻蚀存储器层20，还会沿着沟道柱130径向刻蚀存储器层20，从而在外延层140和保护层180之间形成一定间隙，沟道柱130底部的外延层140显露部分具有较大的关键尺寸。
步骤S6：对沟道柱130的底部进行第二刻蚀之后，去除覆盖于存储器层20之上的保护层180。
具体地，在图9（a）第二刻蚀之后，采用湿法工艺去除保护层180，作为示例，本实施例湿法工艺采用的刻蚀液体包括四甲基氢氧化铵（TMAH），得到图10（a）所示结构；
在图9（b）第二刻蚀之后，采用湿法工艺去除保护层180，作为示例，本实施例湿法工艺采用的刻蚀液体包括四甲基氢氧化铵（TMAH），得到图10（b）所示结构。
需要说明的是，第二刻蚀之后，在外延层140和保护层180之间形成一定间隙，沟道柱130底部的外延层140显露部分具有较大的关键尺寸。在去除保护层180之后，就会在沟道柱130底部形成较大的横向空间，有利于后续沉积的沟道层与外延层140的连接，从而增大沟道电流，提升沟道的电学性能。
另外，在对沟道柱130底部存储器层20进行第二刻蚀时，保护层180并未去除，湿法刻蚀采用的刻蚀液体，例如H3PO4和HF对多晶硅材料几乎没有刻蚀作用，因此，在刻蚀液体对沟道柱130底部存储器层20进行第二刻蚀时，保护层180可以有效减少该刻蚀过程对侧壁的破坏作用。
步骤S7：在存储器层20的径向内侧沉积沟道层210，该沟道层210覆盖于存储器层20和外延层140表面。
具体地，在图10（a）结构的基础上，在存储器层20的径向内侧沉积沟道层210，该沟道层210覆盖于存储器层20和外延层140表面，具体地，沟道层210可以采用多晶硅。作为示例，本实施例采用LPCVD工艺在去除了表面保护层180的存储器层20的径向内侧沉积多晶硅，使上述沉积的多晶硅层与外延层140相连接，其中，堆叠结构10中与最底层栅极层接触的层间绝缘层为最底层层间绝缘层，最底层层间绝缘层与沟道层210的底部之间被存储器层20的底部分隔开，如图11（a）所示。
在图10（b）结构的基础上，在存储器层20的径向内侧沉积沟道层210，该沟道层210覆盖于存储器层20和外延层140表面，具体地，沟道层210可以采用多晶硅。作为示例，本实施例采用LPCVD工艺在去除了表面保护层180的存储器层20的径向内侧沉积多晶硅，使上述沉积的多晶硅层与外延层140相连接，其中，堆叠结构10中与最底层栅极层接触的层间绝缘层为最底层层间绝缘层，沟道层210的底端沿径向向外的方向凸出，并与最底层层间绝缘层接触，存储器层20位于沟道层210的凸出部分的上方，如图11（b）所示。
本实施例提出了一种沟道结构的制备方法，其中3D NAND存储器的堆叠结构是以单个子堆叠结构为例说明的。在一些实施例中，3D NAND存储器的堆叠结构也可以由两个或两个以上的子堆叠结构组成。当3D NAND存储器的堆叠结构包括上下层叠对接在一起的多个3D NAND存储器的子堆叠结构时，每个子堆叠结构内部设置有子沟道柱，多个子堆叠结构的子沟道柱上下对准形成沟道柱。需要说明的是，由两个或两个以上的子堆叠结构形成的3D NAND存储器的堆叠结构的沟道结构的制备方法与上述单个子堆叠结构形成的3D NAND存储器的堆叠结构的沟道结构的制备方法相同。
本实施例提供的一种沟道结构的制备方法，在第一刻蚀后增加第二刻蚀工序去除沟道柱的存储器层，使得其沟道柱底部的外延层显露部分具有较大的关键尺寸，在去除存储器层表面覆盖的保护层之后，就会在沟道柱底部形成较大的横向空间，有利于后续沉积的沟道层与外延层的连接，因而具有较大的沟道电流，提升了沟道的电学性能。
基于上述实施例提供的一种沟道结构的制备方法，本实施例还提供一种存储结构，包括：
衬底100；
位于衬底100上的堆叠结构10；
穿过堆叠结构10的沟道柱130；
沟道柱130包括存储器层20和沟道层210，其中沟道层210位于存储器层20的径向内侧；
存储器层20的底端形状为直的，其中，直的是指所述存储器层20的顶端未沿径向向内的方向凸出于所述隧穿层170的顶端。即存储器层20沿沟道柱130的侧壁设置，并且存储器层20在沟道柱130的底部未发生弯折。
上述存储结构还包括：
穿过衬底100的外延层140，外延层140沿沟道柱130的轴向延伸至沟道层210；
沟道层210具有穿过外延层140的表层的凸起；
存储器层20的底部内径大于上述凸起的直径。
如此，沟道层210与外延层140具有较好的连接，沟道结构具有较大的沟道电流，从而具有较好的电学性能。
在一些实施例中，如图11（a）所示，本发明提供的一种存储结构还包括：
堆叠结构10包括交替堆叠的栅极层120和层间绝缘层110，其中，与最底层栅极层接触的层间绝缘层为最底层层间绝缘层；最底层层间绝缘层与沟道层210的底部之间被存储器层20的底部分隔开。
在一些实施例中，如图11（b）所示，本发明提供的一种存储结构还包括：
堆叠结构10包括交替堆叠的栅极层120和层间绝缘层110，其中，与最底层栅极层接触的层间绝缘层为最底层层间绝缘层；沟道层210的底端沿径向向外的方向凸出，并与最底层层间绝缘层接触，存储器层20位于沟道层210的凸出部分的上方。并且，存储器层20断面与最底层绝缘层的接触长度依据栅介质击穿时对应厚度而定。上述栅介质击穿不限于存储单元介质导致的击穿，也包含堆叠结构10中层间绝缘层110与栅极层120导致的击穿；由于击穿位置可能存在于两种介质中，所以上述存储器层20断面与最底层绝缘层的接触长度需要大于以上两种击穿形式距离的最大值。
如此，沟道层210与外延层140具有较好的连接，沟道结构具有较大的沟道电流，从而具有较好的电学性能。
在一些实施例中，堆叠结构10由衬底100和在衬底100的表面形成有多层交错堆叠的层间绝缘层110及栅极层120构成。衬底100可以根据器件的实际需求选择Si衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，也可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。优选地，本实施例中，衬底100的材料可选择Si。外延层140由衬底100外延生长，当衬底100为硅衬底时，外延层140可以为硅外延层。层间绝缘层110可以为氧化硅层，栅极层120可以为氮化硅层，上述氧化硅层和氮化硅层形成O-N堆叠结构。需要说明的是，由氮化硅构成的栅极层120在后续工艺中替换为金属栅极层。
在一些实施例中，存储器层20包括沿径向向内的方向依次设置的阻挡层150、存储层160、隧穿层170。阻挡层150为氧化物层，存储层160为氮化物层，隧穿层170为氧化物层。作为具体示例，阻挡层150由氧化硅构成，存储层160由氮化硅构成，隧穿层170由氧化硅构成。需要说明的是，隧穿层170中也含有部分SiON材料。阻挡层150、存储层160、隧穿层170堆叠形成的结构称为ONO结构。
在一些实施例中，根据刻蚀工艺的不同，形成于堆叠结构10内的沟道柱130可以为倒梯形，即沟道柱130的顶部口径大于底部口径；也可以为矩形，即沟道柱130的顶部口径等于底部口径；或者本领域技术人员可以想到的其它形状。
需要说明的是，以上3D NAND存储结构中，是以单个子堆叠结构为例说明的。在一些实施例中，3D NAND存储器的堆叠结构也可以由两个或两个以上的子堆叠结构组成。当3DNAND存储器的堆叠结构包括上下层叠对接在一起的多个3D NAND存储器的子堆叠结构时，每个子堆叠结构内部设置有子沟道柱，多个子堆叠结构的子沟道柱上下对准形成沟道柱。
本发明提供的存储结构，存储器层的底端形状为直的，沟道柱底部的外延层显露部分具有较大的关键尺寸，沟道层与外延层具有较好的连接，因而具有较大的沟道电流和优异的电学性能。
在本申请所提供的实施例中，应该理解到，所揭露的方法和结构，可以通过其它的方式实现。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种沟道结构的制备方法，其特征在于，包括：
穿过衬底上的堆叠结构形成沟道柱，所述沟道柱至少包括存储器层；
对所述沟道柱的底部进行第一刻蚀，以贯穿所述沟道柱底部所述存储器层和覆盖于所述存储器层之上的保护层；
对所述沟道柱的底部进行第二刻蚀，以去除所述沟道柱的所述存储器层，使得所述存储器层的底端形状为直的；
所述方法还包括：
在对所述沟道柱的底部进行第二刻蚀时，通过所述第二刻蚀去除所述沟道柱侧壁部分所述存储器层，使得所述存储器层的底部与所述沟道柱底部的外延层分离；其中，所述堆叠结构包括交替堆叠的栅极层和层间绝缘层，与最底层栅极层接触的所述层间绝缘层为最底层层间绝缘层；在对所述沟道柱的底部进行所述第二刻蚀后，所述存储器层断面与所述最底层层间绝缘层接触。
2.根据权利要求1所述的方法，其特征在于，所述对所述沟道柱的底部进行第二刻蚀，包括：
采用湿法刻蚀对所述沟道柱的底部进行所述第二刻蚀。
3.根据权利要求2所述的方法，其特征在于，所述湿法刻蚀采用的刻蚀液体包括磷酸和氢氟酸。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述沟道柱的底部进行第二刻蚀之后，去除覆盖于所述存储器层之上的所述保护层；
在所述存储器层的径向内侧沉积沟道层。
5.一种存储结构，其特征在于，所述存储结构应用如权利要求1至4任一项所述的方法制备而成，所述存储结构包括：
衬底；
位于所述衬底上的堆叠结构；
穿过所述堆叠结构的沟道柱；
所述沟道柱包括存储器层和沟道层，所述沟道层位于所述存储器层的径向内侧；
所述存储器层的底端形状为直的；
所述堆叠结构包括交替堆叠的栅极层和层间绝缘层，其中，与最底层栅极层接触的所述层间绝缘层为最底层层间绝缘层；
所述沟道层的底端沿径向向外的方向凸出，并与所述最底层层间绝缘层接触，所述存储器层位于所述沟道层的凸出部分的上方，所述存储器层的底端与所述最底层层间绝缘层接触。
6.根据权利要求5所述的存储结构，其特征在于，所述存储结构还包括穿过所述衬底的外延层，所述外延层沿所述沟道柱的轴向延伸至所述沟道层；
所述沟道层具有穿过所述外延层的表层的凸起；
所述存储器层的底部内径大于所述凸起的直径。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN111370411B (zh) * 2020-03-12 2023-04-18 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107482017A (zh) * 2017-08-22 2017-12-15 长江存储科技有限责任公司 一种3d nand闪存沟道孔的制备工艺
CN108987407A (zh) * 2018-07-12 2018-12-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN109273359A (zh) * 2018-09-26 2019-01-25 长江存储科技有限责任公司 一种刻蚀方法
CN110085596A (zh) * 2019-03-29 2019-08-02 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
CN110140211A (zh) * 2017-11-09 2019-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107482017A (zh) * 2017-08-22 2017-12-15 长江存储科技有限责任公司 一种3d nand闪存沟道孔的制备工艺
CN110140211A (zh) * 2017-11-09 2019-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法
CN108987407A (zh) * 2018-07-12 2018-12-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN109273359A (zh) * 2018-09-26 2019-01-25 长江存储科技有限责任公司 一种刻蚀方法
CN110085596A (zh) * 2019-03-29 2019-08-02 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备

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