KR101813513B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에 있어서, 기판 상에 터널 절연막을 형성한다. 터널 절연막 상에 복수의 게이트 패턴들을 형성한다. 게이트 패턴의 측벽 및 상기 터널 절연막 상에 캐핑막 패턴을 형성한다. 게이트 패턴 및 캐핑막 패턴에 의해 커버되지 않는 터널 절연막 부분을 식각하여 터널 절연막 패턴을 형성한다. 기판 상에 게이트 패턴, 캐핑막 패턴 및 터널 절연막 패턴을 커버하며 인접하는 캐핑막 패턴들 사이에서 에어 갭(air gap)을 포함하는 절연막을 형성한다. 인접하는 캐핑막 패턴들 사이의 터널 절연막 부분을 식각함으로써, 에어 갭이 형성될 수 있는 공간을 늘릴 수 있다.

Description

반도체 소자 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 에어 갭(air gap)을 갖는 반도체 소자 및 에어 갭을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서, 게이트 구조물들 혹은 워드 라인들 사이의 거리가 급격하게 감소하고 있다. 이에 따라, 상기 게이트 구조물들 혹은 워드 라인들 사이에서 기생 커패시턴스 혹은 채널 커플링이 발생하여 게이트의 문턱 전압이 변동 하는 등의 문제점이 발생하고, 이는 반도체 소자의 동작 특성의 일관성 및 신뢰성을 떨어뜨릴 수 있다.
따라서, 상기 기생 커패시턴스 혹은 채널 커플링 현상을 방지할 수 있는 방법에 대해 연구되고 있으며, 그 일환으로 게이트 구조물들 사이에 에어 갭을 형성하는 방법이 개발되고 있다.
본 발명의 일 목적은 에어 갭을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 에어 갭을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 기판 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 복수의 게이트 패턴들을 형성한다. 상기 게이트 패턴의 측벽 및 상기 터널 절연막 상에 캐핑막 패턴을 형성한다. 상기 게이트 패턴 및 캐핑막 패턴에 의해 커버되지 않는 터널 절연막 부분을 식각하여 터널 절연막 패턴을 형성한다. 상기 기판 상에 상기 게이트 패턴, 캐핑막 패턴 및 터널 절연막 패턴을 커버하며 인접하는 상기 캐핑막 패턴들 사이에서 에어 갭(air gap)을 갖는 제1 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 게이트 패턴은 상기 터널 절연막 상에 순차적으로 적층되는 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭의 저부는 상기 플로팅 게이트의 상면 아래에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭의 저부는 상기 플로팅 게이트의 저면 아래에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 터널 절연막 및 상기 캐핑막 패턴은 동일한 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 터널 절연막은 상기 기판을 열산화시켜 형성되며, 상기 캐핑막 패턴은 상기 게이트 패턴을 열산화시켜 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막은 TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-tetra ethyl ortho silicate) 또는 USG(undoped silicate glass)를 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 터널 절연막 패턴은 복수 개로 형성되어 소정의 간격으로 서로 이격되며, 상기 터널 절연막 패턴을 형성한 후에 인접하는 상기 터널 절연막 패턴들 사이에 노출되는 기판 상부를 식각할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막은 상기 캐핑막 패턴의 상면 및 상기 게이트 패턴의 상면 상에 형성되며, 상기 제1 절연막은 상기 캐핑막 패턴의 상면에 오버행(over-hang)될 수 있다.
예시적인 실시예들에 따르면, 상기 터널 절연막 패턴을 형성한 후에 상기 캐핑막 패턴 및 상기 캐핑막 패턴 하부의 상기 터널 절연막 패턴 부분을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막 패턴 및 상기 터널 절연막 패턴 부분은 불산(HF) 용액 또는 버퍼 산화물 식각(buffer oxide etchant, BOE) 용액을 사용하여 제거될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막의 상부를 제거하여 상기 게이트 패턴의 상부를 노출시킨다. 상기 노출된 게이트 패턴을 커버하는 도전막을 형성한다. 상기 노출된 게이트 패턴과 상기 도전막을 반응시켜 도전 패턴을 형성한다. 상기 도전 패턴을 커버하는 제2 절연막을 형성한다. 이 때, 인접하는 상기 게이트 패턴들 사이에서 상기 제2 절연막 및 상기 제1 절연막에 의해 정의되는 에어 갭이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막은 상기 도전 패턴 및 상기 제1 절연막 상면 상에 형성되며, 인접하는 상기 게이트 패턴들 사이에서 상기 제2 절연막 내부에 에어 갭이 형성될 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판 상에 구비되는 터널 절연막 패턴, 상기 터널 절연막 패턴 상에 구비되는 복수의 게이트 패턴들, 상기 게이트 패턴의 측벽 및 상기 터널 절연막 패턴 상에 형성되는 캐핑막 패턴, 및 상기 캐핑막 패턴, 게이트 패턴 및 터널 절연막 패턴을 커버하며 인접하는 상기 캐핑막 패턴들 사이에서 에어 갭을 갖는 절연막을 포함한다.
예시적인 실시예들에 따르면, 상기 게이트 패턴 및 캐핑막 패턴에 의해 커버되지 않는 상기 터널 절연막 패턴 부분은 상기 게이트 패턴 및 캐핑막 패턴에 의해 커버되는 상기 터널 절연막 패턴 부분보다 낮은 상면을 가질 수 있다.
본 발명의 실시예들에 따르면, 게이트 패턴들 측벽 상에 캐핑막 패턴을 형성한 후 인접하는 상기 게이트 패턴들 사이의 터널 절연막 부분을 식각한다. 이어서, 스텝 커버리지 특성이 낮은 물질을 사용하여 상기 게이트 패턴들 사이에 에어 갭을 갖는 절연막 패턴을 형성할 수 있다. 상기 에어 갭은 상기 게이트 패턴들의 플로팅 게이트들 사이의 공간까지 연장되도록 깊게 형성되므로, 상기 플로팅 게이트들 사이의 기생 커패시턴스 혹은 커플링 현상을 충분히 방지할 수 있다. 또한 상기 터널 절연막 부분을 식각할 때, 상기 게이트 패턴은 상기 캐핑막 패턴에 의해 보호되어 손상되지 않을 수 있다.
도 1a 내지 도 1b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 2는 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 3a 및 도 3b는 또 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 5a 및 도 5b는 또 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 6 내지 도 10b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16b는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 24b는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 1a를 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 터널 절연막 패턴(110a), 터널 절연막 패턴(110a) 상에 형성된 게이트 패턴(160) 및 게이트 패턴(160)의 측벽 및 터널 절연막 패턴(110a) 상에 형성된 캐핑막 패턴(170a)을 구비한다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 사용할 수 있다. 기판(100)은 제1 방향으로 연장하며, 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 복수로 배치되는 소자 분리막(도시하지 않음)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다,
터널 절연막 패턴(110a)은 기판(100)의 상기 액티브 영역에 구비되며 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 포함할 수 있다.
게이트 패턴(160)은 터널 절연막 패턴(110a) 상에 순차적으로 적층된 플로팅 게이트(125), 유전막 패턴(135), 컨트롤 게이트(145) 및 하드 마스크(155)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 방향을 따라 복수 개의 게이트 패턴들(160)이 배치될 수 있다. 게이트 패턴들(160)은 메모리 소자의 워드 라인으로 제공될 수 있다.
플로팅 게이트(125)는 불순물이 도핑된 폴리실리콘 또는 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다.
유전막 패턴(135)은 산화막/질화막/산화막(oxide/nitride/oxide)구조를 갖는 ONO막 구조를 가질 수 있다. 이와는 달리, 유전막 패턴(135)은 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 상기 고유전 금속 산화물의 예로서 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있으며, 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
컨트롤 게이트(145)는 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 일부 실시예들에 있어서, 컨트롤 게이트 패턴(145)은 적어도 상부에 도핑된 폴리실리콘을 포함할 수 있다.
하드 마스크(155)는 실리콘 질화물 혹은 실리콘 산질화물 등을 포함할 수 있다.
캐핑막 패턴(170a)은 게이트 패턴(160) 측벽 및 터널 절연막 패턴(110a) 상에 구비되며 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 캐핑막 패턴(170a)은 터널 절연막 패턴(110a)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 캐핑막 패턴(170a)은 ALD 산화물을 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 게이트 패턴(160)은 플로팅 게이트(125), 유전막 패턴(135) 및 컨트롤 게이트(145) 대신에 전하 트래핑막 패턴(125), 블로킹막 패턴(135) 및 게이트 전극(145)을 포함할 수도 있다. 그러나, 이하에서는 게이트 패턴(160)이 플로팅 게이트(125), 유전막 패턴(135) 및 컨트롤 게이트(145)를 포함하는 경우를 예로 들어 설명하고자 한다.
예시적인 실시예들에 따르면, 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되지 않는 터널 절연막 패턴(110a)의 부분은 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되는 터널 절연막 패턴(110a) 부분보다 낮은 상면을 가질 수 있다.
터널 절연막 패턴(110a) 상에는 게이트 패턴(160) 및 캐핑막 패턴(170a)을 덮는 절연막(180)이 구비된다. 절연막(180)은 TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-tetra ethyl ortho silicate), USG(undoped silicate glass) 등과 같은 스텝 커버리지 특성이 매우 낮은 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 터널 절연막 패턴(110a)은 실리콘 불화 산화물(SiOF), 실리콘 탄화 산화물(SiOC), 실리콘 붕소화 산화물(SiBN), 실리콘 붕소화 탄화 질화물(SiBCN) 등과 같은 저유전율 물질을 포함할 수도 있다.
인접하는 캐핑막 패턴들(170a) 사이의 절연막(180) 내부에는 에어 갭(185)이 형성될 수 있다. 예시적인 실시예들에 따르면, 에어 갭(185)의 저부는 최소한 플로팅 게이트(125)의 상면 아래로 연장될 수 있다. 일 실시예에 있어서, 에어 갭(185)의 저부는 플로팅 게이트(125)의 저면 아래까지 연장될 수 있다. 또한 에어 갭(185)의 상부는 최소한 컨트롤 게이트(145)의 저면 위로 연장될 수 있으며, 일 실시예에 있어서 컨트롤 게이트(145)의 상면 위로 돌출될 수도 있다.
예시적인 실시예들에 따르면, 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되지 않는 터널 절연막 패턴(110a) 부분은 상대적으로 낮은 상면을 가지므로, 에어 갭(185)의 저부가 인접하는 플로팅 게이트들(125) 사이의 공간을 커버할 수 있도록 충분히 연장될 수 있다. 따라서, 인접하는 플로팅 게이트들(125) 사이에서 발생할 수 있는 기생 커패시턴스 및/또는 커플링 현상을 충분히 차단할 수 있다.
도 1b를 참조하면, 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되지 않는 터널 절연막 패턴(110a)의 부분이 완전히 제거될 수도 있다. 따라서, 상기 제1 방향을 따라 서로 고립되어 이격되는 복수 개의 터널 절연막 패턴들(110b)이 구비될 수 있다.
이 경우, 절연막(180a)은 기판(100) 상에 구비되어 터널 절연막 패턴(110b), 캐핑막 패턴(170a) 및 게이트 패턴(160)을 커버할 수 있다. 인접하는 캐핑막 패턴들(170a) 사이의 절연막(180a) 내부에는 에어 갭(185a)이 형성될 수 있다. 게이트 패턴들(160) 및 캐핑막 패턴(170a)에 커버되지 않는 터널 절연막 패턴(110a) 부분이 완전히 제거되어 에어 갭(185a)이 형성될 수 있는 공간이 더욱 증가될 수 있다.
도 2는 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 상기 반도체 소자는 도 1b에 도시된 반도체 소자와 기판(100)의 형상을 제외하고는 실질적으로 동일한 구조를 가지므로 동일하거나 유사한 구성 요소 및/또는 부재들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 터널 절연막 패턴(110b)에 의해 커버되지 않는 기판의 상부가 일부 제거되어 트렌치(105)가 형성될 수 있다. 따라서, 에어 갭(185b)의 저부는 기판(100) 상면에 인접한 높이까지 연장될 수 있으므로, 인접하는 플로팅 게이트들(125) 사이에서 발생할 수 있는 기생 커패시턴스 및 커플링 현상을 보다 완전히 차단할 수 있다.
도 3a 및 도 3b는 또 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다. 상기 반도체 소자는 도 1a 및 도 1b를 참조로 설명한 반도체 소자와 절연막 및 에어 갭의 형상을 제외하고는 실질적으로 동일한 구조를 가지므로 중복되는 구성 요소 및/또는 부재들에 대해서는 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 절연막(180c, 180d)은 캐핑막 패턴(172a) 및 게이트 패턴(160) 상에 구비되어 인접하는 캐핑막 패턴들(172a) 및 터널 절연막 패턴(110a, 110b) 사이의 공간을 밀폐시킬 수 있다. 즉, 절연막(180c, 180d)은 스텝 커버리지가 매우 낮은 물질을 포함하므로, 인접하는 캐핑막 패턴들(172a)의 상면에 오버 행(over-hang) 될 수 있다.
이에 따라, 도 3a에 도시된 바와 같이, 절연막(180c), 캐핑막 패턴(172a) 및 터널 절연막 패턴(110a)에 의해 에어 갭(185c)이 정의될 수 있다. 한편, 도 3b에 도시된 바와 같이, 절연막(180d), 캐핑막 패턴(172a), 터널 절연막 패턴(110b) 및 기판(100) 상면에 의해 에어 갭(185d)이 정의될 수도 있다.
도 4는 또 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 4를 참조하면, 상기 반도체 소자는 도 1b에 도시된 반도체 소자에서 캐핑막 패턴(170a) 및 캐핑막 패턴(170a) 하부의 터널 절연막 패턴(110b) 부분이 제거된 구조를 가질 수 있다. 이에 따라, 기판(100) 상에는 터널 절연막 패턴(110b), 플로팅 게이트(125), 유전막 패턴(135), 컨트롤 게이트(145) 및 하드 마스크(155)가 순차적으로 적층된 게이트 구조물(177)이 구비될 수 있다.
기판(100) 상에는 게이트 구조물(177)을 커버하는 절연막(180e)이 구비되며, 인접하는 게이트 구조물들(177) 사이의 절연막(180e) 내부에는 에어 갭(185e)이 형성될 수 있다.
도 5a 및 도 5b는 또 다른 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(110b), 플로팅 게이트(125), 유전막 패턴(135), 컨트롤 게이트(145) 및 도전 패턴(147)을 포함하는 게이트 구조물(177)이 구비된다. 예시적인 실시예들에 있어서, 도전 패턴(147)은 코발트 실리사이드, 니켈 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
기판(100) 상에 터널 절연막 패턴(110b), 플로팅 게이트(125), 유전막 패턴(135) 및 컨트롤 게이트(145)의 측벽을 커버하는 제1 절연막 패턴(182)이 구비된다. 인접하는 게이트 구조물들(177) 사이의 제1 절연막 패턴(182) 상부에는 리세스(184)가 형성될 수 있다.
제2 절연막(186)은 도전 패턴(147)의 상면 및 측벽을 커버할 수 있다. 이에 따라, 인접하는 게이트 구조물들(177) 사이에서는 제1 절연막 패턴(182) 및 제2 절연막(186)에 의해 정의되는 에어 갭(185g)이 형성될 수 있다. 즉, 제2 절연막(186)에 의해 에어 갭(185g)의 상부가 정의되며, 제1 절연막 패턴(182)에 의해 에어 갭(185g)의 하부가 정의될 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(182) 및 제2 절연막(186)은 TEOS, PE-TEOS, USG 등과 같이 스텝 커버리지 특성이 매우 낮은 실리콘 산화물을 포함할 수 있다.
도 5b를 참조하면, 제2 절연막(186a)은 도전 패턴(147)의 상면 및 측벽을 커버하면서, 제1 절연막 패턴(182)의 상면을 커버할 수 있다. 이 경우, 인접하는 게이트 구조물들(177) 사이의 제2 절연막(186a) 내부에 에어 갭(185h)이 형성될 수 있다. 즉, 도 5a에 도시된 에어 갭(185g)과는 달리, 에어 갭(185h)은 제2 절연막(186a)에 의해서만 정의될 수 있다.
도 6 내지 도 10b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 도 6 내지 도 10b는 도 1a 및 도 1b의 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 화학 기상 증착(chemical vapor deposition, CVD) 공정, 저압 화학 기상 증착(low pressure chemical vapor depostion, LPCVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다.
이와는 달리, 터널 절연막(110)은 기판 상부를 열산화시킴으로써 형성될 수도 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 예를 들면, 플로팅 게이트막(120)은 CVD 공정, LPCVD 공정 등을 통해 터널 절연막(110) 상에 폴리실리콘막을 증착한 후, 상기 폴리실리콘막에 N형 불순물을 도핑함으로써 형성될 수 있다. 이와는 달리, 플로팅 게이트막(120)은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 물리 기상 증착 공정(physical vapor deposition, PVD), 스퍼터링 (sputtering) 공정, 원자층 적층(atomic layer deposition) 공정, CVD 공정 등을 통해 형성될 수 있다.
유전막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막(oxide/nitride/oxide)구조를 갖는 ONO막으로 형성될 수 있다. 이와는 달리, 유전막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전율을 갖는 금속 산화물의 예로서 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있으며, 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 PVD 공정, 스퍼터링 공정, ALD 공정, CVD 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트막(140)은 도핑된 폴리실리콘막 및 금속막이 적층된 구조로 형성될 수 있다. 일부 실시예들에 있어서, 컨트롤 게이트막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
하드 마스크막(150)은 실리콘 질화물 혹은 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
한편, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130) 및 컨트롤 게이트막(140) 대신에, 전하 트래핑막(120), 블로킹막(130) 및 게이트 전극막(140)을 순차적으로 형성할 수도 있다.
전하 트래핑막(120)은 예를 들면 전하를 저장할 수 있는 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 블로킹막(130)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
한편, 플로팅 게이트막(120)을 형성한 후, 플로팅 게이트막(120) 상에 제1 방향으로 연장하며, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 서로 이격되어 배치되는 하드 마스크들(도시되지 않음)을 형성할 수 있다. 상기 하드 마스크들을 식각 마스크로 하여, 플로팅 게이트막(120), 터널 절연막(110) 및 기판(100) 상부를 순차적으로 식각함으로써 기판(100) 상부에 트렌치들(도시되지 않음)을 형성한다. 상기 각 트렌치들은 상기 제1 방향으로 연장되도록 형성되며, 상기 제2 방향으로 서로 이격되도록 형성될 수 있다.
이어서, 실리콘 산화물 등을 사용하여 상기 트렌치들 내부를 채우는 소자 분리막들(도시되지 않음)을 형성할 수 있다. 상기 소자 분리막들에 의해 기판(100)은 액티브 영역 및 필드 영역으로 구분되며, 터널 절연막(110) 및 플로팅 게이트막(120)은 기판(100)의 액티브 영역 상에서 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
도 7을 참조하면, 사진 식각 공정 등을 수행하여, 하드 마스크막(150), 컨트롤 게이트막(140), 유전막(130) 및 플로팅 게이트막(120)을 순차적으로 식각함으로써, 터널 절연막(110) 상에 순차적으로 적층된 플로팅 게이트(125), 유전막 패턴(135), 컨트롤 게이트(145) 및 하드 마스크(155)를 형성한다.
예를 들면, 사진 식각 공정을 통해 하드 마스크막(150)을 부분적으로 식각하여 컨트롤 게이트막(140) 상에 하드 마스크(155)를 형성하고 상기 하드 마스크를 식각 마스크로 사용하여, 컨트롤 게이트막(140), 유전막(130) 및 플로팅 게이트막(120)을 부분적으로 식각할 수 있다. 이 때, 터널 절연막(110)은 실질적으로 식각되지 않고 기판(100) 상부를 보호할 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트(140) 및 유전막(130)을 부분적으로 식각한 후, 실리콘 산화물 등을 포함하는 터널 절연막(110)에 대해 식각 선택비가 매우 낮은 식각 용액 혹은 식각 가스를 사용하는 습식 혹은 건식 식각 공정을 수행하여, 플로팅 게이트막(120)을 부분적으로 식각할 수 있다. 일부 실시예들에 있어서, 터널 절연막(110)의 상부도 일부 제거될 수 있다. 이 경우, 플로팅 게이트(125)에 의해 커버되지 않는 터널 절연막(110) 부분이 상대적으로 작은 두께를 갖도록 형성될 수 있다.
전술한 식각 공정을 수행함으로써, 터널 절연막(110) 상에는 플로팅 게이트(125), 유전막 패턴(135), 컨트롤 게이트(145) 및 하드 마스크(155)가 순차적으로 적층된 게이트 패턴(160)이 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 패턴(160)은 복수 개로 형성되어 상기 제1 방향을 따라 서로 이격될 수 있다. 게이트 패턴들(160)의 플로팅 게이트(125) 각각은 고립된 형상을 가질 수 있으며, 유전막 패턴(135)은 플로팅 게이트(125) 및 상기 소자 분리막 상에 형성되어 상기 제2 방향으로 연장될 수 있다. 컨트롤 게이트(145) 및 하드 마스크(155)는 유전막 패턴(135) 상에 순차적으로 적층되어 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 게이트 패턴(160)은 비휘발성 메모리 장치의 워드 라인으로 제공될 수 있다. 도 2에서는 2개의 게이트 패턴들(160)을 도시하였으나, 게이트 패턴들(160)의 개수는 이에 한정되지 않는다. 또한, 게이트 패턴들(160)은 셀 스트링을 형성할 수 있으며, 상기 셀 스트링의 양 단부에는 각각 그라운드 선택 라인(ground selection line, GSL) 및 스트링 선택 라인(string selection line, SSL)으로 제공되는 게이트 패턴들이 더 형성될 수 있다.
도 8을 참조하면, 터널 절연막(110) 및 게이트 패턴(160) 상에 캐핑막(170)을 형성한다.
예시적인 실시예들에 있어서, 캐핑막(170)은 터널 절연막(110) 및 게이트 패턴(160)의 프로파일을 따라 균일한 두께를 갖는 박막 형태로 형성될 수 있다. 예를 들면, 캐핑막(170)은 실리콘 산화물을 사용하여 CVD 공정, LPCVD 공정, PECVD 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 캐핑막(170)은 터널 절연막(110)에 포함된 실리콘 산화물과 실질적으로 동일하거나 유사한 실리콘 산화물을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 캐핑막(170)은 ALD 산화물을 사용하여 인접하는 게이트 패턴(160) 사이의 공간을 완전히 채우지 않도록 공정 조건을 조절하여 형성될 수 있다.
이와는 달리, 캐핑막(170)은 터널 절연막(110) 및 게이트 패턴(160) 상에 열산화 공정을 수행하여 형성될 수도 있다.
도 9a를 참조하면, 캐핑막(170)을 부분적으로 식각하여 게이트 패턴(160)의 측벽 및 터널 절연막(110) 상에 캐핑막 패턴(170a)을 형성한다. 예시적인 실시예들에 따르면, 캐핑막(170)은 이방성 식각 공정 혹은 에치-백(etch-back) 공정 등을 통해 부분적으로 식각될 수 있다. 이 때, 인접하는 캐핑막 패턴들(170a) 사이에 노출되는 터널 절연막(110) 부분도 함께 식각되어 터널 절연막 패턴(110a)을 형성할 수 있다. 상기의 식각 공정 동안, 게이트 패턴(160)은 캐핑막(170) 혹은 캐핑막 패턴(170a)에 의해 보호되므로 게이트 패턴(160)의 손상을 방지할 수 있다,
도 9a에 도시된 바와 같이, 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되지 않는 터널 절연막 패턴(110a) 부분의 상면은 플로팅 게이트(125)의 저면 보다 낮은 위치에 형성될 수 있다.
도 9b를 참조하면, 게이트 패턴(160) 및 캐핑막 패턴(170a)에 의해 커버되지 않는 터널 절연막(110) 부분은 모두 제거되어 기판(100) 상면이 노출될 수도 있다. 이 경우, 제1 방향을 따라 서로 이격되는 복수의 터널 절연막 패턴들(110b)이 고립된 형상으로 형성될 수 있다.
도 10a를 참조하면, 터널 절연막 패턴(110a) 상에 게이트 패턴(160) 및 캐핑막 패턴(170a)을 덮는 절연막(180)을 형성한다. 예시적인 실시예들에 따르면, 캐핑막 패턴(170a)이 측벽에 형성된 인접하는 게이트 패턴들(160)사이의 절연막(180) 내부에는 에어 갭(air gap, 185)이 형성 되어 인접하는 컨트롤 게이트들(145) 및 플로팅 게이트들(125) 사이, 즉 워드 라인 사이의 기생 커패시턴스 및 커플링 현상을 줄일 수 있다. 예시적인 실시예들에 따르면, 에어 갭(185)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 상기 제2 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 절연막(180)은 인접하는 캐핑막 패턴들(170a) 사이에서 에어 갭(185)이 형성될 수 있도록 스텝 커버리지(step coverage) 특성이 낮은 물질을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다. 예를 들면, 절연막(180)은 TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-tetra ethyl ortho silicate), USG(undoped silicate glass) 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다.
다른 실시예들에 있어서, 절연막(180)은 상기 워드 라인들 사이의 기생 커패시턴스를 감소시키기 위해 일반적인 실리콘 산화물 보다 유전율이 낮은 저유전율 물질을 사용하여 형성될 수도 있다. 상기 저유전율 물질의 예로서 실리콘 불화 산화물(SiOF), 실리콘 탄화 산화물(SiOC), 실리콘 붕소화 산화물(SiBN), 실리콘 붕소화 탄화 질화물(SiBCN) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다. 이 때, CVD 공정, PECVD 공정, LPCVD 공정 등이 행해지는 챔버의 온도, 압력, 산소 및 실리콘의 분압을 조절하여 매립 특성이 낮도록 공정 조건을 설정함으로써, 인접하는 캐핑막 패턴들(170a) 사이에 에어 갭(185)을 형성할 수 있다.
예시적인 실시예들에 따르면, 에어 갭(185)의 저부는 최소한 플로팅 게이트(125)의 상면 아래로 연장되도록 형성될 수 있다. 일 실시예에 있어서, 에어 갭(185)의 저부는 플로팅 게이트(125)의 저면 아래까지 연장되도록 형성될 수도 있다. 또한 에어 갭(185)의 상부는 최소한 컨트롤 게이트(145)의 저면 위로 연장되도록 형성될 수 있으며, 일 실시예에 있어서 컨트롤 게이트(145)의 상면 위로 돌출되도록 형성될 수 있다.
즉, 도 9a 및 도 9b를 참조로 설명한 바와 같이, 게이트 패턴들(160) 및 캐핑막 패턴(170a)에 커버되지 않는 터널 절연막(110) 부분을 식각함으로써 에어 갭(185)이 형성될 수 있는 공간을 증가시킬 수 있으며, 이에 따라 에어 갭(185)은 인접하는 플로팅 게이트(125) 사이에서 발생하는 기생 커패시턴스를 차단할 수 있도록 충분히 연장될 수 있다.
도 10b를 참조하면, 도 9b에 도시된 바와 같이 인접하는 터널 절연막 패턴들(110b) 사이에서 기판(100) 상면이 노출되는 경우, 절연막(180a)은 기판(100) 상에 게이트 패턴(160), 캐핑막 패턴(170a), 터널 절연막 패턴(110b)을 덮도록 형성되며, 인접하는 캐핑막 패턴들(170a) 및 터널 절연막 패턴들(110b) 사이에서 에어 갭(185a)이 형성될 수 있다. 이 때, 게이트 패턴(160) 및 캐팅막 패턴(170a)에 의해 커버되지 않는 터널 절연막(110) 부분이 완전히 제거되므로 에어 갭(185a) 이 형성될 수 있는 공간이 더욱 증가될 수 있다.
도시되지는 않았으나, 절연막(180, 180a)이 평탄한 상면을 갖도록 절연막(180, 180a) 상부를 평탄화 할 수 있다. 예를 들면, 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing) 공정 또는 에치-백 공정 등을 포함할 수 있다. 이후, 절연막(180, 180a) 상에 비트 라인, 콘택 홀 형성 등을 위한 후속 공정 진행시 절연막(180, 180a), 게이트 패턴(160) 등을 보호하기 위한 보호막(도시하지 않음)을 더 형성할 수도 있다. 예를 들면, 상기 보호막은 실리콘 질화물, SOG(spin on glass) 등을 사용하여 CVD, PECVD 공정 등을 통해 형성될 수 있다.
이어서, 상기 보호막 및/또는 절연막(180, 180a)을 덮는 층간 절연막(도시하지 않음)을 형성하고, 상기 층간 절연막, 보호막 및 절연막(180, 180a)을 관통하여 기판(100) 상부와 접촉하는 비트 라인 콘택(도시하지 않음)을 형성할 수 있다. 이후, 상기 층간 절연막 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(도시하지 않음)을 형성할 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 예시적인 실시예들에 따른 반도체 소자를 제조할 수 있다.
도 11 내지 도 13은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 11 내지 도 13은 도 2의 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 도 6 내지 도 9b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 형성된 터널 절연막 패턴(110b) 상에 구비되는 게이트 패턴(160)을 형성하고, 게이트 패턴(160)의 측벽 및 터널 절연막 패턴(110b) 상에 캐핑막 패턴(170a)을 형성한다. 이하에서는, 터널 절연막 패턴(110b), 게이트 패턴(160) 및 캐핑막 패턴(170a)을 포함하는 구조물을 게이트 구조물(175)로 지칭한다.
도 12를 참조하면, 게이트 구조물(175)을 식각 마스크로 사용하여 게이트 구조물들(175) 사이에 노출된 기판(100)의 상부를 부분적으로 식각함으로써 트렌치(105)를 형성한다. 상기 식각 공정은 습식 또는 건식 식각 공정을 포함할 수 있다. 즉, 상기 식각 공정은 실리콘 산화물 등을 포함하는 터널 절연막 패턴(110b) 및 캐핑막 패턴(170a)에 비해 실리콘을 포함하는 기판(100)에 대해 식각 선택비를 갖는 식각 용액 또는 식각 가스를 사용하여 수행될 수 있다.
도 13을 참조하면, 도 10b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 기판(100) 상에 게이트 구조물(175)을 덮는 절연막(180b)을 형성한다. 인접하는 게이트 구조물들(175) 사이에서는 에어 갭(185b)이 형성될 수 있다. 도 13에 도시된 바와 같이, 인접하는 게이트 구조물들(175) 사이의 기판(100) 상부가 제거되어 형성된 트렌치(105)에 의해 에어 갭(185b)의 저부가 연장될 수 있는 공간이 더욱 증가될 수 있다. 예시적인 실시예들에 따르면, 에어 갭(185b)의 저부는 플로팅 게이트(125)의 저면 아래까지 연장되도록 형성될 수 있다. 따라서, 인접하는 플로팅 게이트(125) 사이의 기생 커패시턴스 및 커플링 현상이 완전하게 차단될 수 있다.
이어서, 절연막(180b) 상부를 평탄화하고 절연막(180b) 상에 보호막(도시하지 않음)을 형성할 수 있다. 또한, 상기 보호막 및/또는 절연막(180b)을 덮는 층간 절연막(도시하지 않음)을 형성하고, 상기 층간 절연막, 보호막 및 절연막(180b)을 관통하여 기판(100) 상부와 접촉하는 비트 라인 콘택(도시하지 않음)을 형성할 수 있다. 이후, 상기 층간 절연막 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(도시하지 않음)을 형성함으로써 본 발명의 예시적인 실시예들에 따른 반도체 소자를 제조할 수 있다.
도 14 내지 도 16b는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 14 내지 도 16b는 도 3a 및 도 3b의 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 도 6 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상에 형성된 터널 절연막(110) 상에 게이트 패턴(160)을 형성하고, 터널 절연막(110) 상에 게이트 패턴(160)을 덮는 캐핑막(172)을 형성한다. 예시적인 실시예들에 있어서, 캐핑막(172)은 터널 절연막(110)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다.
캐핑막(172)은 터널 절연막(110) 및 게이트 패턴(160)의 프로파일을 따라 균일한 두께를 갖도록 형성될 수 있다. 단, 도 14에 도시된 캐핑막(172)은 도 8에 도시된 캐핑막(170) 보다 두껍게 형성될 수 있으며, 인접하는 게이트 패턴들(160) 사이에서는 캐핑막(172)에 의해 미세한 선폭의 트렌치(174)가 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 도 9a 및 도 9b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 캐핑막(172) 및 터널 절연막(110)을 부분적으로 식각함으로써, 캐핑막 패턴(172a) 및 터널 절연막 패턴(110a, 110b)을 형성한다.
도 15a에 도시된 바와 같이, 캐핑막 패턴(172a) 사이에 노출된 터널 절연막(110)의 상부가 부분적으로 제거되어 터널 절연막 패턴(110a)이 형성될 수 있다. 이와는 달리, 도 15b에 도시된 바와 같이, 캐핑막 패턴(172a) 사이에 노출된 터널 절연막(110) 부분이 완전히 제거되어 기판(100) 상면이 노출될 수도 있다. 이 경우, 제1 방향으로 이격되어 서로 고립된 형상을 갖는 복수의 터널 절연막 패턴들(110b)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 게이트 패턴(160) 및 캐핑막 패턴(172a) 상에 트렌치(174)를 밀폐시키는 절연막(180c, 180d)을 형성한다. 이에 따라, 인접하는 캐핑막 패턴(172a) 및 터널 절연막 패턴(110a, 110b)사이의 공간에 의해 에어 갭(185c, 185d)이 정의될 수 있다.
절연막(180c, 180d)은 도 16a 및 도 16b에 도시된 바와 같이 인접하는 캐핑막 패턴들(172a) 상면에 오버행(over-hang) 될 수 있도록 스텝 커버리지 특성이 매우 낮은 절연물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 절연막(180c, 180d)은 TEOS, PE-TEOS, USG 등과 같은 실리콘 산화물을 사용하여 매립 특성이 낮은 공정 조건 하에 수행되는 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다.
도 16a에 도시된 바와 같이, 에어 갭(185c)은 절연막(180c), 캐핑막 패턴들(172a) 및 터널 절연막 패턴(110a)에 의해 정의될 수 있다. 한편, 도 16b에 도시된 바와 같이, 에어 갭(185d)은 절연막(180d), 캐핑막 패턴들(172a), 터널 절연막 패턴들(110b) 및 기판(100) 상면에 의해 정의될 수도 있다. 에어 갭들(185c, 185d)의 저부는 모두 플로팅 게이트(125)의 저면 아래까지 연장되도록 형성될 수 있으며, 따라서 인접하는 플로팅 게이트들(125) 사이의 기생 커패시턴스 및 커플링 현상을 완전히 차단할 수 있다.
절연막(180c, 180d) 상에 보호막(도시하지 않음) 및/또는 층간 절연막(도시하지 않음)을 형성하고, 상기 보호막 및/또는 층간 절연막과 절연막(180c, 180d)을 관통하여 기판(100) 상부와 접촉하는 비트 라인 콘택(도시하지 않음)을 형성할 수 있다. 이후, 상기 층간 절연막 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(도시하지 않음)을 형성함으로써, 본 발명의 예시적인 실시예들에 따른 반도체 소자를 제조할 수 있다.
도 17 내지 도 19는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 17 내지 도 19는 도 4의 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 도 6 내지 도 9b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 형성된 터널 절연막 패턴(110b) 상에 구비되는 게이트 패턴(160)을 형성하고, 게이트 패턴(160)의 측벽 및 터널 절연막 패턴(110b) 상에 캐핑막 패턴(170a)을 형성한다.
도 18을 참조하면, 캐핑막 패턴(170a) 및 캐핑막 패턴(170a) 하부에 형성된 터널 절연막 패턴(110b) 부분을 제거한다. 캐핑막 패턴(170a) 하부에 형성된 상기 터널 절연막 패턴(110b) 부분은 전체적으로 또는 일부만이 제거될 수 있다. 이에 따라, 기판(100) 상에는 터널 절연막 패턴(110b), 플로팅 게이트(110b), 유전막 패턴(135), 컨트롤 게이트(145) 및 하드 마스크(155)가 적층된 게이트 구조물(177)이 형성될 수 있다.
예시적인 실시예들에 따르면, 캐핑막 패턴(170a) 및 상기 터널 절연막(110b) 부분은 실리콘 산화물에 식각 선택비를 갖는 식각 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면 상기 식각 용액은 불산(HF) 용액, 버퍼 산화물 식각(buffer oxide etchant, BOE) 용액 등을 포함할 수 있다.
도 19를 참조하면, 도 10a 및 도 10b를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 기판(100) 상에 게이트 구조물(177)을 덮는 절연막(180e)을 형성한다. 인접하는 게이트 구조물들(177) 사이에 형성된 절연막(180e) 내부에는 에어 갭(185e)이 형성될 수 있다.
예시적인 실시예들에 따르면, 인접하는 게이트 구조물들(177) 사이의 터널 절연막(110) 부분은 제거된 상태이므로 에어 갭(185e)의 저부는 인접하는 플로팅 게이트들(125) 사이의 기생 커패시턴스 및 커플링 현상을 차단하기 위해 충분히 아래로 연장되어 형성될 수 있다.
예시적인 실시예들에 있어서, 에어 갭(185e)의 저부는 최소한 플로팅 게이트(125)의 상면 아래로 연장되도록 형성될 수 있다. 일 실시예에 있어서, 에어 갭(185e)의 저부는 플로팅 게이트(125)의 저면 아래까지 연장되도록 형성될 수도 있다. 또한 에어 갭(185e)의 상부는 최소한 컨트롤 게이트(145)의 저면 위로 연장되도록 형성될 수 있으며, 일 실시예에 있어서 컨트롤 게이트(145)의 상면 위로 돌출되도록 형성될 수 있다.
이어서, 절연막(180e) 상부를 평탄화하고, 절연막(180e) 상에 보호막(도시하지 않음) 및/또는 층간 절연막(도시하지 않음)을 형성할 수 있다. 상기 보호막 및/또는 층간 절연막과 절연막(180e)을 관통하여 기판(100) 상부와 접촉하는 비트 라인 콘택(도시하지 않음)을 형성할 수 있다. 이후, 상기 층간 절연막 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(도시하지 않음)을 형성함으로써, 본 발명의 예시적인 실시예들에 따른 반도체 소자를 제조할 수 있다.
도 20 내지 도 24b는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 20 내지 도 24b는 도 5a 및 도 5b의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 도 17 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 상에 게이트 구조물(177)을 형성한다. 이어서, 기판(100) 상에 게이트 구조물(177)을 덮는 제1 절연막(180f)을 형성한다, 인접하는 게이트 구조물들(177) 사이의 제1 절연막(180f) 내부에는 제1 에어 갭(185f)이 형성될 수 있다.
도 21을 참조하면, 에치-백 공정 등을 통해 제1 절연막(180f) 상부를 제거하여 컨트롤 게이트(145)의 상부를 노출시키는 제1 절연막 패턴(182)을 형성한다. 즉, 제1 절연막 패턴(182)은 게이트 구조물(177)의 측벽 일부 및 기판(100) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 절연막 패턴(182)은 최소한 터널 절연막 패턴(110b), 플로팅 게이트(125), 유전막 패턴(135)의 측벽 들을 커버하도록 형성되며, 컨트롤 게이트(145)의 하부 측벽 일부까지 커버할 수 있다.
예시적인 실시예들에 있어서, 노출된 컨트롤 게이트(145) 상부는 도핑된 폴리실리콘을 포함할 수 있다.
한편, 제1 절연막(180f)의 상부가 제거되면서, 하드 마스크(155)도 함께 제거될 수 있다. 또한, 제1 절연막(180f) 상부가 제거됨에 따라, 인접하는 게이트 구조물들(177) 사이의 제1 절연막 패턴(182) 상부에는 리세스(184)가 형성될 수 있다.
도 22를 참조하면, 노출된 컨트롤 게이트(145)를 커버하는 도전막(190)을 형성한다. 도전막(190)은 제1 절연막 패턴(182)의 일부 상에도 형성될 수 있다.
예시적인 실시예들에 따르면, 도전막(190)은 코발트, 니켈 등의 금속을 사용하여 PVD 공정, 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
도 23을 참조하면, 노출된 컨트롤 게이트(145) 부분을 도전막(190)과 반응시켜 컨트롤 게이트(145)의 상부를 금속 실리사이드를 포함하는 도전 패턴(147)으로 변환시킬 수 있다. 도전 패턴(147)은 열처리를 통한 실리사이데이션(silicidation) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 도전막(190)이 코발트를 포함하는 경우 도전 패턴(147)은 코발트 실리사이드를 포함할 수 있다. 또한, 도전막(190)이 니켈을 포함하는 경우, 도전 패턴(147)은 니켈 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(182)은 일종의 반응 방지막 역할을 수행할 수 있다.
컨트롤 게이트(145)의 상부를 상기 실리사이데이션 공정에 의해 도전 패턴(147)으로 변환시킴으로써 컨트롤 게이트(145)의 저항이 낮아지고 이에 따라, 메모리 소자의 동작 특성을 향상시킬 수 있다.
제1 절연막 패턴(182) 상에 잔류하는 미반응 도전막(190)은 제거될 수 있다. 예시적인 실시예들에 따르면, 상기 미반응 도전막(190)은 금속에 식각 선택비를 갖는 황산 혹은 과산화 수소 용액 등을 이용하는 스트립(strip) 공정에 의해 제거될 수 있다.
도 24a를 참조하면, 제1 절연막 패턴(182) 상에 도전 패턴(147)을 커버하는 제2 절연막(186)을 형성한다. 예시적인 실시예들에 따르면, 제2 절연막(186)은 도전 패턴(147)의 측벽과 상면 상에 형성될 수 있다.
제2 절연막(186)은 스텝 커버리지 특성이 매우 낮은 절연 물질을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다. 제2 절연막(186)은 제1 절연막 패턴(182)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 즉, 제2 절연막(186)은 TEOS, PE-TEOS, USG 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 제2 절연막은 실리콘 불화 산화물(SiOF), 실리콘 탄화 산화물(SiOC), 실리콘 붕소화 산화물(SiBN), 실리콘 붕소화 탄화 질화물(SiBCN)과 같은 저유전 물질을 사용하여 매립 특성이 매우 낮은 공정 조건하에서 형성될 수도 있다.
제2 절연막(186)이 형성됨에 따라, 인접하는 게이트 구조물들(177) 사이에서는 제2 에어 갭(185g)이 형성될 수 있다. 즉, 제2 절연막(186)에 의해 제2 에어 갭(185g)의 상부가 정의되며, 제1 절연막 패턴(182)의 리세스(184)에 의해 제2 에어 갭(185g)의 하부가 정의될 수 있다.
도 24b를 참조하면, 제2 절연막(186a)은 도전 패턴(147)을 커버하면서, 제1 절연막 패턴(182)의 상면 및 리세스(184) 내벽을 따라 얇게 형성될 수도 있다. 이 경우, 제2 에어 갭(185h)은 제2 절연막(186a)에 의해서만 정의될 수 있다.
이어서, 절연막(186, 186a) 상부를 평탄화하고, 절연막(186, 186a) 상에 보호막(도시하지 않음) 및/또는 층간 절연막(도시하지 않음)을 형성할 수 있다. 상기 보호막 및/또는 층간 절연막과 절연막(186, 186a)을 관통하여 기판(100) 상부와 접촉하는 비트 라인 콘택(도시하지 않음)을 형성할 수 있다. 이후, 상기 층간 절연막 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(도시하지 않음)을 형성함으로써, 본 발명의 예시적인 실시예들에 따른 반도체 소자를 제조할 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 반도체 소자 제조 방법에 의하면, 인접하는 게이트 패턴들 사이의 터널 절연막 부분을 식각함으로써 에어 갭이 형성될 수 있는 공간을 증가시킬 수 있다. 이에 따라 인접하는 플로팅 게이트들 사이의 기생 커패시턴스를 보다 효과적으로 차단할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 터널 절연막
105, 174: 트렌치 110a, 110b: 터널 절연막 패턴
120: 플로팅 게이트 막 125: 플로팅 게이트
130: 유전막 135: 유전막 패턴
140: 컨트롤 게이트막 145: 컨트롤 게이트
147: 도전 패턴 150: 하드 마스크막
155: 하드 마스크 160: 게이트 패턴
170, 172: 캐핑막 170a, 172a: 캐핑막 패턴
175, 177: 게이트 구조물
180, 180a, 180b, 180c, 180d, 180e, 180f: 절연막
182: 제1 절연막 패턴 184: 리세스
185, 185a, 185b, 185c, 185d, 185e : 에어 갭
185f: 제1 에어 갭 185g, 185h: 제2 에어 갭
186, 186a: 제2 절연막 190: 도전막

Claims (10)

  1. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 복수의 게이트 패턴들을 형성하는 단계;
    상기 게이트 패턴의 측벽 및 상기 터널 절연막 상에 캐핑막 패턴을 형성하는 단계;
    상기 게이트 패턴 및 캐핑막 패턴에 의해 커버되지 않는 터널 절연막 부분을 식각하여 터널 절연막 패턴을 형성하는 단계; 및
    상기 기판 상에 상기 게이트 패턴, 캐핑막 패턴 및 터널 절연막 패턴을 커버하며 인접하는 상기 캐핑막 패턴들 사이에서 에어 갭(air gap)을 갖는 제1 절연막을 형성하는 단계를 포함하되,
    상기 터널 절연막 패턴을 형성하는 단계는 상기 게이트 패턴 및 상기 캐핑막 패턴에 의해 커버되지 않는 상기 터널 절연막 부분을 부분적으로만 식각하여 그 하부의 상기 기판 부분을 노출시키지 않는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 패턴은 상기 터널 절연막 상에 순차적으로 적층되는 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 에어 갭의 저부는 상기 플로팅 게이트의 상면아래에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 에어 갭의 저부는 상기 플로팅 게이트의 저면 아래에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 터널 절연막 및 상기 캐핑막 패턴은 동일한 실리콘 산화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 터널 절연막은 상기 기판을 열산화시켜 형성되며, 상기 캐핑막 패턴은 상기 게이트 패턴을 열산화시켜 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제1 절연막은 TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-tetra ethyl ortho silicate) 및 USG(undoped silicate glass)로 구성된 그룹에서 선택된 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제1항에 있어서, 상기 제1 절연막은 상기 캐핑막 패턴의 상면 및 상기 게이트 패턴의 상면 상에 형성되며,
    상기 제1 절연막은 상기 캐핑막 패턴의 상면에 오버행(over-hang)되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 터널 절연막 패턴을 형성하는 단계 이후에 상기 캐핑막 패턴 및 상기 캐핑막 패턴 하부의 상기 터널 절연막 패턴 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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