KR20120031667A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 및 반도체 소자 제조 방법 Download PDF

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강진규
이운경
김지용
이정환
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삼성전자주식회사
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Abstract

기판 상에 서로 이격된 복수 개의 게이트 구조물들을 커버하며, 상기 게이트 구조물들 사이의 보이드를 포함하는 제1 절연막을 형성한다. 상기 보이드가 노출되도록 제1 절연막의 상부를 제거하여, 제1 리세스가 상부에 형성된 제1 절연막 패턴을 상기 게이트 구조물들의 하부 측벽 및 상기 기판 상에 형성한다. 제1 절연막 패턴에 의해 커버되지 않은 게이트 구조물들의 부분 상에 도전막을 형성한다. 게이트 구조물들과 상기 도전막을 반응시킨다. 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 부분을 커버하며, 상기 제1 리세스와 연통하는 제2 리세스가 하부에 형성된 제2 절연막을 형성한다. 제1 및 제2 리세스에 의해 에어 갭이 형성됨으로써 게이트 구조물들 사이의 기생 커패시턴스 및 간섭 현상이 감소된다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 반도체 소자 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭(air gap)을 갖는 반도체 소자 및 에어 갭을 갖는 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향에 따라, 인접한 게이트 구조물들 사이의 간격이 좁아짐으로 인해 기생 커패시턴스 및 간섭 현상이 발생한다.
특히, 상기 게이트 구조물들 사이를 채우는 산화막은 높은 유전율을 가지므로 상기 기생 커패시턴스를 감소시키는데 한계가 있으며 신뢰성 있는 셀 특성 확보에 어려움이 있다. 이에 따라, 게이트 구조물들 사이에 에어 갭을 형성하는 방법이 연구되고 있다.
이에 따라, 본 발명의 일 목적은 에어 갭을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 에어 갭을 갖는 반도체 소자를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서, 기판 상에 서로 이격된 복수 개의 게이트 구조물들을 커버하며, 상기 게이트 구조물들 사이의 보이드를 포함하는 제1 절연막을 형성한다. 상기 보이드가 노출되도록 상기 제1 절연막의 상부를 제거하여, 제1 리세스가 상부에 형성된 제1 절연막 패턴을 상기 게이트 구조물들의 하부 측벽 및 상기 기판 상에 형성한다. 상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들의 부분 상에 도전막을 형성한다. 상기 게이트 구조물들과 상기 도전막을 반응시킨다. 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 부분을 커버하며, 상기 제1 리세스와 연통하는 제2 리세스가 하부에 형성된 제2 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 리세스들은 각각 에어 갭의 하부 및 상부를 정의할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 리세스는 상기 게이트 구조물들의 하부로 갈수록 좁은 폭을 갖도록 형성될수 있다.
예시적인 실시예들에 따르면, 상기 제2 리세스는 상기 게이트 구조물의 상부로 갈수록 좁은 폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 리세스는 상기 제1 리세스에 비해 큰 최대폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고, 상기 각 컨트롤 게이트는 도핑된 폴리실리콘을 포함함 수 있으며, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면과, 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽 상에는 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 도전막은 금속을 사용하여 형성되고, 상기 게이트 구조물들과 반응하여 금속 실리사이드막을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막은 중온 산화물(MTO), 고온 산화물(HTO) 혹은 ALD 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막은 PEOX, MTO 혹은 TEOS를 사용하여 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 패턴을 형성한 후에, 상기 제1 리세스의 측벽을 식각하여 상기 제1 리세스의 폭을 확장시킬 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비하고, 상기 각 게이트 전극은 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면과, 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽 상에는 형성될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에서, 기판 상에 서로 이격된 복수 개의 게이트 구조물들을 커버하며, 상기 게이트 구조물들 사이의 보이드를 포함하는 제1 절연막을 형성한다. 상기 보이드가 노출되도록 상기 제1 절연막의 상부를 제거하여, 리세스가 상부에 형성된 제1 절연막 패턴을 상기 게이트 구조물들의 하부 측벽 및 상기 기판 상에 형성한다. 상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들의 부분 상에 도전막을 형성한다. 상기 게이트 구조물들과 상기 도전막을 반응시킨다. 상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하면서 내부에 에어 갭을 갖는 제2 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 에어 갭의 하부는 상기 리세스 내에 형성될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에 서로 이격된 복수 개의 게이트 구조물들, 제1 절연막 패턴 및 제2 절연막 패턴을 포함한다. 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면 및 상기 게이트 구조물들의 하부 측벽을 커버하고 상부에 제1 리세스가 형성되며, 상기 게이트 구조물들의 하부로 갈수록 두껍게 형성된다. 상기 제2 절연막 패턴은 상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들의 부분을 커버하고 하부에 상기 제1 리세스와 연통하는 제2 리세스를 포함하며, 상기 게이트 구조물들의 상부로 갈수록 두껍게 형성된다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 리세스들은 각각 에어 갭의 하부 및 상부를 정의할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 리세스는 상기 제1 리세스에 비해 큰 최대폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고, 상기 각 컨트롤 게이트는 도핑된 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면과, 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽 상에는 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막 패턴에 커버되는 상기 컨트롤 게이트 부분은 금속 실리사이드막을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 구비하고, 상기 각 게이트 전극은 폴리실리콘을 포함할 수 있으며, 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면과, 적어도 상기 터널 절연막 패턴의 측벽, 상기 전하 트래핑막 패턴의 측벽 및 상기 차단막 패턴의 측벽 상에는 형성될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자는 기판 상에 서로 이격된 복수 개의 게이트 구조물들, 제1 절연막 패턴 및 제2 절연막 패턴을 포함한다. 상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면 및 상기 게이트 구조물들의 하부 측벽을 커버하고 상부에 리세스가 형성되며, 상기 게이트 구조물들의 하부로 갈수록 두껍게 형성된다. 상기 제2 절연막 패턴은 상기 게이트 구조물들 및 상기 제1 절연막 패턴을 커버하고, 상기 리세스 내에 하부가 형성된 에어 갭을 가지며, 상기 게이트 구조물들의 상부로 갈수록 두껍게 형성된다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 서로 이격된 게이트 구조물들 하부 측벽 상에 제1 절연막 패턴을 형성하여 에어 갭의 하부를 형성하고, 스텝 커버리지 특성이 낮은 유전 물질을 사용하여 제1 절연막 패턴이 형성되지 않은 상기 게이트 구조물 상부 상에 제2 절연막을 형성하여 상기 에어 갭의 상부를 형성한다. 이에 따라, 상기 게이트 구조물들 사이에 에어 갭을 구비함으로써 기생 커패시턴스 및 간섭 현상이 감소된 반도체 소자를 제조할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 11은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 소자는 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 및 제1 및 제2 절연막 패턴들(170a, 190a)을 포함한다.
제1 내지 제3 게이트 구조물들(162a, 164a, 166a)은 기판(100) 상에 제2 방향으로 서로 이격되고, 상기 제2 방향에 수직한 제1 방향으로 각각 연장된다. 예시적인 실시예들에 따르면, 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)은 상기 반도체 소자의 셀 영역에 형성된다.
예시적인 실시예들에 있어서, 게이트 구조물들(162a, 164a, 166a)은 기판(100) 상에 순차적으로 적층된 제1 내지 제3 터널 절연막 패턴들(112, 114, 116), 제1 내지 제3 플로팅 게이트들(122, 124, 126), 제1 내지 제3 유전막 패턴들(132, 134, 136) 및 제1 내지 제3 컨트롤 게이트들(182, 184, 186)을 각각 구비한다. 제1 내지 제3 컨트롤 게이트들(182, 184, 186)은 각각 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a) 및 제1 내지 제3 하부 도전 패턴들(182b, 184b , 186b)을 포함할 수 있다. 일 실시예에 있어서, 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a)은 코발트 실리사이드를 포함할 수 있다.
다른 실시예들에 있어서, 게이트 구조물들(162a, 164a, 166a)은 기판(100) 상에 순차적으로 적층된 제1 내지 제3 터널 절연막 패턴들(112, 114, 116), 제1 내지 제3 전하 트래핑막 패턴들(122, 124, 126), 제1 내지 제3 차단막 패턴들(113, 134, 136) 및 제1 내지 제3 게이트 전극들(182, 184, 186)을 각각 포함할 수 있다. 이때, 제1 내지 제3 게이트 전극들(182, 184, 186) 역시 각각 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a) 및 제1 내지 제3 하부 도전 패턴들(182b, 184b, 186b)을 포함할 수 있다.
제1 절연막 패턴(170a)은 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)의 측벽 및 이들 사이의 기판(100) 상에 형성된다. 구체적으로, 제1 절연막 패턴(170a)은 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이의 기판(100) 상면과, 적어도 터널 절연막 패턴들(112, 114, 116)의 측벽, 플로팅 게이트들(122, 124, 126)의 측벽 및 유전막 패턴들(132, 134, 136)의 측벽을 커버할 수 있으며, 제1 내지 제3 컨트롤 게이트들(182, 184, 186)의 일부 즉, 제1 내지 제3 하부 도전 패턴들(182b, 184b, 186b)의 측벽도 커버할 수 있다.
제1 절연막 패턴(170a)은 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이 공간을 전부 매립하지는 않으며, 제1 절연막 패턴(170a)의 상부에는 제1 리세스(172)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 절연막 패턴(170a)은 하부로 갈수록 두꺼운 두께를 가질 수 있다. 이에 따라, 제1 리세스(172)는 하부로 갈수록 작은 폭을 가질 수 있다.
제2 절연막 패턴(190a)은 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)의 일부를 덮으며, 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이의 공간을 전부 매립하지는 않는다. 구체적으로, 제2 절연막 패턴(190a)은 제1 절연막 패턴(170a)에 의해 커버되지 않는 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)의 측벽 즉, 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a)의 측벽을 커버할 수 있으며, 제2 절연막 패턴(190a)의 하부에는 제2 리세스(192)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 절연막 패턴(190a)은 상부로 갈수록 큰 폭을 가지며, 이에 따라 제2 리세스(192)는 상부로 갈수록 작은 폭을 가질 수 있다.
제1 및 제2 리세스들(172, 192)은 게이트 구조물들(162a, 164a, 166a) 사이에 에어 갭(195)을 형성할 수 있다. 즉, 제1 및 제2 리세스들(172, 192)은 각각 에어 갭(195)의 하부 및 상부로 정의될 수 있다. 일 실시예에 있어서, 에어 갭(195)은 상부(192)가 하부(172)에 비해 큰 최대폭을 가질 수 있다.
상기 반도체 소자는 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이의 에어 갭(195)을 갖는 제1 및 제2 절연막 패턴들(170a, 170b)을 포함하며, 이에 따라 기생 커패시턴스가 낮고 간섭 현상이 줄어든다.
도 2 내지 도 11은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
또한 기판(100)은 메모리 셀들이 형성되는 셀 영역과 주변 회로들이 형성되는 주변 회로 영역(도시되지 않음)으로 구분될 수 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
유전막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
하드 마스크막(150)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물 등을 사용하여 형성할 수 있다.
한편, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130) 및 컨트롤 게이트막(140) 대신에, 전하 트래핑막(120), 차단막(130) 및 게이트 전극막(140)을 순차적으로 형성할 수도 있다.
전하 트래핑막(120)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 차단막(130)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
도 3a를 참조하면, 사진 식각 공정을 수행하여, 하드 마스크막(150), 컨트롤 게이트막(140), 유전막(130), 플로팅 게이트막(120) 및 터널 절연막(110)을 식각함으로써, 기판(100) 상에 순차적으로 적층된 제1 내지 제3 터널 절연막 패턴들(112, 114, 116), 제1 내지 제3 플로팅 게이트들(122, 124, 126), 제1 내지 제3 유전막 패턴들(132, 134, 136), 제1 내지 제3 예비 컨트롤 게이트들(142, 144, 146) 및 제1 내지 제3 하드 마스크 패턴들(152, 154, 156)을 각각 포함하는 제1 내지 제3 예비 게이트 구조물들(162, 164, 166)을 형성한다. 예시적인 실시예들에 따르면, 제1 내지 제3 예비 게이트 구조물들(162, 164, 166)은 상기 셀 영역에 형성될 수 있다. 후속 공정을 통해 제1 및 제3 예비 게이트 구조물들(162, 166)은 각각 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로 제공되고, 제2 예비 게이트 구조물(164)은 워드 라인으로 제공될 수 있다.
예시적인 실시예들에 따르면, 터널 절연막 패턴들(112, 114, 116) 및 플로팅 게이트들(122, 124, 126) 각각은 고립된 형상을 가질 수 있으며, 유전막 패턴들(132, 134, 136), 예비 컨트롤 게이트들(142, 144, 146) 및 하드 마스크 패턴들(152, 154, 156)은 상기 제1 방향으로 연장될 수 있다. 이에 따라, 각 예비 게이트 구조물들(162, 164, 166)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되도록 형성될 수 있다.
도 3a에서는, 예시적으로 4개의 제2 예비 게이트 구조물들(164)이 도시되었으나, 제2 예비 게이트 구조물들(164)의 개수는 이에 한정되지 않는다.
한편 도 3b를 참조하면, 예비 게이트 구조물들(162, 164, 166)을 형성할 때, 터널 절연막(110)이 완전히 패터닝되지 않을 수도 있으며, 이에 따라 고립된 형상이 아니라 상기 제2 방향으로 연장될 수 있다.
구체적으로, 터널 절연막(110)을 상기 제2 방향으로 연장되는 복수 개의 라인들로 패터닝한 다음, 플로팅 게이트들(122, 124, 126)에 의해 커버되지 않는 터널 절연막(110) 부분의 상부만을 제거함으로써 상기 제2 방향으로 연장되는 제4 터널 절연막 패턴(112a)을 형성할 수 있다. 이와 같이, 플로팅 게이트들(122, 124, 126)에 의해 커버되지 않는 터널 절연막(110) 부분을 전부 제거하지 않고 상부만을 제거함으로써, 상기 패터닝 공정에서 기판(100)의 손상을 방지할 수 있다. 이에 따라, 플로팅 게이트들(122, 124, 126)에 의해 커버되지 않는 터널 절연막(110) 부분은 상대적으로 작은 두께를 갖도록 형성될 수 있다.
다시 도 3a를 참조하면, 예비 게이트 구조물들(162, 164, 166)을 이온 주입 마스크로 사용하여 불순물을 기판(100)에 주입한다. 이에 따라, 예비 게이트 구조물들(162, 164, 166)에 인접한 기판(100) 상부에 각각 제1 내지 제3 불순물 영역들(101, 103, 105)이 형성된다.
도 4를 참조하면, 기판(100) 상에 제1 절연막(170)을 형성하여 예비 게이트 구조물들(162, 164, 166)을 덮는다.
제1 절연막(170)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예에 따르면, 제1 절연막(170)은 중온 산화물(MTO), 고온 산화물(HTO), ALD(atomic layer deposition) 산화물 등을 사용하여 형성될 수 있다. 제1 절연막(170)은 매립 특성이 낮은 공정 조건하에 형성되어 예비 게이트 구조물들(162, 164, 166) 사이에 보이드(171)가 형성될 수 있다.
도 5를 참조하면, 보이드(171)가 노출되도록 제1 절연막(170) 상부를 제거하여, 예비 컨트롤 게이트들(142, 144, 146)의 일부를 노출시키는 제1 절연막 패턴(170a)을 형성한다. 즉, 제1 절연막 패턴(170a)은 터널 절연막 패턴들(112, 114, 116), 플로팅 게이트들(122, 124, 126) 및 유전막 패턴들(132, 134, 136)의 측벽, 예비 컨트롤 게이트들(142, 144, 146)의 측벽 일부 및 예비 게이트 구조물들(162, 164, 166) 사이의 기판(100) 상면을 커버하도록 형성된다.
이때, 하드 마스크들(152, 154, 156)도 함께 제거되어, 예비 컨트롤 게이트들(142, 144, 146)의 상면도 노출될 수 있다. 예시적인 실시예들에 있어서, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144, 146) 부분이 노출될 수 있다.
예시적인 실시예들에 따르면, 제1 절연막(170) 상부는 화학 기계적 연마(CMP) 공정 및/또는 에치-백(etch-back) 공정에 의해 제거될 수 있다.
한편, 제1 절연막(170)의 상부가 제거되어 보이드(171)가 노출됨에 따라 제1 내지 제3 예비 게이트 구조물들(162, 164, 166) 사이에 잔류하는 제1 절연막 패턴(170a)에 의해 정의되는 제1 리세스(172)가 형성될 수 있다.
예시적인 실시예들에 따르면 제1 리세스(172)는 예비 게이트 구조물들(162, 164, 166) 측벽을 따라 하부로 갈수록 좁은 폭을 가질 수 있다. 즉, 제1 절연막 패턴(170a)은 제1 내지 제3 예비 게이트 구조물(162, 164, 166)들 사이의 기판에서 제1 내지 제3 예비 게이트 구조물(162, 164, 166)들 측벽을 따라 하부로 갈수록 두껍게 형성된다.
일 실시예에 있어서, 도 6a에 도시된 바와 같이, 제1 리세스(172)의 입구에 인접한 제1 절연막 패턴(170a)의 상부를 식각하여 제1 리세스(172)의 입구를 확장할 수도 있다. 이 때, 예비 게이트 구조물들(162, 164, 166)의 측벽 상에 형성된 제1 절연막 패턴(170a)은 잔류할 수 있다.
이후, 일 실시예에 있어서, 도 6b에 도시된 바와 같이, 제1 절연막 패턴(170a)의 측벽 상에 식각 공정을 더 수행하여 제1 리세스(172)의 폭을 확장시킬 수도 있다. 이에 따라, 후속 공정에 의해 형성될 에어 갭(195, 도 9a 참조)의 폭을 확장시킬 수 있다. 이 경우에도, 제1 리세스(172)는 예비 게이트 구조물들(162, 164, 166) 측벽을 따라 하부로 갈수록 좁을 폭을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 불산(HF) 용액을 사용하는 습식 식각 공정을 포함할 수 있다.
도 6a 및 도 6b를 참조로 설명한 제1 리세스(172)의 확장 공정은 본 발명에서 필수적인 것은 아니므로, 경우에 따라서는 생략될 수 있다. 하지만, 앞으로는 상기 공정을 통해 확장된 입구 및 폭을 갖는 제1 리세스(172)가 형성된 경우에 한해 설명하도록 한다.
도 7을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146) 상에 도전막(175)을 형성한다.
예시적인 실시예들에 따르면, 도전막(175)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 이 때 제1 절연막 패턴(170a)은 도전막(175)의 생성 영역을 제한할 수 있다.
도 8을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146) 부분을 도전막(175)과 반응시켜 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a)을 각각 형성한다. 제1 내지 제3 예비 컨트롤 게이트들(142, 144, 146, 148) 중 반응하지 않은 나머지 부분은 각각 제1 내지 제3 하부 도전 패턴들(182b, 184b, 186b)로 정의한다. 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a)과 제1 내지 제3 하부 도전 패턴들(182b, 184b, 186b)은 제1 내지 제3 컨트롤 게이트들(182, 184, 186)을 각각 정의할 수 있다.
예시적인 실시예들에 따르면, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144, 146) 부분이 금속을 포함하는 도전막(175)과 반응하여, 금속 실리사이드를 포함한 상부 도전 패턴들(182a, 184a, 186a)을 형성할 수 있다. 상기 실리사이데이션(silicidation) 공정은 열처리를 통해 수행될 수 있다. 예를 들면, 도전막(175)이 코발트를 포함하는 경우는 코발트 실리사이드막이 형성될 수 있고, 도전막(175)이 니켈을 포함하는 경우는 니켈 실리사이드막이 형성될 수 있다.
제1 절연막 패턴(170a)은 도전막(175)이 예비 게이트 구조물들(162, 164, 166)과 반응하는 반응 영역을 제한할 수 있으며, 이에 따라 상부 도전 패턴들(182a, 184a, 186a)은 제1 절연막 패턴(170a)의 상면과 실질적으로 동일한 높이의 하면을 가질 수 있다.
전술한 공정에 따라, 기판(100) 상에는 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)이 형성될 수 있다. 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)은 기판(100) 상에 순차적으로 적층된 제1 내지 제3 터널 절연막 패턴들(112, 114, 116), 제1 내지 제3 플로팅 게이트들(122, 124, 126), 제1 내지 제3 유전막 패턴들(132, 134, 136), 및 제1 내지 제3 컨트롤 게이트들(182, 184, 186)을 포함할 수 있다. 제1 내지 제3 컨트롤 게이트들(182, 184, 186)은 각각 제1 내지 제3 하부 도전 패턴들(182b, 184b, 186b) 과 제1 내지 제3 상부 도전 패턴들(182a, 184a, 186a)을 포함한다.
도 9a를 참조하면, 기판(100) 상에 게이트 구조물들(162a, 164a, 166a)을 덮는 제2 절연막(190)을 형성한다. 제2 절연막(190)은 스텝 커버리지 특성이 낮은 물질을 사용하여 형성할 수 있다. 이에 따라, 제2 절연막(190)은 제1 절연막 패턴(170a)에 의해 커버되지 않은 상기 컨트롤 게이트들의 상부 도전 패턴들(182a, 184a, 186a)의 측벽 및 상면 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 절연막(190)은 제1 절연막 패턴(170a)에 의해 정의되는 제1 리세스(172) 내벽 상에는 형성되지 않으면서 제1 절연막 패턴(170a)의 상면과 접촉하도록 형성될 수 있다. 이에 따라, 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이의 제2 절연막(190)의 하부에는 제1 리세스(172)와 연통하는 제2 리세스(192)가 형성된다.
한편, 제1 및 제2 리세스들(172, 192)은 제1 에어 갭(air gap)(195)을 정의할 수 있다. 즉, 제1 및 제2 리세스들(172, 192)은 각각 제1 에어 갭(195)의 하부 및 상부를 정의할 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(172)는 하부로 갈수록 좁은 폭을 가질 수 있으며, 제2 리세스(192)는 상부로 갈수록 좁은 폭을 가질 수 있다. 일 실시예에 따르면, 제1 에어 갭(195)은 상부가 하부에 비해 큰 최대폭을 가질 수 있다. 한편, 제1 에어 갭(195)은 상기 제1 방향으로 연장되도록 형성될 수 있다.
제2 절연막(190)은 플라즈마 증대 산화물(PEOX), 중온 산화물(MTO), TEOS(tetra ethyl ortho silicate) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 제2 절연막(190) 및 제1 절연막 패턴(170a) 내부에 제1 에어 갭(195)이 형성될 수 있도록, 스텝 커버리지 특성이 낮은 공정 조건으로 제2 절연막(190)을 형성할 수 있다.
다른 실시예들에 있어서, 도 9b를 참조하면, 제2 절연막(190)에 의해서만 정의되는 제2 에어 갭(197)이 형성될 수도 있다. 즉, 제2 절연막(190)은 게이트 구조물들(162a, 164a, 166a)을 덮으면서 제1 리세스(172) 내벽 상에도 형성될 수 있다. 이에 따라, 제2 절연막(190)은 게이트 구조물들(162a, 164a, 166a)의 일부 측벽을 덮으면서 제1 절연막 패턴(170a) 상면을 따라 얇게 형성될 수 있다. 이때, 제2 에어 갭(197) 역시 제1 에어 갭(195)과 유사한 형상을 가질 수 있다.
이하에서는, 제1 에어 갭(195)을 갖도록 제2 절연막(190)이 형성된 경우에 한해서 설명한다.
도 10을 참조하면, 제2 절연막(190) 일부 및 제1 절연막 패턴(170a)의 일부를 사진 식각 공정을 통해 제거하여, 제1 및 제3 불순물 영역들(101, 105)을 노출시킨다. 이에 따라, 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)의 상면 및 측벽 일부와 제1 절연막 패턴(170a)의 상면 상에 형성된 제2 절연막 패턴(190a)이 형성된다.
도 11을 참조하면, 기판(100) 상에 제1 절연막 패턴(170a) 및 제2 절연막 패턴(190a)을 커버하는 제1 층간 절연막(210)이 형성된다. 제1 층간 절연막(210)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제3 불순물 영역(105) 상에 제1 층간 절연막(210)을 관통하는 공통 소스 라인(Common Source Line: CSL)(220)이 형성된다. 공통 소스 라인(220)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다.
제1 층간 절연막(210) 및 공통 소스 라인(220) 상에 제2 층간 절연막(230)이 형성된다. 제2 층간 절연막(230)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 불순물 영역(101) 상에 제1 및 제2 층간 절연막들(210, 230)을 관통하는 비트 라인 콘택(240)이 형성된다. 비트 라인 콘택(240)은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
제2 층간 절연막(230) 상에 비트 라인(260)이 형성되어 비트 라인 콘택(240)과 전기적으로 연결된다. 비트 라인(260)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 비트 라인은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 소자가 제조될 수 있다. 도 1 내지 도 11에서는, 예시적으로 낸드(NAND) 플래시 메모리 소자의 제조 방법에 관해 설명했지만, 본 발명의 사상은 노아(NOR) 플래시 메모리 소자, DRAM 소자 등 다른 반도체 소자들의 제조 방법에도 사용될 수 있다.
도 12 및 도 13은 전술한 공정들을 수행함으로써 제조되는 반도체 소자의 다른 실시예들을 설명하기 위한 단면도들이다. 도 12 및 도 13에 도시된 반도체 소자들은 도 11에 도시된 반도체 소자와 일부를 제외하고는 동일하므로, 차이점에 관해서만 기술하도록 한다.
도 12의 반도체 소자는 제1 내지 제3 게이트 구조물들(162a, 164a, 166a) 사이의 기판(100) 상에 형성된 제4 터널 절연막 패턴(112a)을 더 포함한다. 이에 따라, 제1 절연막 패턴(170a)은 제1 내지 제3 게이트 구조물들(162a, 164a, 166a)의 측벽 및 제4 터널 절연막 패턴(112a) 상에 형성될 수 있다. 제4 터널 절연막 패턴(112a)은 제1 내지 제3 터널 절연막 패턴들(112, 114, 116)에 비해 작은 두께를 가질 수 있다.
도 13의 반도체 소자는 제2 절연막 패턴(190a)에 의해서만 정의되는 제2 에어 갭(197)을 가질 수 있다. 즉, 제2 절연막 패턴(190a)은 게이트 구조물들(162a, 164a, 166a)의 상면 및 측벽 일부를 덮으면서, 제1 절연막 패턴(170a)에 의해 정의되는 제1 리세스(172)의 내벽 상에 얇게 형성될 수 있다. 제2 에어 갭(197) 역시 제1 에어 갭(195)과 유사한 형상을 가질 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 서로 이격된 게이트 구조물들의 측벽 일부 및 상기 게이트 구조물들 사이의 기판 상면 상에 제1 절연막 패턴을 형성하고, 상기 제1 절연막 패턴을 반응 방지막으로 하여 상기 게이트 구조물들의 상부에 금속 실리사이드막을 형성함으로써 저항이 낮은 컨트롤 게이트들을 형성할 수 있다. 또한 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들 부분 상에 제2 절연막을 형성함으로써, 상기 게이트 구조물들 사이에 에어 갭을 형성할 수 있다. 이에 따라, 워드 라인들 사이의 간섭 현상 및 기생 커패시턴스를 감소시키고 동작 특성이 우수한 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
101, 103 , 105 : 제1 내지 제3 불순물 영역
110 : 터널 절연막
112, 114, 116 : 제1 내지 제3 터널 절연막 패턴
112a : 제4 터널 절연막 패턴 120 : 플로팅 게이트막
122, 124, 126 : 제1 내지 제3 플로팅 게이트
130 : 유전막
132, 134, 136 : 제1 내지 제3 유전막 패턴
140 : 컨트롤 게이트막
142, 144, 146 : 제1 내지 제3 예비 컨트롤 게이트
150 : 하드 마스크막
152, 154, 156 : 제1 내지 제3 하드 마스크 패턴
162, 164, 166 : 제1 내지 제3 예비 게이트 구조물
162a, 164a, 166a : 제1 내지 제3 게이트 구조물
170 : 제1 절연막 171 : 보이드
170a : 제1 절연막 패턴 172 : 제1 리세스
175 : 도전막
182, 184, 186 : 제1 내지 제3 컨트롤 게이트
182a, 184a, 186a : 제1 내지 제3 상부 도전 패턴
182b, 184b, 186b : 제1 내지 제3 하부 도전 패턴
190 : 제2 절연막 190a : 제2 절연막 패ㄴ턴
192 : 제2 리세스 195 : 제1 에어 갭
197 : 제2 에어 갭 210 : 제1 층간 절연막
220 : 공통 소스 라인 230 : 제2 층간 절연막
240 : 비트 라인 콘택 260 : 비트 라인

Claims (10)

  1. 기판 상에 서로 이격된 복수 개의 게이트 구조물들을 커버하며, 상기 게이트 구조물들 사이의 보이드를 포함하는 제1 절연막을 형성하는 단계;
    상기 보이드가 노출되도록 상기 제1 절연막의 상부를 제거하여, 제1 리세스가 상부에 형성된 제1 절연막 패턴을 상기 게이트 구조물들의 하부 측벽 및 상기 기판 상에 형성하는 단계;
    상기 제1 절연막 패턴에 의해 커버되지 않은 상기 게이트 구조물들의 부분 상에 도전막을 형성하는 단계;
    상기 게이트 구조물들과 상기 도전막을 반응시키는 단계; 및
    상기 제1 절연막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 부분을 커버하며, 상기 제1 리세스와 연통하는 제2 리세스가 하부에 형성된 제2 절연막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 리세스들은 각각 에어 갭의 하부 및 상부를 정의하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 제1 리세스는 상기 게이트 구조물들의 하부로 갈수록 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 제2 리세스는 상기 게이트 구조물의 상부로 갈수록 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 제2 리세스는 상기 제1 리세스에 비해 큰 최대폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 형성된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 구비하고, 상기 각 컨트롤 게이트는 도핑된 폴리실리콘을 포함하며,
    상기 제1 절연막 패턴은 상기 게이트 구조물들 사이의 상기 기판의 상면과, 적어도 상기 터널 절연막 패턴의 측벽, 상기 플로팅 게이트의 측벽 및 상기 유전막 패턴의 측벽 상에는 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 도전막은 금속을 사용하여 형성되고,
    상기 도전막은 상기 게이트 구조물들과 반응하여 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 제1 절연막은 중온 산화물(MTO), 고온 산화물(HTO) 및 ALD 산화물 중 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1항에 있어서, 상기 제2 절연막은 PEOX, MTO 및 TEOS 중 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제1항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계 이후에, 상기 제1 리세스의 측벽을 식각하여 상기 제1 리세스의 폭을 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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