KR20130072670A - 반도체 소자의 제조 방법 - Google Patents

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KR20130072670A
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Abstract

본 기술은 게이트 라인들 사이에 에어-갭이 형성된 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판 상부에 제1 게이트 라인들 및 상기 제1 게이트 라인들에 비해 폭이 넓은 제2 게이트 라인을 형성하는 단계; 상기 제1 및 제2 게이트 라인 사이와 상기 제1 게이트 라인들 사이에 제1 에어-갭이 형성되고, 상기 제2 게이트 라인들 상면 및 측벽을 감싸는 제1 절연막을 형성하는 단계; 상기 제1 절연막의 표면으로부터 타겟 깊이보다 얕은 깊이까지 식각제를 확산시켜 상기 제1 절연막 내부에 제1 반응 영역을 형성하는 단계; 상기 제1 반응 영역을 제거하는 단계; 잔류된 상기 제1 절연막의 표면으로부터 상기 타겟 깊이까지 상기 식각제를 확산시켜 상기 잔류된 제1 절연막 내부에 제2 반응 영역을 형성하는 단계; 및 상기 제2 반응 영역을 제거하여 상기 제1 및 제2 게이트 라인들의 일부를 노출시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 라인을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 수많은 트랜지스터를 포함한다. 특히 반도체 메모리 소자는 조밀하고 규칙적으로 배열된 수많은 트랜지스터를 포함한다. 예를 들어, 플래시 메모리는 규칙적으로 배열된 수많은 스트링을 포함한다. 각각의 스트링은 셀렉트 트랜지스터들 사이에 직렬로 연결된 다수의 셀 트랜지스터들로 구성된다. 셀 트랜지스터들의 게이트들에 연결된 게이트 라인은 워드 라인이며, 셀렉트 트랜지스터들의 게이트들에 연결된 게이트 라인은 셀렉트 라인이다. 일반적으로 서로 이웃한 셀렉트 라인들 사이의 간격은 서로 이웃한 워드 라인들 사이의 간격보다 넓게 형성된다.
집적도가 증가함에 따라 게이트 라인 간 간격이 좁아지기 때문에 셀 트랜지스터들 간 간섭 현상이 증가한다. 셀 트랜지스터들 간 간섭 현상을 줄이기 위해 셀 트랜지스터들 사이에 에어-갭(air-gap)을 형성하는 방법이 제안된 바 있다. 이러한 에어-갭을 형성하는 과정에서 다양한 문제점들이 제기되고 있으며, 이러한 문제점들을 개선하기 위한 기술 보완이 요구된다.
본 발명의 실시 예는 게이트 라인들 사이에 에어-갭이 형성된 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 제1 게이트 라인들 및 상기 제1 게이트 라인들에 비해 폭이 넓은 제2 게이트 라인을 형성하는 단계; 상기 제1 및 제2 게이트 라인 사이와 상기 제1 게이트 라인들 사이에 제1 에어-갭이 형성되고, 상기 제2 게이트 라인들 상면 및 측벽을 감싸는 제1 절연막을 형성하는 단계; 상기 제1 절연막의 표면으로부터 타겟 깊이보다 얕은 깊이까지 식각제를 확산시켜 상기 제1 절연막 내부에 제1 반응 영역을 형성하는 단계; 상기 제1 반응 영역을 제거하는 단계; 잔류된 상기 제1 절연막의 표면으로부터 상기 타겟 깊이까지 상기 식각제를 확산시켜 상기 잔류된 제1 절연막 내부에 제2 반응 영역을 형성하는 단계; 및 상기 제2 반응 영역을 제거하여 상기 제1 및 제2 게이트 라인들의 일부를 노출시키는 단계를 포함한다.
본 기술은 게이트 라인들 사이에 에어-갭을 형성하며 증착된 절연막 내부에 식각제를 확산시켜 절연막과 식각제가 반응한 반응 생성물이 형성되는 반응 영역을 타겟 깊이까지 한번에 형성하지 않는다. 대신 본 기술은 타겟 깊이보다 얕은 깊이까지 제1 반응 영역을 형성하고, 제1 반응 영역을 제거한 후, 타겟 깊이만큼 제2 반응 영역을 형성하고, 제2 반응 영역을 제거하는 공정을 실시한다. 이로써 본 기술은 게이트 라인들 사이에 잔류되는 절연막의 높이를 균일화하여 게이트 라인들의 측벽을 균일한 면적으로 노출시킬 수 있으며, 게이트 라인들 사이에서 에어-갭을 균일하게 노출시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 제3 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 최상부층이 실리콘막(109)으로 이루어진 게이트 라인들(SSL, WL0~WLn, DSL)이 반도체 기판(101) 상에 형성된다. 보다 구체적으로 설명하면 다음과 같다.
NAND 플래시 메모리의 경우, 워드라인들(WL0~WLn)을 포함하는 제1 게이트 라인과, 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)을 포함하는 제2 게이트 라인들이 형성된다. 상기의 제1 및 제2 게이트 라인들은 셀 영역에 형성되며, 주변 회로 영역에는 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 라인들(미도시)이 형성될 수 있다.
제1 및 제2 게이트 라인들을 형성하기 위해 다음의 공정들이 진행될 수 있다.
먼저, 반도체 기판(101) 내에 웰(미도시)이 형성되고, 반도체 기판(101) 상부에 게이트용 적층구조를 형성한다. 적층구조는 순차로 적층된 터널 절연막(103), 제1 실리콘층(105), 유전체막(107), 및 제2 실리콘층(109)을 포함한다. 적층구조 형성을 위해 먼저, 반도체 기판(101)의 전체 표면에 터널 절연막(103)이 형성된다. 이때, 주변 회로 영역에는 고전압 트랜지스터나 저전압 트랜지스터를 위한 게이트 절연막이 형성된다. 터널 절연막(103) 상에 제1 실리콘층(105)을 형성한다. 제1 실리콘층(105)은 언도프트 폴리 실리콘층 또는 도프트 폴리 실리콘층의 단일층으로 형성되거나, 언도프트 폴리 실리콘층 및 도프트 폴리 실리콘층의 적층 구조로 형성될 수 있다. 도프트 폴리 실리콘층에는 3가 불순물이나 5가 불순물이 첨가될 수 있다.
이어서, 소자 분리 영역을 정의하는 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정으로 제1 실리콘층(105)을 식각한다. 이로써, 제1 실리콘층(105)은 평행한 다수의 실리콘 라인들로 패터닝된다. 계속해서, 터널 절연막(103) 및 반도체 기판(101)을 식각하여 평행한 라인 형태의 트렌치들(미도시)을 소자 분리 영역에 형성한다. 이 후, 트렌치들이 채워지도록 절연막이 형성되고, 절연막이 트렌치들 내부 및 트렌치들 상에만 잔류되도록 소자 분리 마스크 상부의 절연막이 제거된다. 이로써, 소자 분리막(미도시)이 형성된다.
소자 분리 마스크 제거 후, 전체 구조 상에 유전체막(107)이 형성된다. 유전체막(107)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전상수값을 갖는 절연막으로 대체될 수 있다. 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 유전체막(107)의 일부가 식각된다. 이로 인해, 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘층(105)의 일부가 노출된다.
유전체막(107) 상부에 제2 실리콘층(109)을 형성한다. 제2 실리콘층(109)은 도프트 폴리실리콘층으로 형성할 수 있다. 이로써 게이트용 적층구조가 형성된다.
상술한 적층구조 상부에 하드 마스크막(111)이 형성된다. 이어서, 제1 실리콘층(105)이 패터닝되어 형성된 실리콘 라인들과 교차하는 방향으로 하드 마스크막(111), 제2 실리콘층(109) 및 유전체막(107)이 패터닝된다. 이로써, 평행한 다수의 컨트롤 게이트들이 형성된다. 계속해서, 제1 실리콘층(105)을 식각한다. 그 결과, 반도체 기판(101) 상에는 다수의 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된다. 하드 마스크막(111)은 후속 공정에서 제거되므로 게이트 라인들의 일부가 될 수 없다. 따라서, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층은 제2 실리콘층(109)이 된다.
한편, 유전체막(107)의 일부가 식각된 상태에서 제2 실리콘층(109)이 형성되기 때문에, 셀렉트 라인들(DSL, SSL)의 제1 실리콘층(105)과 제2 실리콘층(109)은 유전체막(107)의 식각된 부분을 통해서 서로 연결된다.
상기에서, 제2 게이트 라인(DSL, SSL)은 제1 게이트 라인(WL0~WLn)보다 넓은 폭으로 형성되며, 제2 게이트 라인들(DSL, SSL)의 간격은 제1 게이트 라인들(WL0~WLn)의 간격보다 넓다.
게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(101)에는 이온주입 공정에 의해 접합 영역(113)이 형성된다. 접합 영역(113)은 5가 불순물을 주입하여 형성할 수 있다.
도 1b를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 도면에 도시되지 않은 접합 영역(113) 일부를 노출시키는 스페이서로서의 제1 절연막(115)이 형성된다. 보다 구체적으로 설명하면 다음과 같다.
게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 제1 절연막(115)이 형성된다. 도면에 도시되지 않았으나, 제2 게이트 라인(SSL, DSL)은 접합 영역(113)을 사이에 두고 대칭되게 배열되며, 인접한 제2 게이트 라인들 사이의 간격은 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn)의 사이의 간격과 제1 게이트 라인들(WL0~WLn) 사이의 간격보다 넓다. 그리고, 제1 절연막(115)을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 절연막의 오버행(overhang)이 형성되기 때문에, 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn)의 사이와 제1 게이트 라인들(WL0~WLn) 사이는 제1 절연막(115)으로 완전히 채워지지 않고 제1 에어-갭(117)이 형성된다. 그리고, 이웃하여 배치된 제2 게이트 라인들은 상대적으로 넓은 간격으로 형성되기 때문에 이웃하여 배치된 제2 게이트 라인들 사이에서 제1 절연막(115)은 제2 게이트 라인들(SSL, DSL)의 측벽을 따라 제2 게이트 라인들(SSL, DSL)의 측벽을 감싸며 형성된다. 이 후, 에치백 공정을 실시한다. 이로써, 스페이서로서의 제1 절연막(115)이 형성된다. 스페이서로서의 제1 절연막(115)은 이웃하여 배치된 제2 게이트 라인들 사이에서 접합 영역(113)을 노출시키며 제2 게이트 라인들 측벽 상에 잔류된다. 그리고, 스페이서로서의 제1 절연막(115)은 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn) 사이와 제1 게이트 라인들(WL0~WLn) 사이에서 제1 에어-갭(117)을 형성하며 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn)의 사이와 제1 게이트 라인들(WL0~WLn) 사이의 접합 영역(113), 그리고 게이트 라인들(DSL, WL0~WLn, SSL)을 덮도록 잔류된다.
상기에서 제1 절연막(115)은 실리콘 산화막(SiO2)으로 형성할 수 있다.
제1 절연막(115)으로 형성된 스페이서를 포함한 전체 구조의 표면을 따라 식각 정지막(119)을 형성한다. 이 후, 식각 정지막(119) 상부에 층간 절연막용 제2 절연막(121)을 형성한다.
상기에서, 식각 정지막(119)은 질화막으로 형성할 수 있으며, 게이트 라인들(DSL, SSL, WL0~WLn)에 의한 단차가 유지될 수 있을 정도의 두께로 전체 구조의 표면을 따라 형성된다. 제2 절연막(121)은 산화막으로 형성할 수 있으며, 이웃하여 형성된 제2 게이트 라인들 사이의 공간을 채울 만큼 충분한 두께로 식각 정지막(119)이 형성된 전체 구조 상부에 형성된다.
도 1c를 참조하면, 식각 정지막(119)이 노출되는 시점에서 정지하는 평탄화 공정으로 제2 절연막(121)의 표면을 평탄화한 후, 식각 정지막(119)을 제거하여 에어-갭(117) 상부의 제1 절연막(115)을 노출시킨다. 이로써, 제2 절연막(121) 및 식각 정지막(119)은 서로 인접한 제2 게이트 라인들 사이에만 잔류된다.
이어서, 식각제를 제1 절연막(115) 내부로 확산시킨다. 그 결과, 식각제와 제1 절연막(115)이 반응하여 반응 생성물이 형성되는 반응 영역(131)이 형성된다. 이 때, 식각제는 제2 게이트 라인(DSL, SSL)의 측벽을 따라 형성된 제1 절연막(115)의 측벽과 제1 절연막(115)의 상면으로부터 확산된다. 이에 따라, 제2 게이트 라인(DSL 또는 SSL)에 인접한 제1 게이트 라인(WL0 또는 WLn)쪽으로 상대적으로 많은 양의 식각제가 확산된다. 그 결과, 반응 영역(131)은 제1 게이트 라인들(WL1~WLn-1) 사이에서보다 제2 게이트 라인(DSL 또는 SSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn) 사이에서 더 깊게 형성될 수 있다.
도 1d를 참조하면, 반응 영역(131) 및 하드 마스크막(111)을 제거한다. 이로써 실리사이드화 공정을 통해 금속막과 반응하여 금속 실리사이드막으로 변화될 게이트 라인들(SSL, WL0~WLn, DSL)의 제2 실리콘층(109)이 노출된다. 상술한 공정에서 반응 영역(131)이 제2 게이트 라인(DSL 또는 SSL)에 인접할수록 깊게 형성된 경우, 제2 실리콘층(109) 측벽의 노출된 면적이 제2 게이트 라인(DSL 또는 SSL)에 인접할수록 넓어질 수 있다. 따라서, 노출된 제2 실리콘층(109)을 실리사이드화하는 후속 공정을 실시하면, 제1 게이트 라인들(WL0 또는 WLn)의 저항이 달라질 수 있다.
도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)이 반도체 기판(201) 상에 형성된다. 게이트 라인들(SSL, WL0~WLn, DSL)은 도 1a에서 상술한 바와 동일한 공정으로 순차로 적층된 터널 절연막(203), 제1 실리콘층(205), 유전체막(207), 및 제2 실리콘층(209)을 패터닝하여 형성할 수 있다. NAND 플래시 메모리의 경우, 워드라인들(WL0~WLn)을 포함하는 제1 게이트 라인과, 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)을 포함하는 제2 게이트 라인들이 형성된다.
게이트 라인들(SSL, WL0~WLn, DSL)의 제2 실리콘층(209) 상부에는 게이트 라인들(SSL, WL0~WLn, DSL) 패터닝 공정시 식각 베리어로서 이용된 하드 마스크막(211)이 잔류할 수 있다. 하드 마스크막(211)은 후속 공정에서 제거되므로 게이트 라인들의 일부가 될 수 없다. 따라서, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층은 제2 실리콘층(209)이 된다.
상기에서, 제2 게이트 라인(DSL, SSL)은 제1 게이트 라인(WL0~WLn)보다 넓은 폭으로 형성되며, 제2 게이트 라인들(DSL, SSL)의 간격은 제1 게이트 라인들(WL0~WLn)의 간격보다 넓다.
게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(201)에는 이온주입 공정에 의해 접합 영역(213)이 형성된다. 접합 영역(213)은 5가 불순물을 주입하여 형성할 수 있다.
이 후, 도 1b에서 상술한 바와 같이 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 도면에 도시되지 않은 접합 영역(213) 일부를 노출시키는 스페이서로서의 제1 절연막(215)이 형성된다. 제1 절연막(215)을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 절연막의 오버행(overhang)이 형성되기 때문에, 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn)의 사이와 제1 게이트 라인들(WL0~WLn) 사이는 제1 절연막(215)으로 완전히 채워지지 않고 제1 에어-갭(217)이 형성된다. 상기에서 제1 절연막(215)은 실리콘 산화막(SiO2)으로 형성할 수 있다.
이어서, 제1 절연막(215) 상부에는 도 1b에서 상술한 바와 같이 식각 정지막 및 층간 절연막용 제2 절연막을 더 적층할 수 있다. 그리고 나서, 도 1c에서 상술한 바와 같이 제2 절연막의 평탄화 공정, 식각 정지막을 제거하여 게이트 라인들(DSL, SSL, WL0~WLn) 상부의 제1 절연막(215)을 노출시키는 공정을 더 실시할 수 있다.
이 후, 식각제를 타겟 깊이보다 얕게 제1 절연막(215) 내부로 확산시켜 식각제와 제1 절연막(215)이 반응한 반응 생성물이 형성된 제1 반응 영역(231a)을 제1 절연막(215) 내부에 형성한다. 이 때, 식각제와 제1 절연막(215)의 반응이 제2 게이트 라인들(SSL, DSL) 상면에서 종료되도록 하여 제1 반응 영역(231a)을 제2 게이트 라인들(SSL, DSL) 상면까지 형성한다. 반응 종료 시점은 반응시간을 제어하여 설정될 수 있다.
식각제는 NF3 와 NH3를 플라즈마로 반응시켜 생성된 NH4F 또는 NH4F·HF 라디칼 일 수 있다.
NH4F 식각제 또는 NH4F·HF 라디칼 식각제는 제1 온도에서 실리콘 산화막인 제1 절연막(215)과 반응하여 제1 반응 영역(231a)에 고체 상태의 (NH4)2SiF6 를 생성한다. 제1 온도는 30℃일 수 있다.
제1 반응 영역(231a)이 제2 게이트 라인들(DSL, SSL) 상면까지 제한되어 형성되면, 제1 게이트 라인들(WL0~WLn) 사이의 제1 절연막(215)과, 제2 게이트 라인(DSL 또는 SSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn) 사이의 제1 절연막(215)은 식각제와 거의 반응하지 않고 잔류되어, 제1 에어-갭(217)의 형태가 유지될 수 있다.
도 2b를 참조하면, 반응 챔버의 온도가 제1 온도보다 높은 제2 온도가 되도록 열을 가하여 제1 반응 영역(231a)을 제거한다. 고체 상태의 (NH4)2SiF6를 포함하는 제1 반응 영역(231a)은 제2 온도에서 가스 상태의 SiF4, NH3, HF로 승화됨으로써 제거된다. 제2 온도는 100℃ 이상 일 수 있다.
제1 반응 영역(231a)이 제거됨에 따라, 제1 게이트 라인들(WL0~WLn) 사이와 제2 게이트 라인(DSL 또는 SSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn) 사이에는 균일한 높이의 제1 절연막(215a)이 잔류된다.
도 2c를 참조하면, 도 2a에서 상술한 바와 동일한 공정으로 생성한 식각제를 잔류된 제1 절연막(215a) 내부로 확산시켜 제2 반응 영역(231b)을 형성한다. 이 때, 식각제는 단차를 거의 갖지 않으며 균일한 높이로 잔류된 제1 절연막(215a) 표면으로부터 하부 방향으로 확산되므로 식각제가 타겟 깊이만큼 균일하게 확산될 수 있다. 식각제의 확산 깊이를 제어하여 제2 반응 영역(231b)의 형성 깊이를 게이트 라인들(DSL, SSL, WL0~WLn)의 타겟 깊이까지 제어할 수 있다. 제2 반응 영역(231b)은 제1 에어-갭(217)의 상면 및 측벽 상에도 형성될 수 있다.
제2 반응 영역(231b)에는 도 2a에서 상술한 바와 같이 고체 상태의 (NH4)2SiF6 의 반응 생성물이 형성될 수 있다.
도 2d를 참조하면, 제2 반응 영역(231b) 및 하드 마스크막(211)을 제거하여 제1 게이트 라인들(WL0~WLn) 사이와, 제2 게이트 라인(DSL 또는 SSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn) 사이에 식각제와 미반응한 균일한 높이의 제1 절연막(215b)이 잔류될 수 있다. 그리고, 제1 실시 예에 비해 제1 에어-갭(217)이 균일하게 개구되며, 제2 실리콘층(209)의 측벽이 타겟으로 하는 면적만큼 노출된다.
도 2e를 참조하면, 실리사이드 공정을 실시하여 제2 실리콘층(209)의 노출된 부분을 실리사이드층(241)으로 형성한다. 이하, 실리사이드 공정에 대해 보다 구체적으로 설명한다.
먼저, 제2 실리콘층(209)의 노출된 부분을 금속층으로 덮는다. 예를 들어, 금속층은 코발트, 텅스텐 또는 니켈로 형성될 수 있다. 이어서, 열처리를 실시하면, 금속층과 접촉하는 제2 실리콘층(209)과 금속층이 반응하여 금속 실리사이드층(241)이 형성된다. 금속층이 텅스텐으로 형성된 경우 텅스텐 실리사이드층이 형성되고, 금속층이 코발트로 형성된 경우 코발트 실리사이드층이 형성되고, 금속층이 니켈인 경우 니켈 실리사이드층이 형성된다. 계속해서, 제2 실리콘층(209)과 반응하지 않고 잔류하는 금속층을 제거한다.
본 발명의 제2 실시 예에서는 제1 절연막(215b)이 균일한 높이로 잔류되어 제2 실리콘층(209)이 균일하게 노출된 상태에서 실리사이드층(241)이 형성되기 때문에, 실리사이드층(241)을 균일하게 형성하여 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 균일화할 수 있다.
도 2f를 참조하면, 실리사이드층(241)을 포함한 전체 구조 상에 층간 절연막용 제3 절연막(245)을 형성한다. 제3 절연막(245)을 형성할 때 제1 에어-갭(217)의 개구부가 제3 절연막(245)의 오버행에 의해 다시 막히면서 제2 에어-갭(247)이 형성될 수 있다.
본 발명의 제2 실시 예에서는 제1 에어-갭(217)이 균일하게 개구된 상태에서 제3 절연막(245)을 형성하므로 제1 에어-갭(217) 내에 제2 에어-갭(247)을 균일하게 형성할 수 있다.
상술한 공정에 의해 게이트 라인들(SSL, WL0~WLn, DSL)의 폭이 좁아지더라도 저항이 낮은 실리사이드층(241)을 형성함으로써 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 낮출 수 있다. 그리고, 제2 게이트 라인(SSL 또는 DSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn)의 사이와 제1 게이트 라인들(WL0~WLn) 사이, 특히 플래시 메모리의 플로팅 게이트로 이용되는 제1 실리콘층(205) 사이에 제2 에어-갭(247)이 형성되므로 메모리 셀 간 간섭을 개선할 수 있다.
도 3a 내지 도 3h는 본 발명의 제3 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 특히, 하기의 도면에서는 칩 센터부 일부와 칩 에지부 일부를 각각 도시하였다.
도 3a를 참조하면, 게이트 라인들(SSL, WL0~WLn, DSL)이 반도체 기판(301)에 형성된다. 게이트 라인들(SSL, WL0~WLn, DSL)은 도 1a에서 상술한 바와 동일한 공정으로 순차로 적층된 터널 절연막(303), 제1 실리콘층(305), 유전체막(307), 및 제2 실리콘층(309)을 패터닝하여 형성할 수 있다. NAND 플래시 메모리의 경우, 워드라인들(WL0~WLn)을 포함하는 제1 게이트 라인과, 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)을 포함하는 제2 게이트 라인들이 형성된다.
게이트 라인들(SSL, WL0~WLn, DSL)의 제2 실리콘층(309) 상부에는 게이트 라인들(SSL, WL0~WLn, DSL) 패터닝 공정시 식각 베리어로서 이용된 하드 마스크막(311)이 잔류할 수 있다. 하드 마스크막(311)은 후속 공정에서 제거되므로 게이트 라인들의 일부가 될 수 없다. 따라서, 게이트 라인들(SSL, WL0~WLn, DSL)의 최상부층은 제2 실리콘층(309)이 된다.
상기에서, 제2 게이트 라인(DSL, SSL)은 제1 게이트 라인(WL0~WLn)보다 넓은 폭으로 형성되며, 제2 게이트 라인들(DSL, SSL)의 간격은 제1 게이트 라인들(WL0~WLn)의 간격보다 넓다.
게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(301)에는 이온주입 공정에 의해 접합 영역(313)이 형성된다. 접합 영역(313)은 5가 불순물을 주입하여 형성할 수 있다.
도 3b를 참조하면, 도 1b에서 상술한 바와 같이 게이트 라인들(SSL, WL0~WLn, DSL)을 포함한 전체 구조 상에 도면에 도시되지 않은 접합 영역(313) 일부를 노출시키는 스페이서로서의 제1 절연막(315)이 형성된다.
제1 절연막(315)을 형성하는 과정에서 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 절연막의 오버행(overhang)이 형성되기 때문에, 제2 게이트 라인(SSL 또는 DSL)과 제1 게이트 라인(WL0 또는 WLn)의 사이와 제1 게이트 라인들(WL0~WLn) 사이는 제1 절연막(315)으로 완전히 채워지지 않고 제1 에어-갭(317)이 형성된다. 상기에서 제1 절연막(315)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 또한, 일반적으로 칩 센터부의 제1 절연막(315)의 두께(d1)에 비해 칩 에지부의 제1 절연막(315)의 두께(d2)가 더 두껍게 형성된다.
이어서, 제1 절연막(315) 상부에는 도 1b에서 상술한 바와 같이 식각 정지막 및 층간 절연막용 제2 절연막을 더 적층할 수 있다. 그리고 나서, 도 1c에서 상술한 바와 같이 제2 절연막의 평탄화 공정, 식각 정지막을 제거하여 게이트 라인들(DSL, SSL, WL0~WLn) 상부의 제1 절연막(315)을 노출시키는 공정을 더 실시할 수 있다.
도 3c를 참조하면, 식각제를 제1 절연막(315) 내부로 확산시켜 식각제와 제1 절연막(315)이 반응한 반응 생성물이 형성되는 제1 반응 영역(331a)을 형성한다. 이 때, 식각제가 타겟 깊이까지 확산되지 않고, 제1 에어-갭(317) 상면과 이격된 제1 절연막(315)의 일부 깊이까지 확산되도록 제어한다. 이로써, 제1 반응 영역(331a)과 제1 에어-갭(317) 사이에 식각제와 미반응한 제1 절연막(315)이 잔류된다. 그리고, 본 발명의 실시 예에서 칩 센터 영역의 제2 게이트 라인들(DSL, SSL) 상면 깊이까지만 제1 반응 영역(331a)이 형성되도록 식각제의 확산 정도를 제어할 수 있다.
식각제는 도 2a에서 상술한 바와 같이 NF3 와 NH3를 포함하는 소스 가스를 플라즈마로 반응시켜 생성된 NH4F 또는 NH4F·HF 라디칼일 수 있다. 제1 반응 영역(331a)에는 도 2a에서 상술한 바와 같이 고체 상태의 (NH4)2SiF6 이 생성된다.
제1 반응 영역(331a)이 제1 에어-갭(315)의 상면까지 형성되지 않도록 식각제의 확산 정도를 제어하면, 제1 게이트 라인들(WL0~WLn) 사이의 제1 절연막(215)과, 제2 게이트 라인(DSL 또는 SSL)과 이에 인접한 제1 게이트 라인(WL0 또는 WLn) 사이의 제1 절연막(215)은 식각제와 거의 반응하지 않고 잔류되어, 제1 에어-갭(217)의 형태가 유지될 수 있다.
도 3d를 참조하면, 제1 반응 영역(331a)을 제거한다. 제1 반응 영역(331a)은 도 2b에서 상술한 바와 같이 제2 온도에서 승화되어 제거될 수 있다.
제1 반응 영역(331a)이 제거됨에 따라, 제1 반응 영역(331a)을 형성하는 단계에서 식각제와 미반응한 제1 절연막(315a)이 잔류된다. 제1 절연막(315)은 칩 센터 영역에서보다 칩 에지 영역에서 더 두껍게 형성되었으므로, 제1 반응 영역(331a)을 형성하는 단계에서 식각제와 미반응하여 잔류하는 제1 절연막(315a)의 부피는 칩 센터 영역에서보다 칩 에지 영역에서 더 크다.
도 3e를 참조하면, 도 2a에서 상술한 식각제를 잔류된 제1 절연막(315a) 내부로 확산시켜 식각제와 잔류된 제1 절연막(315a)이 반응한 반응 생성물이 형성된 제2 반응 영역(331b)을 형성한다. 이 때, 제1 에어 갭(317) 상부의 제1 절연막(315a) 내에서의 식각제의 확산 속도보다 제1 에어 갭(317) 표면으로부터 일정 깊이까지의 영역 내에서의 식각제의 확산 속도가 더 빠르다. 제1 에어 갭(317) 상부에 형성된 제1 절연막(315a)의 일부 두께는 칩 센터 영역에서보다 칩 에지 영역에서 더 두껍다. 따라서, 잔류된 제1 절연막(315a) 내에 식각제를 확산시키는 초기 단계에서 식각제는 칩 에지 영역에서보다 칩 센터 영역에서 더 빠르게 확산된다.
도 3f를 참조하면, 식각제와 제1 절연막(315a)을 반응시키는 단계가 일정 시간 지속되면, 일정 깊이에서부터 식각제가 거의 제1 절연막(315a) 내부로 거의 확산되지 않는다. 예를 들어 식각제가 게이트 라인들(SSL, WL0~WLn, DSL)의 표면으로부터 300Å의 깊이에 도달하였을 경우 거의 확산되지 않는다면, 칩 에지 영역의 식각제가 확산되는 동안, 칩 센터 영역의 식각제는 게이트 라인들(SSL, WL0~WLn, DSL)의 표면으로부터 300Å의 깊이에 도달하여 더 이상 확산되지 않게 된다. 이에 따라, 칩 센터 영역과 칩 에지 영역에서 식각제와 미반응한 제1 절연막(315a)의 두께 차이를 줄일 수 있다.
한편, 도 3c 및 도 3d에서 상술한 바와 같이 타겟 깊이보다 얕은 깊이까지 제1 반응 영역(331a)을 형성시킨 후, 제1 반응 영역(331a)을 제거하는 공정을 생략하고, 제1 반응 영역(331a)을 형성할 때 이용한 식각제를 지속적으로 확산시킬 수 있다. 이 경우, 칩 센터 영역과 칩 에지 영역에서의 식각제 확산 속도 차이가 과도하게 커서 칩 센터 영역에서의 식각제 침투 깊이가 칩 에지 영역에서의 식각제 침투 깊이에 비해 과도하게 깊게 형성될 수 있다.
본 발명의 제3 실시 예에서는 제1 에어-갭(317) 상부에 잔류되는 제1 절연막(315a)의 두께를 줄인 상태에서 식각제를 확산시키므로 칩 에지 영역과 칩 센터 영역에서 식각제의 침투 깊이 차이를 줄일 수 있다.
도 3g를 참조하면, 제2 반응 영역(331b)이 타겟 깊이만큼 형성되면, 제2 반응 영역(331b) 및 하드 마스크막(311)을 제거한다. 이로써, 칩 에지 영역과 칩 센터 영역에서 식각제와 미반응한 제1 절연막(315b)이 잔류될 수 있다. 그리고, 제1 에어-갭(317)이 개구되며, 제2 실리콘층(309)의 측벽이 노출된다.
도 3h를 참조하면, 실리사이드 공정을 실시하여 제2 실리콘층(309)의 노출된 부분을 실리사이드층(341)으로 형성한다. 이하, 실리사이드 공정은 도 2e에서 상술한 바와 동일하다.
본 발명의 일 실시 예에서는 칩 센터 영역과 칩 에지 영역에서 잔류된 제1 절연막(315b)의 두께 차이를 줄인 상태에서 실리사이드층(341)을 형성하기 때문에, 칩 센터 영역과 칩 에지 영역에서 실리사이드층(341)의 높이 차이를 줄일 수 있어 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 균일화할 수 있다.
이어서, 실리사이드층(341)을 포함한 전체 구조 상에 층간 절연막용 제3 절연막(345)을 형성한다. 제3 절연막(345)을 형성할 때 제1 에어-갭(317)의 개구부가 제3 절연막(345)의 오버행에 의해 다시 막히면서 제2 에어-갭(347)이 형성될 수 있다.
201, 301 : 반도체 기판 209, 309 : 실리콘층
241, 341 : 실리사이드층 217, 247, 317, 347: 에어갭
215, 215a, 215b, 245, 315, 315a, 315b, 345: 절연막
231a, 231b, 331a, 331b: 반응 영역

Claims (10)

  1. 반도체 기판 상부에 제1 게이트 라인들 및 상기 제1 게이트 라인들에 비해 폭이 넓은 제2 게이트 라인을 형성하는 단계;
    상기 제1 및 제2 게이트 라인 사이와 상기 제1 게이트 라인들 사이에 제1 에어-갭이 형성되고, 상기 제2 게이트 라인들 상면 및 측벽을 감싸는 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 표면으로부터 타겟 깊이보다 얕은 깊이까지 식각제를 확산시켜 상기 제1 절연막 내부에 제1 반응 영역을 형성하는 단계;
    상기 제1 반응 영역을 제거하는 단계;
    잔류된 상기 제1 절연막의 표면으로부터 상기 타겟 깊이까지 상기 식각제를 확산시켜 상기 잔류된 제1 절연막 내부에 제2 반응 영역을 형성하는 단계; 및
    상기 제2 반응 영역을 제거하여 상기 제1 및 제2 게이트 라인들의 일부를 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 반응 영역을 제거하는 단계 이 후,
    상기 제1 및 제2 게이트 라인들의 노출된 영역을 실리사이드화하는 단계; 및
    상기 제1 및 제2 게이트 라인들 사이와, 상기 제1 게이트 라인들 사이에 제2 에어-갭이 형성되도록 실리사이드화 된 상기 제1 및 제2 게이트 라인들을 포함하는 전체 구조 상부에 제2 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 실리콘 산화막인 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 식각제는 NH4F 또는 NH4F·HF 라디칼인 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 식각제는
    NF3와 NH3를 포함하는 소스 가스를 플라즈마로 반응시켜 형성하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 반응 영역에서는 상기 식각제와 상기 제1 절연막이 반응하여 고체 상태의 (NH4)2SiF6이 생성되는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 반응 영역을 제거하는 단계는
    상기 고체 상태의 (NH4)2SiF6를 가스 상태의 SiF4, NH3, HF로 승화시키는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 반응 영역을 제거하는 단계는
    상기 제1 및 제2 반응 영역을 형성하는 단계보다 낮은 온도에서 실시되는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 반응 영역을 형성하는 단계는
    상기 제2 게이트 라인의 상면에서 정지하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 반응 영역을 형성하는 단계는
    상기 제1 에어-갭과 상기 제1 반응 영역 사이에 상기 제1 절연막의 미반응 영역이 잔류되도록 실시되는 반도체 소자의 제조방법.
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