KR20140028907A - 반도체 소자의 제조방법 - Google Patents
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Abstract
요철이 형성된 측벽을 갖는 트렌치 형성방법과 이를 이용하여 매몰 게이트를 갖는 반도체 소자의 제조방법이 개시된다.
본 발명의 반도체 소자의 제조방법은, 반도체기판 상에, 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계, 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계, 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계, 및 트렌치가 형성된 반도체기판을 세정하여 트렌치의 측벽에 요철을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조방법은, 반도체기판 상에, 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계, 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계, 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계, 및 트렌치가 형성된 반도체기판을 세정하여 트렌치의 측벽에 요철을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 요철 모양의 측벽을 갖는 트렌치 형성방법 및 그를 이용한 매몰 게이트를 구비하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조기술이 발달함에 따라 단위 소자, 예컨대 트랜지스터의 크기는 작아지고 반도체 소자의 집적도는 급격히 증가하여 왔다. 고집적의 메모리 반도체 소자를 개발하기 위해서는 칩 크기의 감소는 매우 중요하게 인식되고 있다. 특히, 동적 메모리(DRAM: Dynamic Random Access Memory) 소자의 경우 고집적화가 진행됨에 따라 칩 크기를 줄이려는 노력이 많이 수행되고 있다. 이러한 노력의 일 예는 셀 구조의 변화, 즉 활성 영역들의 평면적인 배열 또는 레이아웃(layout)을 변화시키는 경우를 고려할 수 있다. 현재 일반화된 활성 영역들의 레이아웃 형태는 8F2 구조인데, 이러한 구조에서 활성 영역을 틸트시킴으로써 6F2 레이아웃으로 변화시키는 방법이 제안되었다. 6F2 레이아웃의 반도체 소자의 경우 활성영역 내에 스토리지노드 콘택 플러그와 비트라인 콘택 플러그가 모두 배치될 수 있으므로 기존의 8F2 레이아웃의 반도체 소자에 비해 집적도가 더 높다.
한편, 반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라, 트랜지스터의 안정적인 동작을 확보하는 데 어려움이 증가하고 있다. 반도체 소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소하고 있어, 트랜지스터의 단채널(short channel)화가 급격히 진행되고 있다. 이에 따라, 트랜지스터 동작 시 단채널 효과(short channel effect)가 빈번하게 발생하고 있다. 이러한 단채널 효과로 인하여 트랜지스터의 소스와 드레인 간에 펀치쓰루(punch through)가 심각히 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널 효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다.
본 발명이 해결하려는 과제는, 매몰 게이트가 형성되는 트렌치의 측벽에 요철을 형성하여 표면적을 증가시킴으로써 채널 길이를 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 관점에 따른 반도체 소자의 제조방법은 반도체기판 상에, 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계, 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계, 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계, 및 트렌치가 형성된 반도체기판을 세정하여 트렌치의 측벽에 요철을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계에서, 상기 반도체기판에 사선 방향으로 활성영역들이 배치되도록 소자분리막을 형성할 수 있다.
상기 이온주입을 실시하는 단계에서, 산소(O2) 또는 질소(N2) 이온을 주입할 수 있다.
상기 이온주입을 실시하는 단계에서, 높은 도우즈와 높은 에너지로 시작하여 도우즈와 에너지를 점차 줄여가면서 실시하는 것이 바람직하다.
상기 이온주입을 실시하는 단계에서, 최초의 이온주입은 8×1015개/㎠의 도우즈와 200KeV의 에너지로 실시할 수 있다.
상기 최초의 이온주입 후에, 6×1015개/㎠의 도우즈와 150KeV의 에너지로 주입하는 단계, 4×1015개/㎠의 도우즈와 130KeV의 에너지로 주입하는 단계, 2×1015개/㎠의 도우즈와 1100KeV의 에너지로 주입하는 단계, 및 1×1015개/㎠의 도우즈와 100KeV의 에너지로 주입하는 단계를 차례로 실시할 수 있다.
상기 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계는, 상기 반도체기판에 패드산화막을 형성하는 단계, 상기 패드산화막 상에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상에, 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층을 식각하는 단계를 포함할 수 있다.
본 발명의 다른 관점에 따른 반도체소자의 제조방법은, 셀 영역과 주변회로 영역을 포함하는 반도체기판에, 활성영역을 정의하는 소자분리막을 형성하는 단계, 반도체기판 상에, 셀 영역의 게이트 형성 영역을 노출하는 마스크를 형성하는 단계, 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계, 마스크에 의해 노출된 영역의 반도체기판을 식각하여 게이트 트렌치를 형성하는 단계, 반도체기판을 세정하여 게이트 트렌치의 측벽에 복수 개의 요철을 형성하는 단계, 마스크를 제거한 후 게이트 트렌치에 매몰게이트를 형성하는 단계, 매몰게이트가 노출되지 않도록 반도체기판 상에 제1절연층을 형성하는 단계, 주변회로 영역의 제1절연층을 제거하는 단계, 주변회로 영역의 반도체기판 상에 게이트스택을 형성하는 단계, 및 셀 영역 및 주변회로 영역의 반도체기판에 불순물이온을 주입하여 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 이온주입을 실시하는 단계에서, 산소(O2) 또는 질소(N2) 이온을 주입할 수 있다.
상기 이온주입을 실시하는 단계에서, 높은 도우즈와 높은 에너지로 시작하여 도우즈와 에너지를 점차 줄여가면서 실시하는 것이 바람직하다.
본 발명의 반도체 소자의 제조방법에 따르면, 매몰 게이트가 형성되는 게이트 트렌치의 측벽에 이온주입에 의한 식각률 차이를 이용하여 복수 개의 요철을 형성함으로써, 매몰 게이트의 유효 길이를 증가시켜 채널 길이를 증가시킬 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 매몰 게이트를 구비하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 매몰 게이트를 구비하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
이하, 본 발명의 일 측면에 따른 반도체 소자의 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(100)에 트렌치가 형성될 영역을 한정하는 마스크 패턴을 형성한다.
보다 상세하게, 반도체기판(100)으로서 예를 들면 단결정 실리콘(Si) 기판을 준비한 다음, 반도체기판 상부에 패드산화막(102)을 형성하고 그 위에 하드마스크막(104)을 적층한다. 하드마스크막(104)으로는 실리콘질화막을 사용할 수 있다. 다음에, 하드마스크막(104) 위에 포토레지스트를 일정 두께 도포한 다음 노광 및 현상 공정을 실시하여 트렌치가 형성될 영역의 반도체기판을 노출하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 트렌치는 예를 들면 매몰 게이트를 형성하기 위한 트렌치일 수 있고, 경우에 따라서는 소자분리막을 형성하기 위한 트렌치일 수 있으며, 그 외 다른 용도의 트렌치일 수 있다.
포토레지스트 패턴을 식각 마스크로 하여 하드마스크막(104) 및 패드산화막(102)에 대한 식각공정을 실시하여 반도체기판을 노출하는 마스크 패턴을 형성한다. 상기 하드마스크막(104) 및 패드산화막(102)에 대한 식각은 예를 들면 RIE(Reactive Ion Etching)와 같은 건식 식각 방식으로 진행할 수 있다. 다른 예로서, 하드마스크막(104)을 식각한 후 포토레지스트 패턴을 제거하고, 식각된 하드마스크막을 마스크로 하여 패드산화막을 식각할 수도 있다.
도 2를 참조하면, 포토레지스트 패턴을 제거한 다음 반도체기판을 식각하여 트렌치를 형성하기 전에, 트렌치 측벽에 요철을 형성하기 위한 준비 단계로, 반도체기판에 대한 이온주입 공정을 실시한다. 최종적으로 트렌치의 측벽에 여러 개의 요철을 형성하기 위하여, 상기 반도체기판에 대한 이온주입 공정은 주입되는 이온의 도우즈(dose)와 주입 에너지를 각각 다르게 하여 복수 회 실시한다. 이때, 이온주입 공정을 고농도 및 고에너지로 시작하여 점차 도우즈와 에너지를 줄여가면서 실시하는 것이 바람직하다.
보다 상세하게, 반도체기판(100)의 소정 영역이 노출된 상태에서, 반도체기판(100)에 산소(O2) 이온을 8×1015개/㎠의 도우즈와 200KeV의 에너지로 첫 번째 이온주입을 실시한다. 이 이온주입은 후속 트렌치 식각공정 후 세정 단계에서 세정액에 대한 식각률의 차이를 이용하여 트렌치의 측벽에 요철을 형성하기 위한 것이므로, 반도체기판에 전기적 영향을 주지 않으면서 반도체기판의 식각률에 차이를 나타낼 수 있도록, 예를 들면 산소(O2) 또는 질소(N2) 이온을 사용할 수 있으나 이에 한정되지는 않는다. 또한, 이온주입 에너지에 따라 반도체기판(100)에 이온이 주입되는 깊이가 결정되므로, 형성하고자 하는 트렌치의 깊이를 고려하여 이온주입 에너지를 결정한다. 물론 주입하는 물질에 따라 이온의 이동도가 다르므로 주입하고자 하는 이온의 종류도 고려될 수 있다. 또한, 첫 번째 이온주입 공정은 가장 하부의 요철을 형성하기 위한 것이므로 가장 높은 에너지로 실시하는데, 형성하고자 하는 트렌치 깊이 보다는 깊지 않게 이온이 주입되도록 설정한다.
첫 번째 이온주입 결과 반도체기판(100)의 일정 깊이에 제1 이온주입층(106)이 형성된다.
도 3을 참조하면, 제1 이온주입층(106)이 형성된 반도체기판(100)에 제1 이온주입층과 같은 방법으로 복수 회의 이온주입을 실시하여 제2 내지 제5 이온주입층(107, 108, 109, 110)을 형성한다. 제2 내지 제5 이온주입층의 경우 제1 이온주입층(106)의 경우와는 도우즈 및 에너지를 서로 다르게 한다. 즉, 제1 이온주입층으로부터 제5 이온주입층이 트렌치의 바닥으로부터 상부를 향해 순차적으로 형성되도록 점차 낮아지는 도우즈 및 에너지로 실시한다. 일 실시예로, 제2 이온주입층(107)은 산소(O2) 이온을 6×1015개/㎠의 도우즈와 150KeV의 에너지로, 제3 이온주입층(108)은 산소(O2) 이온을 4×1015개/㎠의 도우즈와 130KeV의 에너지로, 제4 이온주입층(109)은 산소(O2) 이온을 2×1015개/㎠의 도우즈와 1100KeV의 에너지로, 그리고 제5 이온주입층(110)은 산소(O2) 이온을 1×1015개/㎠의 도우즈와 100KeV의 에너지로 각각 실시하여 형성한다. 본 실시예에서는 5회의 이온주입을 실시하였지만 이온주입 횟수는 트렌치의 깊이와, 형성하고자 하는 요철의 크기 및 갯수 등을 고려하여 적절히 선택할 수 있다.
이와 같이 높은 도우즈와 높은 에너지로 시작하여 점차로 도우즈와 에너지를 줄여가면서 복수 회의 이온주입을 실시하면, 반도체기판(100)에는 도우즈와 에너지의 차이에 따라 서로 다른 깊이로 여러 층의 이온주입층(106, 107, 108, 109, 110)이 형성된다.
도 4를 참조하면, 반도체기판에 대한 복수 회의 이온주입이 완료되면, 하드마스크(104) 패턴을 식각 마스크로 사용하여 노출된 영역의 반도체기판(100)을 일정 깊이 식각하여 트렌치를 형성한다. 트렌치를 형성하기 위한 식각 공정은 건식 식각 방식으로 진행할 수 있으며, 이온주입 공정과 인-시츄(in-situ)로 진행할 수 있다. 즉, 반도체기판에 산소 이온을 주입하던 챔버(chamber)에서 가스를 산소에서 반도체기판을 식각하는 가스를 사용하여 반도체기판(100)을 일정 깊이 식각한다.
도 5를 참조하면, 반도체기판을 식각한 다음에는, 식각 과정에서 발생한 반도체기판의 결함들을 제거하고 트렌치 표면의 오염을 제거하기 위하여 세정을 실시한다. 세정 공정은 BOE(Buffered oxide etchant) 또는 HF 용액을 사용한 습식 세정으로 진행할 수 있다. 도 2 내지 도 3을 참조하여 설명한 바와 같이 반도체기판(100)에는 깊이가 서로 다른 여러 층의 이온주입층이 형성되어 있다. 통상 이온주입층이 형성되어 있는 부분은 다른 부분에 비해 식각률이 높아진다. 따라서, 세정 공정을 실시하면, 도시된 것과 같이 이온주입층이 위치하는 부분과 그렇지 않은 부분의 식각률의 차이에 따라 트렌치의 측벽에 요철(130) 또는 엠보싱이 형성된다.
후속 단계에서 상기 트렌치에 도전막과 절연막을 차례로 매립하여 매몰 게이트를 형성할 수 있으며, 상기 트렌치를 절연물질로 채우면 액티브 소자들이 형성되는 활성영역과 비활성영역을 한정하는 소자분리막을 형성할 수 있다. 트렌치의 측벽에 형성된 요철 또는 엠보싱으로 인해 트렌치의 표면적이 증가하게 된다. 이를 매몰 게이트에 적용할 경우 게이트의 표면적이 증가하여 결과적으로 채널의 길이가 증가하는 효과를 얻을 수 있다.
다음은, 도 1 내지 도 5를 참조하여 설명한 반도체 소자의 제조방법을 적용하여 매몰 게이트를 구비하는 반도체 소자의 제조방법을 설명하기로 한다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 매몰 게이트를 구비하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6을 참조하면, 셀 가장자리부(C1) 및 셀 중앙부(C2)를 갖는 셀 영역(C)과 셀 영역의 주변에 주변회로영역(P)을 포함하는 반도체기판(200)을 준비한다. 상기 반도체기판(200)은 게이트 형성영역, 비트라인 콘택 형성영역 및 스토리지노드 콘택 형성영역을 포함하는 활성영역과, 상기 활성영역을 정의하는 소자분리막(202)을 포함한다. 소자분리막(202)은 잘 알려진 소자분리 공정을 이용하여 형성할 수 있다. 예를 들면, 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI) 방법에 따라, 반도체기판(200)에 트렌치를 형성하고, 이 트렌치를 산화막과 같은 절연막으로 매립한 후 절연막의 표면을 평탄화하여 소자분리막(202)을 형성할 수 있다.
다음에, 활성영역이 정의된 상기 반도체기판(200) 상에, 매몰 게이트 형성을 위한 트렌치가 형성될 영역을 한정하는 마스크 패턴을 형성한다. 보다 상세하게, 반도체기판(200) 상부에 패드산화막(204)을 형성하고 그 위에 하드마스크막(206)을 적층한다. 하드마스크막(206)으로는 실리콘질화막을 사용할 수 있다. 다음에, 하드마스크막(206) 위에 포토레지스트를 일정 두께 도포한 다음 노광 및 현상 공정을 실시하여 트렌치가 형성될 영역의 반도체기판을 노출하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 포토레지스트 패턴을 식각 마스크로 하여 하드마스크막(206) 및 패드산화막(204)에 대한 식각공정을 실시하여 반도체기판을 노출하는 마스크 패턴을 형성한다. 상기 하드마스크막(206) 및 패드산화막(204)에 대한 식각은 예를 들면 RIE(Reactive Ion Etching)와 같은 건식 식각 방식으로 진행할 수 있다. 다른 예로서, 하드마스크막(206)을 식각한 후 포토레지스트 패턴을 제거하고, 식각된 하드마스크막을 마스크로 하여 패드산화막(204)을 식각할 수도 있다.
도 7을 참조하면, 포토레지스트 패턴을 제거한 다음 반도체기판(200)에 매몰 게이트용 트렌치를 형성하기 전에, 트렌치의 측벽에 요철을 형성하기 위하여 반도체기판(200)에 대한 이온주입 공정을 실시한다. 매몰 게이트용 트렌치의 측벽에 복수 개의 요철을 형성하기 위하여, 반도체기판(200)에 대한 이온주입 공정은 이온의 도우즈(dose)와 주입 에너지를 각각 다르게 하여 복수 회 실시한다. 이때, 이온주입 공정을 고농도 및 고에너지로 시작하여 점차 도우즈와 에너지를 줄여가면서 실시하는 것이 바람직하다.
보다 상세하게, 매몰 게이트가 형성되는 영역이 노출된 상태에서, 먼저, 반도체기판(200)에 산소(O2) 이온을 8×1015개/㎠의 도우즈와 200KeV의 에너지로 첫 번째 이온주입을 실시한다. 이 이온주입은 후속 트렌치 식각공정 후 세정 단계에서 세정액에 대한 식각률의 차이를 이용하여 트렌치의 측벽에 요철을 형성하기 위한 것이므로, 반도체기판에 전기적 영향을 주지 않으면서 반도체기판의 식각률에 차이를 나타낼 수 있도록, 예를 들면 산소(O2) 또는 질소(N2) 이온을 사용할 수 있으나 이에 한정되지는 않는다. 또한, 이온주입 에너지에 따라 반도체기판(200)에 이온이 주입되는 깊이가 결정되므로, 형성하고자 하는 트렌치의 깊이를 고려하여 이온주입 에너지를 결정한다. 물론 주입하는 물질에 따라 이온의 이동도가 다르므로 주입하고자 하는 이온의 종류도 고려될 수 있다. 또한, 첫 번째 이온주입 공정은 가장 하부의 요철을 형성하기 위한 것이므로 가장 높은 에너지로 실시하는데, 형성하고자 하는 트렌치 깊이 보다는 깊지 않게 이온이 주입되도록 설정한다.
계속해서, 상기 첫 번째 이온주입 공정과 같은 방법으로 복수 회의 이온주입을 실시한다. 이때, 각각의 이온주입 공정은 서로 다른 도우즈 및 주입 에너지로 실시하되, 첫 번째 이온주입의 결과 형성된 이온주입층으로부터 후속 이온주입층들이 점차로 상층에 형성되도록 점차 낮아지는 도우즈 및 에너지로 실시한다. 일 실시예로, 두 번째 이온주입 공정은 산소(O2) 이온을 6×1015개/㎠의 도우즈와 150KeV의 에너지로, 세 번째 이온주입 공정은 산소(O2) 이온을 4×1015개/㎠의 도우즈와 130KeV의 에너지로, 네 번째 이온주입 공정은 산소(O2) 이온을 2×1015개/㎠의 도우즈와 110KeV의 에너지로, 그리고 다섯 번째 이온주입 공정은 산소(O2) 이온을 1×1015개/㎠의 도우즈와 100KeV의 에너지로 각각 실시하여 형성한다. 본 실시예에서는 5회의 이온주입을 실시하였지만 이온주입 횟수는 트렌치의 깊이와, 형성하고자 하는 요철의 크기 및 갯수 등을 고려하여 적절히 선택할 수 있다.
이와 같이 높은 도우즈와 높은 에너지로 시작하여 점차로 도우즈와 에너지를 줄여가면서 복수 회의 이온주입을 실시하면, 반도체기판(200)에는 도우즈와 에너지의 차이에 따라 서로 다른 깊이로 여러 층의 이온주입층(도시되지 않음)이 형성된다.
도 8을 참조하면, 게이트 형성 영역에 대한 복수 회의 이온주입이 완료되면, 하드마스크 패턴을 식각 마스크로 사용하여 노출된 영역의 반도체기판(200)을 일정 깊이 식각하여 게이트 트렌치(210)를 형성한다. 게이트 트렌치를 형성하기 위한 식각 공정은 건식 식각 방식으로 진행할 수 있으며, 이온주입 공정과 인-시츄(in-situ)로 진행할 수 있다. 즉, 반도체기판에 산소 이온을 주입하던 챔버(chamber)에서 가스를 산소에서 반도체기판을 식각하는 가스를 사용하여 반도체기판(200)을 일정 깊이 식각한다.
반도체기판을 식각한 다음에는, 식각 과정에서 발생한 반도체기판의 결함들을 제거하고 트렌치 표면의 오염을 제거하기 위하여 세정을 실시한다. 세정 공정은 BOE(Buffered oxide etchant) 또는 HF 용액을 사용한 습식 세정으로 진행할 수 있다. 반도체기판(200)에는 깊이가 서로 다른 여러 층의 이온주입층이 형성되어 있다. 통상 이온주입층이 형성되어 있는 부분은 다른 부분에 비해 식각률이 높아진다. 따라서, 세정 공정을 실시하면, 도시된 것과 같이 이온주입층이 위치하는 부분과 그렇지 않은 부분의 식각률의 차이에 따라 게이트 트렌치(210)의 측벽에 요철(212) 또는 엠보싱이 형성된다.
도 9를 참조하면, 게이트 트렌치의 측벽 및 바닥으로 연장되는 게이트 유전층(도시되지 않음)을 형성한 다음, 게이트 트렌치를 부분적으로 채우는 매몰 게이트(BG; 220)를 형성한다. 매몰 게이트(220)는 도전성 폴리실리콘층 또는 텅스텐과 같은 금속층을 포함하는 도전층을 게이트 트렌치가 채워지도록 증착한 후 도전층을 에치백 등으로 반도체기판(200) 표면보다 낮아지도록 하여 형성할 수 있다. 이후에 리세스된 부분을 실리콘산화막과 같은 절연막을 증착한 후 평탄화하여 캡핑층(222)을 형성한다. 도시된 바와 같이, 게이트 트렌치의 측벽에는 복수 개의 요철이 형성되어 있어 매몰 게이트(220)의 표면적이 실질적으로 증가하는 효과를 나타낼 수 있다. 따라서, 후속 소스/드레인을 형성하면 채널 길이가 실질적으로 증가하는 효과를 나타낼 수 있다. 또한, 매몰 게이트(220)는 반도체기판(200) 표면 아래로 매몰된 구조로 형성되므로, 게이트 형성 후 후속되는 패턴들이 실질적으로 반도체기판(200) 표면으로부터 적층되는 효과를 나타내게 한다. 따라서, 스택형 게이트를 형성한 경우에 조입되던 콘택 패드들을 생략할 수 있어 콘택 형성을 위한 SAC 과정에서, 콘택홀의 깊이가 완화되어 SAC 공정의 마진을 확보할 수 있다.
도 10을 참조하면, 매몰 게이트(220)가 형성된 반도체기판(200) 상에 제1절연층(230)을 형성한다. 제1절연층(230)은 실리콘산화물에 대해 다른 식각율을 가져 식각 선택비를 나타낼 수 있는 절연물질, 예를 들면 실리콘질화막(Si3N4)을 포함하여 형성할 수 있다. 제1절연층(230)은 소자분리영역(202)을 구성하고 있는 실리콘산화물층이 스토리지노드 콘택을 형성하기 위한 식각 과정에서 손실 또는 손상되는 것을 방지하는 식각 종료층(etch stopper) 또는 보호층으로 작용한다.
주변회로 영역(P)의 제1절연층을 선택적으로 제거한 후, 주변회로 영역(P)의 반도체기판 상에 게이트절연막(242)과 게이트(244)를 포함하는 게이트스택을 형성한다. 게이트절연막(242)은, 예를 들면 열산화 공정 또는 산화물 증착 공정을 통하여 형성할 수 있다. 게이트(244)는 게이트도전층과 하드마스크의 적층 구조로 형성할 수 있다. 다음에, 게이트스택의 측면에 스페이서(246)를 형성한 다음, 게이트스택 및 스페이서가 형성된 반도체기판의 프로파일을 따라 제2절연층(250)을 형성한다. 제2절연층(250)은 주변회로 영역(P)에 형성된 게이트스택을 보호하기 위하여 형성하는 것으로, 예를 들면 실리콘질화막을 포함하여 형성할 수 있다.
다음에, 셀 영역(C)에 매몰 게이트(220)가 형성되고, 주변회로 영역(P)에는 게이트스택(242, 244)이 형성된 반도체기판(100)의 전면에 제1층간절연막(252)을 형성한다. 제1층간절연막(252)은 예를 들면 산화막을 일정 두께 증착한 후 에치백 등으로 평탄화하여 형성할 수 있다.
이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200...반도체기판 102, 204...패드산화막
202... 소자분리막 104, 206...마스크
106,..,110..이온주입층 210... 게이트 트렌치
220... 매몰 게이트 222, 230, 250, 252...절연층
242... 게이트절연막 244....스택게이트
246... 스페이서
202... 소자분리막 104, 206...마스크
106,..,110..이온주입층 210... 게이트 트렌치
220... 매몰 게이트 222, 230, 250, 252...절연층
242... 게이트절연막 244....스택게이트
246... 스페이서
Claims (9)
- 반도체기판 상에, 상기 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계;
상기 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계;
노출된 영역의 상기 반도체기판을 식각하여 트렌치를 형성하는 단계; 및
트렌치가 형성된 상기 반도체기판을 세정하여 상기 트렌치의 측벽에 요철을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 이온주입을 실시하는 단계에서,
산소(O2) 또는 질소(N2) 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 이온주입을 실시하는 단계에서,
높은 도우즈와 높은 에너지로 시작하여 도우즈와 에너지를 점차 줄여가면서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제3항에 있어서,
상기 이온주입을 실시하는 단계에서,
최초의 이온주입은 8×1015개/㎠의 도우즈와 200KeV의 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제4항에 있어서,
상기 최초의 이온주입 후에,
6×1015개/㎠의 도우즈와 150KeV의 에너지로 주입하는 단계,
4×1015개/㎠의 도우즈와 130KeV의 에너지로 주입하는 단계,
2×1015개/㎠의 도우즈와 1100KeV의 에너지로 주입하는 단계, 및
1×1015개/㎠의 도우즈와 100KeV의 에너지로 주입하는 단계를 차례로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제1항에 있어서,
상기 반도체기판을 부분적으로 노출하는 마스크를 형성하는 단계는,
상기 반도체기판에 패드산화막을 형성하는 단계,
상기 패드산화막 상에 하드마스크층을 형성하는 단계,
상기 하드마스크층 상에, 포토레지스트 패턴을 형성하는 단계, 및
상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. - 셀 영역과 주변회로 영역을 포함하는 반도체기판에, 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 반도체기판 상에, 상기 셀 영역의 게이트 형성 영역을 노출하는 마스크를 형성하는 단계;
상기 반도체기판의 노출된 영역에 소정의 이온을 주입하되, 도우즈와 에너지에 차이를 두어 복수 회 실시하는 단계;
상기 마스크에 의해 노출된 영역의 상기 반도체기판을 식각하여 게이트 트렌치를 형성하는 단계;
상기 반도체기판을 세정하여 상기 게이트 트렌치의 측벽에 복수 개의 요철을 형성하는 단계;
상기 마스크를 제거한 후 게이트 트렌치에 매몰게이트를 형성하는 단계;
상기 매몰게이트가 노출되지 않도록 반도체기판 상에 제1절연층을 형성하는 단계;
상기 주변회로 영역의 제1절연층을 제거하는 단계;
상기 주변회로 영역의 반도체기판 상에 게이트스택을 형성하는 단계; 및
상기 셀 영역 및 주변회로 영역의 반도체기판에 불순물이온을 주입하여 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제7항에 있어서,
상기 이온주입을 실시하는 단계에서,
산소(O2) 또는 질소(N2) 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제7항에 있어서,
상기 이온주입을 실시하는 단계에서,
높은 도우즈와 높은 에너지로 시작하여 도우즈와 에너지를 점차 줄여가면서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096283A KR20140028907A (ko) | 2012-08-31 | 2012-08-31 | 반도체 소자의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096283A KR20140028907A (ko) | 2012-08-31 | 2012-08-31 | 반도체 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20140028907A true KR20140028907A (ko) | 2014-03-10 |
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ID=50642213
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|---|---|---|---|
| KR1020120096283A KR20140028907A (ko) | 2012-08-31 | 2012-08-31 | 반도체 소자의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20140028907A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508733B2 (en) | 2019-05-29 | 2022-11-22 | Samsung Electronics Co., Ltd. | Integrated circuit device with ion doped regions that provide dopant ions to gate dielectric film |
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2012
- 2012-08-31 KR KR1020120096283A patent/KR20140028907A/ko not_active Application Discontinuation
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