JP2005311317A

JP2005311317A - 半導体装置、リセスゲート電極の形成方法、及び半導体装置の製造方法

Info

Publication number: JP2005311317A
Application number: JP2005070222A
Authority: JP
Inventors: Jong-Chul Park; 鐘撤朴; Jae-Kyu Ha; 在圭河
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-04-20
Filing date: 2005-03-14
Publication date: 2005-11-04
Also published as: US20050230734A1; CN1691330A; KR20050102165A; KR100530496B1

Abstract

【課題】寄生チャンネルの形成を減少させることができるリセスゲート電極を備える半導体装置、そのリセスゲート電極の形成方法、及び半導体装置の製造方法を提供する。
【解決手段】素子分離トレンチが半導体基板１０の第１部位内に形成される。絶縁膜ライナー１８ａが素子分離トレンチの底面上及び側面上に形成される。フィールド酸化膜領域が絶縁ライナー１８ａ上に形成される。電界効果トランジスタが半導体基板１０内に形成される。電界効果トランジスタは、半導体基板１０の第２部位内に形成されたゲートトレンチと、ゲートトレンチの底面上及び側面上に形成されたゲート絶縁膜と、ゲートトレンチ内に形成され絶縁膜ライナー１８ａ及びゲート絶縁膜と接触するゲート電極と、半導体基板１０内に形成されゲート電極と隣接するソース／ドレイン領域とを有する。
【選択図】図２

Description

本発明は、半導体装置、ゲート電極の形成方法、及びこれを含む半導体装置の製造方法に関し、より詳細には、リセス構造のゲート電極を含む半導体装置、リセス構造のゲート電極の形成方法、及びこれを含む半導体装置の製造方法に関する。

半導体装置が高集積化されるにつれて、素子形成領域、即ち、アクティブ領域の大きさが減少することになる。これによって、アクティブ領域に形成されるＭＯＳトランジスタのチャンネル長はサブ−ミクロン級以下に減少することになった。ＭＯＳトランジスタのチャンネル長が減少すると、チャンネル領域での電界や電位にソース及びドレインが及ぼす影響が顕著になる。このような現象をショートチャンネル効果といい、その代表的な例がしきい電圧（Ｖｔ）の低下である。しきい電圧の低下は、ゲート長が短くなるにつれて、チャンネル領域がゲート電圧のみならず、ソース及びドレイン領域の空乏層電荷や電界及び電位分布の影響を大きく受けるために発生する。

しきい電圧の低下以外にも、ソース／ドレイン間の耐圧（ｂｒｅａｋｄｏｗｎｖｏｌｔａｇｅ）の低下がショートチャンネル効果に伴う大きな問題である。ドレイン電圧が増加するほど、それに比例してドレインの空乏層が増加し、ドレイン空乏層がソースに近接するが、ゲート長が短くなると、ドレイン空乏層とソース空乏層が完全に連結されてしまう。この状態では、ドレイン電界がソース側まで影響を及ぼし、ソース近傍の拡散電位を低下させるので、チャンネルが形成されていなくても、ソースとドレインとの間に電流が流れることになる。これがパンチスルーという現象であるが、パンチスルーが発生し始めると、飽和領域でもドレイン電流が飽和されず、急激に増加することになる。

半導体装置のメモリ容量を増加させるためには、特にＤＲＡＭの場合、小さい水平面積内に多くの単位セルを形成しなければならない。しかし、各セルに含まれるキャパシタのキャパシタンスが減少することは許容されていないため、セルの集積化のために、ゲート電極の長さを減少させている。ゲート長が減少する場合、チャンネル長が減少して前述したショートチャンネル効果が発生する。これによって、しきい電圧の減少や漏洩電流増加等の問題が酷くなる。更に、セルが集積化されると、隣接するゲート電極間の距離が非常に近くなり、前記ゲート電極間に微細なコンタクトを形成することが容易ではない。これによって、コンタクトホールの底面に電気的に連結されなければならない部位が露出しないことにより発生するコンタクトナットオープン（ｎｏｔｏｐｅｎ）や、コンタクトホール底面に抵抗性物質が残留することにより発生するコンタクト抵抗性不良等が大きく増加している。

このような問題を最小化させることを目的として、前記ショートチャンネル効果を防止して、リフレッシュ特性を向上させるために、前記ゲート電極の水平面積を増加させず、物理的にゲート電極のチャンネル長を増加させるリセスチャンネルトランジスタについての研究が活発に行われている。前記リセスチャンネルトランジスタは、基板のゲートが形成される部位にトレンチが具備されており、前記トレンチ内にゲート電極が具備され、前記トレンチの内壁及び底面に沿ってチャンネルが形成されるトランジスタである。

この際、ゲート用トレンチは、前記ソース、ドレイン領域と接する内側壁部位を除いては、内側壁がフィールド絶縁膜パターンと接するように形成されることが好ましい。ところが、前記フィールド絶縁膜パターンを形成するためのフィールド用トレンチと前記ゲート用トレンチとは、それぞれ異方性エッチング工程によって形成され、前記異方性エッチング工程の特性上、前記各トレンチの開口部位は、上部が下部と比較して大きくなるように側壁に傾きを有する。即ち、前記フィールド絶縁膜パターン及びゲート用トレンチの各側壁プロファイルは、互いに異なる方向に傾くことになる。これによって、前記フィールド絶縁膜パターン及びゲート用トレンチの側壁の間には、完全に除去されず残留しているシリコンによってシリコンフェンス（ｓｉｌｉｃｏｎｆｅｎｃｅ）が形成される。前記シリコンフェンスが形成される場合、前記リセスチャンネルトランジスタには、前記シリコンフェンスに沿って寄生的にチャンネルが形成されるので、チャンネル長の増加等の効果を期待することができず、信頼性に深刻な問題を発生させることになる。

従って、本発明の第１目的は、寄生チャンネルの形成を減少させることができる構造のゲート電極を備える半導体装置を提供することにある。

本発明の第２目的は、前記した半導体装置に採用されるゲート電極を形成する方法を提供することにある。

本発明の第３目的は、前記した半導体装置を製造する方法を提供することにある。

前記した本発明の第１目的を達成するために、本発明の半導体装置において、素子分離トレンチが半導体基板の第１部位内に形成される。絶縁膜ライナーが素子分離トレンチの底面上及び側面上に形成される。フィールド酸化膜領域が絶縁ライナー上に形成される。電界効果トランジスタが半導体基板内に形成される。電界効果トランジスタは、半導体基板の第２部位内に形成されたゲートトレンチと、ゲートトレンチの底面上及び側面上に形成されたゲート絶縁膜と、ゲートトレンチ内に形成され絶縁ライナー及びゲート絶縁膜と接触するゲート電極と、半導体基板内に形成されゲート電極と隣接するソース／ドレイン領域とを有する。

絶縁ライナーはシリコン窒化物を含み、ゲート絶縁膜はシリコン酸化物を含んでもよい。又、ゲート絶縁膜は絶縁ライナーと接触してもよい。ゲート電極はフィールド酸化膜領域と接触してもよい。

本発明の半導体装置は、ドレイン領域と電気的に連結されたＵ字形状のキャパシタを更に備えることができる。

ドレイン領域は、絶縁膜ライナー及びゲート絶縁膜と接触してもよい。

前記した本発明の第２目的を達成するために、本発明のリセスゲート電極の形成方法によると、まず、半導体基板にアクティブ領域を限定するために、素子分離トレンチと、素子分離トレンチの表面に形成されたライナー膜パターンと、素子分離トレンチ内を満たすフィールド酸化膜とを有するフィールド領域を形成する。前記アクティブ領域内に、前記アクティブ領域とフィールド領域との境界部位が内壁に部分的に露出し、前記アクティブ領域とフィールド酸化膜との境界部位は上部の開口部位が底部と比較して相対的に拡張された形状を選択的に有するゲート用トレンチを形成する。その後、前記ゲートトレンチの内部及び半導体基板上にゲート電極を形成して、リセスゲート電極を完成する。

前述した本発明の第３目的を達成するために、本発明の半導体装置の製造方法によると、まず、半導体基板にアクティブ領域を限定して、前記アクティブ領域との境界部位で前記アクティブ領域の側面上部が部分的に露出するようにフィールド領域を形成する。少なくとも前記アクティブ領域の側面上部の露出した部位を含みながら、前記アクティブ領域の所定部位をエッチングして、前記アクティブ領域とフィールド領域との境界部位が内壁に部分的に露出するゲートトレンチを形成する。前記ゲートトレンチの内部及び半導体基板上にゲート電極を形成する。前記ゲート電極の両側のアクティブ領域にソース領域及びドレイン領域を形成して、半導体装置を完成する。

前記した本発明の第３目的を達成するために、本発明の半導体装置の製造方法によると、半導体基板に素子分離トレンチを形成する。前記素子分離トレンチの側壁及び底面に予備絶縁膜ライナーを形成する。前記素子分離トレンチの内部に絶縁膜を満たして、アクティブ領域を定義するためのフィールド酸化膜を形成する。前記半導体基板のアクティブ領域で前記ゲート電極を形成する部位と、その部位と接する予備絶縁膜ライナーとを露出させるハードマスクパターンを形成する。前記ハードマスクパターンによって露出する予備絶縁膜ライナーを部分的にエッチングして、リセス構造の絶縁膜ライナーを形成する。前記ハードマスクパターン及びリセス構造の絶縁膜ライナーによって露出する半導体基板をエッチングし、ゲートトレンチを形成する。前記ゲートトレンチの内部を満たしながら、前記半導体基板上にゲート電極を形成する。前記ゲート電極の両側のアクティブ領域にソース領域及びドレイン領域を形成して、半導体装置を完成する。

本発明によると、ゲートトレンチが形成されるアクティブ領域の上部面のみならず、前記アクティブ領域の側面部位を一部露出させた状態で前記ゲートトレンチの形成のためのエッチング工程を行うことにより、前記ゲートトレンチ及びフィールド領域の間にシリコンフェンスを形成しにくくすることができる。従って、前記シリコンフェンスに寄生チャンネルが形成されることを減少させることができる。

以下、添付図面を参照して、本発明の実施例を詳細に説明する。

（実施例１）
図１は、本発明の実施例１によるリセスゲート電極を有するＤＲＡＭ装置を示す平面図である。図２は、図１のＤＲＡＭ装置を２−２’線に沿って切断した断面図である。図３は、図１のＤＲＡＭ装置を３−３’線に沿って切断した断面図である。

図１乃至図３を参照すると、半導体基板１０にフィールド領域及びアクティブ領域が具備される。前記フィールド領域は、通常のトレンチ素子分離方法によって形成される。具体的に、前記フィールド領域は、フィールド領域を定義する素子分離トレンチと、前記素子分離トレンチの内壁及び底面に具備される絶縁膜ライナー１８ａと、前記絶縁膜ライナー１８ａ上に形成され前記素子分離トレンチ内部を満たすフィールド酸化膜２０とで構成される。前記素子分離トレンチは、所定の傾きの側壁を有し、上部開口部位が底面と比較して広い形状を有する。前記絶縁膜ライナー１８ａは、前記フィールド酸化膜２０と半導体基板の境界に形成されている。前記絶縁膜ライナー１８ａは、前記フィールド酸化膜２０に対してエッチング選択比を有する絶縁物質からなり、例えば、シリコン窒化物からなる。又、前記絶縁膜ライナー１８ａは、前記ゲート電極が形成される部位に該当するアクティブ領域の上部面とフィールド酸化膜２０の上部面との間の境界部位から一定厚さだけ部分的に凹み、リセス構造に形成されている。

前記アクティブ領域内で、ゲート電極が形成される部位にゲートトレンチが具備される。ＤＲＡＭ装置の場合、一つの単位アクティブ領域には２個のゲート電極が形成されるので、前記ゲートトレンチも２個具備される。前記ゲートトレンチは、内壁に前記アクティブ領域とフィールド領域の境界部位が部分的に露出している。具体的に、前記ゲートラインと平行な方向に切断した断面図で見られるゲートトレンチ両側壁には、フィールド領域の表面が露出している。そして、前記ゲートトレンチの前記アクティブ領域及びフィールド領域の境界部位では、選択的に、上部の開口部位が下部底面と比較して、相対的に広く形成されている。これは、前記絶縁膜ライナー１８ａが部分的に凹んでリセス構造に形成されているので、前記絶縁膜ライナー１８ａが凹んだ分だけ、前記ゲートトレンチの上部開口部位が広くなる。前記ゲートトレンチ底面は、前記フィールド領域に隣接するエッジ部位と比較して、中心部位が突出した形状を有する。

絶縁膜ライナー１８ａは、前記素子分離トレンチの表面上に形成された第１ライナーと、ゲートトレンチの表面上に形成された第２ライナーとを含む。第１ライナーは、半導体基板１０の表面と実質的に同じ平面上に位置する第１上端を有する。第２ライナーは、半導体基板１０の表面より低い第２上端を有する。

前記ゲートトレンチ１８ａの側壁及び底面にゲート絶縁膜４０が具備され、前記ゲート絶縁膜４０上に前記ゲートトレンチを満たすと、前記半導体基板上にゲート電極４８が具備される。前記ゲート電極４８は、前記単位アクティブ領域の長手方向と垂直な方向に配列されるライン型を有する。前記ゲートトレンチの底面の中心部位が突出した形状を有するので、前記ゲート電極４８の底面も同様に中心部位が突出した形状を有する。

前記ゲート電極４８の両側のアクティブ領域にソース／ドレイン領域４９が具備される。前記ソース／ドレイン領域４９の底面は、前記ゲートトレンチの底面より高い位置にある。ここで、前記ソース領域は、前記単位アクティブ領域の中心部位であるビットラインコンタクト領域とし、前記ドレイン領域は前記単位アクティブ領域の両端エッジ部位であるキャパシタ形成領域として説明する。

前記ソース及びドレイン領域４９と接続するコンタクトパッド５４が具備される。前記ソース領域と接続するコンタクトパッド５４と電気的に接続しながら、前記ゲート電極と垂直に配置されるビットライン５６が具備される。そして、前記ドレイン領域と接続するコンタクトパッド５４と電気的に接続するキャパシタ６０が具備される。

前記ＤＲＡＭ装置はリセストランジスタを含んでいるので、前記キャパシタから漏洩される電荷が前記ドレインからソースに移動することが非常に難しい。そのため、前記ＤＲＡＭ装置のデータ保有時間（Ｄａｔａｒｅｔｅｎｔｉｏｎｔｉｍｅ）が長くなって、リフレッシュ特性が向上する。又、前記フィールド領域及びリセストランジスタの間にシリコンフェンスが形成されていない。そのため、前記リセストランジスタは、前記シリコンフェンスでチャンネルリーク（Ｃｈａｎｎｅｌｌｅａｋ）が発生しないので、動作特性及び信頼性が良好である。

図４乃至図１８は、本実施例のＤＲＡＭ装置を製造する方法を説明するための断面図である。図１９及び図２０は、本実施例のＤＲＡＭ装置を製造する方法を説明するための平面図である。図４乃至図７と図９乃至図１１は、各工程において図１の２−２’線に沿って切断した断面図である。図８は、一工程において図１の８−８’線に沿って切断した断面図である。図１２乃至図１８は、各工程において図１の３−３’線に沿って切断した断面図である。

図４、図５、図１２及び図１３は、半導体基板にトレンチ素子分離工程を行って、フィールド領域及びアクティブ領域を形成する過程を示す断面図である。

図４及び図１２を参照する。半導体基板１０にバッファー酸化膜（図示せず）及びハードマスク用第１シリコン窒化膜（図示せず）を形成する。前記第１シリコン窒化膜上に反射防止膜（図示せず）を更に選択的に形成することもできる。前記バッファー酸化膜は、前記第１シリコン窒化膜が基板と直接接触する時に発生するストレスを減少させるために形成される。

その後、前記第１シリコン窒化膜にフォトリソグラフィ工程を行って、第１ハードマスクパターン１４を形成する。前記第１ハードマスクパターン１４は、前記半導体基板１０でフィールド領域に該当する部位を選択的にオープンにするように形成される。前記第１ハードマスクパターン１４をエッチングマスクとして前記バッファー酸化膜をドライエッチングし、バッファー酸化膜パターン１２を形成し、続けて、前記半導体基板をドライエッチングして素子分離トレンチ１６を形成する。この際、前記素子分離トレンチ１６は、ドライエッチングの特性上、上部の開口部位が底面と比較して広く形成され、側壁には一定な傾斜を有する。

前記素子分離トレンチ１６を形成した後、以前のドライエッチング工程時に発生した表面ダメージをキュアリングするために、前記素子分離トレンチの表面を熱酸化させる。前記工程によって、前記素子分離トレンチ１６には、非常に薄い厚さの熱酸化膜（図示せず）が形成される。

その後、前記熱酸化膜が形成されている前記素子分離トレンチ１６の内壁と底面と、前記バッファー酸化膜パターン１２及び第１ハードマスクパターン１４の表面とに数百Åの薄い厚さで予備絶縁膜ライナー１８を形成する。前記予備絶縁膜ライナー１８は、以後工程によって前記素子分離トレンチ１６内を満たすフィールド酸化膜内部のストレスを減少させ、不純物イオンがフィールド領域内に浸透することを防止するために形成される。前記予備絶縁膜ライナー１８は、特定なエッチング条件下で前記フィールド酸化膜に対するエッチング選択比が高い物質で形成することが好ましい。このような物質の例としては、シリコン窒化物（ＳｉＮ）が挙げられる。

図５及び図１３を参照する。前記予備窒化膜ライナー１８が形成されている素子分離トレンチ１６を酸化シリコンで埋め立てる。その後、前記第１ハードマスクパターン１４が露出するように、化学機械的研磨方法によって前記酸化シリコンを研磨し、前記第１ハードマスクパターン１４を除去して、フィールド酸化膜２０を形成する。前記フィールド酸化膜２０の断面は、下辺が上辺と比較して小さい梯形形状を有する。又、前記フィールド酸化膜２０によって定義されるアクティブ領域の断面は、下部に行くほど広くなる形状を有する。前記説明した工程を行って、半導体基板をアクティブ領域及びフィールド領域に区分する。

図６乃至図１０及び図１４乃至図１９は、ゲートトレンチを形成する段階を説明するための図である。

図６及び図１４を参照すると、前記アクティブ領域及びフィールド領域に区分された半導体基板上にパッド酸化膜として、中温酸化膜（ＭｉｄｄｌｅＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ；ＭＴＯ、７００〜８５０℃でＣＶＤ方法によって形成される酸化膜）２２を１００〜５００Å程度の薄い厚さで蒸着する。前記中温酸化膜２２は、以後工程でシリコン酸化窒化膜を形成する時に発生するストレスを減少させるための膜として提供される。その後、前記中温酸化膜上に、トレンチゲートを形成するためのハードマスク膜としてシリコン酸化窒化膜（ｓｉｌｉｃｏｎｏｘｙｎｉｔｒｉｄｅ；ＳｉＯＮ）２４を蒸着する。前記シリコン酸窒化膜２４上に有機ＡＲＣ（ｏｒｇａｎｉｃａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅｃｏａｔｉｎｇ）を更に選択的に形成することもできる。

図７及び図１５を参照すると、前記シリコン酸化窒化膜２４上にフォトレジストをコーティングして、フォトレジスト膜を形成し、得られたフォトレジスト膜をパターニングして、第１フォトレジストパターン２８を形成する。前記第１フォトレジストパターン２８をエッチングマスクとして用いて前記シリコン酸化窒化膜２４及び中温酸化膜２２をドライエッチングし、中温酸化膜パターン２２ａ及びシリコン酸化窒化膜パターン２４ａが積層された第２ハードマスクパターン３０を形成する。前記ドライエッチング工程の特性上、前記第２ハードマスクパターン３０のオープン部位は、前記第１フォトレジストパターン２８のオープン部位より小さくなり、側壁に傾斜を有する。

その後、前記中温酸化膜パターン２２ａによって露出する予備絶縁膜ライナー１８を部分的にエッチングして、リセス構造の絶縁膜ライナー１８ａを形成する。即ち、前記第２ハードマスクパターン３０の形成工程、及び前記予備絶縁膜ライナー１８を部分的にエッチングする工程は、１回のエッチング工程によって行うことができる。又、前記エッチング工程は、中途にエッチングガスを変更しなくても可能である。前記絶縁膜ライナー１８ａがリセスされる深さは、少なくとも後続工程で形成しようとするゲートトレンチの深さより小さいことが好ましい。

前記エッチング工程は、前記中温酸化膜２２と比較して前記予備絶縁膜ライナー１８のエッチング速度が速い条件で行うことが好ましい。前記のように、予備絶縁膜ライナー１８のエッチングが相対的に速い場合、前記中温酸化膜２２を多少オーバーエッチすることにより、予備絶縁膜ライナー１８を所望する程度のリセス構造に形成することができる。具体的に、前記中温酸化膜２２と予備絶縁膜ライナー１８とのエッチング率は、１：３以上になることが好ましい。

前記エッチング条件を満足させるために、前記シリコン酸化窒化膜２４、中温酸化膜２２及び予備絶縁膜ライナー１８のエッチング工程は、例えば、ＣＨ₂Ｆ₂、ＣＦ₄及びＯ₂が混合されているエッチングガスを用いて行うことができる。

図８は、前記エッチング工程後に図１の８−８’線に沿って切断した断面図であって、トレンチゲートが形成されない部位のアクティブ領域を示す。図１９は、前記絶縁膜ライナーのリセス部位を示す平面図である。

図７、図８及び図１９をそれぞれ参照すると、前記トレンチゲートが形成される部位では絶縁膜ライナーが一部リセス構造に形成されており、前記トレンチゲートが形成されない部位では、絶縁膜ライナーがリセス構造に形成されていない。又、図１５に示すように、前記ゲートトレンチでフィールド領域と隣接しない部位の側面には、絶縁膜ライナーが露出していない。

本実施例において、前記絶縁膜ライナーのリセス形状は、従来の工程不良を発生させるトレンチライナーデントとは全く違う。従来のトレンチライナーデントの場合は、前記アクティブ領域とフィールド領域との間の界面に形成された絶縁膜ライナーの上部全体がデント構造にされ、隣接する素子間のブリッジを発生させる。しかし、本実施例では、図７、図８及び図１９に示すように、アクティブ領域でゲートが形成される部位３２にのみ選択的に絶縁膜ライナー１８ａがリセス構造にされているので、隣接する素子間のブリッジ等が発生しない。

前記工程によると、前記第２ハードマスクパターン３０によってゲート形成部位のアクティブ領域が選択的に露出している。そして、前記絶縁膜ライナー１８ａの上部が一部リセス構造にされているので、リセス部位のアクティブ領域の側壁が露出した形状を有する。

その後、図示していないが、前記第１フォトレジストパターン２８をアッシング及びストリップ工程によって除去する。

図９及び図１６を参照すると、前記第２ハードマスクパターン３０を用いて前記露出したアクティブ領域を異方性エッチングし、ゲートトレンチ３４を形成する。この際、前記アクティブ領域の上部平坦面のみならず、前記絶縁膜ライナー１８ａのリセス部位に露出するアクティブ領域の側壁部位が同時にエッチングされる。従って、前記アクティブ領域の上部平坦面が突出する形状を部分的に維持しながらエッチングが行われる。

図９において、エッチング段階別にゲートトレンチのプロファイルを点線で図示した。図示したように、絶縁膜ライナー１８ａのリセス部位に露出するアクティブ領域の側壁部位のエッチングがまず行われることにより、前記フィールド領域と隣接するアクティブ領域が容易にエッチングされる。そのため、所定の側壁傾斜を有しながらエッチングが行われるドライエッチング工程を同様に適用しても、前記フィールド領域とアクティブ領域との間には、シリコンフェンスが殆ど残留しないことになる。そして、前記ゲートトレンチ３４の底面ではゲート電極ラインと平行な方向に中心部位が両側エッジ部位と比較して突出する形状を有する。

前記のように、ゲートトレンチ３４の底面が突出するプロファイルは、前記絶縁膜ライナー１８ａがリセス構造に形成されているので発生するものである。即ち、前記絶縁膜ライナー１８ａのリセスの深さが深いほど、前記底面の中心部がより突出する。従って、前記絶縁膜ライナー１８ａのリセス深さを調節することにより、前記底面の突出程度を変更することができる。又、前記絶縁膜ライナー１８ａのリセス深さが深いほど、前記フィールド領域と隣接するアクティブ領域が容易にエッチングされ、前記フィールド領域とアクティブ領域との間にシリコンフェンスが形成されない。従って、以前の工程で前記絶縁膜ライナー１８ａは、前記底面の突出程度がひどくならず、前記シリコンフェンスが形成されないように、最適化された厚さでリセス構造に形成しなければならない。前記ゲートトレンチの深さによって異なるが、前記絶縁膜ライナー１８ａは、１００〜５００Åの深さでリセス構造に形成することができる。

前記ゲートトレンチ３４を形成するためのエッチング工程を行う時、エッチング選択比によっては前記シリコン酸化窒化膜パターン２４ｂにもエッチングが行われる。そのため、エッチングが終了した時には、図示したように、前記基板上に非常に薄い厚さの前記シリコン酸化窒化膜パターン２４ｂが残留する。

図１０及び図１７を参照する。前記ゲートトレンチ３４を形成した後に前記ゲートトレンチ３４の側壁に一部残留している可能性があるシリコンフェンスを除去する工程を更に行う。前記除去工程は、ウェットエッチング工程又はケミカルドライエッチング工程によって行うことができる。前記ウェットエッチング工程を行う場合、使用可能なウェットエッチング液の例としては、ＳＣ１（ｓｔａｎｄａｒｄｃｌｅａｎ１）が挙げられる。ＳＣ１は、ＮＨ₄ＯＨ、Ｈ₂Ｏ₂及びＨ₂Ｏの混合物である。前記ＳＣ１は、半導体基板、酸化膜及び有機物を除去する。

前記除去工程を通じて、前記薄い厚さで残っている前記シリコン酸化窒化膜２４ｂ及びその下部の中温酸化膜パターン２２ａも共に除去される。しかし、前記ゲートトレンチ３４の側壁に露出している絶縁膜ライナー１８ａは、前記エッチング工程ではほとんど除去されず残留することになる。

ところが、図１７に示すように、前記ゲートトレンチ３４とフィールド領域の境界部位を除外して、前記ゲートトレンチ３４の側壁には半導体基板１０が露出している。そのため、前記シリコンフェンスを除去する工程時に、前記ゲートトレンチ３４の側壁に露出している半導体基板１０も共にエッチングされる問題が発生することになる。更に、従来には前記シリコンフェンスを完全に除去するために、除去工程を長時間過度に行ったため、前記ゲートトレンチ３４の幅が増加し、リセスチャンネルゲート電極の線幅が増加する問題が発生した。

しかし、本実施例によると、ゲートトレンチを形成する工程を行った後に、前記アクティブ領域及びフィールド領域の間の界面にシリコンフェンスが殆ど残っていないので、シリコンフェンスを除去するための工程は、短時間行うか、又は場合によっては省略することもできる。具体的に、前記シリコンフェンスを除去する工程をウェットエッチング工程で行う場合、１０分以内の非常に短い時間で行うことができる。前記のように、シリコンフェンスの除去工程に所要の時間を短縮させることにより、前記ゲートトレンチ３４の拡張を最小化することができる。

図１１、図１８及び図２０は、アクティブ領域上にゲート電極ラインを形成する過程を説明するための図である。

図１１、図１８及び図２０を参照する。前記ゲートトレンチ３４の側壁及び底面にゲート絶縁膜を形成する。前記ゲート絶縁膜は、ゲートトレンチ表面に露出している基板を熱酸化させて形成することが好ましい。前記ゲート絶縁膜を熱酸化工程によって形成する場合、前記ゲートトレンチ３４によって露出している半導体基板部位にのみ選択的にゲート絶縁膜が形成される。

その後、前記ゲート絶縁膜が形成されているゲートトレンチ３４の内部を完全に満たすように、ポリシリコン膜を蒸着させる。その後、前記ポリシリコン膜上にタングステンシリサイド膜を形成した後、ハードマスクパターンに提供される第２シリコン窒化膜を形成する。

前記第２シリコン窒化膜上に第２フォトレジストをコーティングして、前記第２フォトレジストをフォト工程によってパターニングし、ライン型のゲート電極を形成するための第２フォトレジストパターン（図示せず）を形成する。前記第２フォトレジストパターンは、少なくとも前記ゲートトレンチ３４がマスキングされるように形成する。

前記第２フォトレジストパターンをエッチングマスクとして前記第２シリコン窒化膜をエッチングし、第３ハードマスクパターン４６を形成する。その後、前記第３ハードマスクパターン４６をマスクとして前記タングステンシリサイド膜、ポリシリコン膜をパターニングし、タングステンシリサイドパターン４４及びポリシリコン膜パターン４２が積層された形態のゲート電極ライン４８を形成する。前記単位アクティブ領域上には、２個のゲート電極ライン４８が形成される。その後、洗浄工程を行うことにより、前記半導体基板上に露出しているゲート絶縁膜を除去して、ゲート絶縁膜パターン４０を形成する。

その後、前記ゲート電極ライン４８、ゲート絶縁膜パターン４０及び半導体基板１０の表面にシリコン窒化膜を蒸着し、これを異方性エッチングして、前記ゲート電極ライン４８及びゲート絶縁膜パターン４０の側壁にスペーサ５０を形成する。その後、ゲート電極ライン４８の両側のアクティブ領域に不純物イオンを注入して、ソース及びドレイン４９を形成する。前記不純物イオン注入工程は、形成されるソース／ドレイン領域４９の底面が前記ゲートトレンチ底面より高く位置するように行われる。

その後、通常のＤＲＡＭ製造工程を行って、図１乃至図３に示すＤＲＡＭ装置を完成する。

簡単に説明すると、前記ゲート電極ライン４８を埋め立てる層間絶縁膜を形成し、前記ソース及びドレインと接続するコンタクトプラグ５４を形成する。前記ソースと接続するコンタクトプラグ５４と電気的に接続するビットライン５６を形成する。前記ドレインと接続するコンタクトプラグ５４と電気的に接続するストレージノードコンタクト５８を形成する。その後、前記ストレージノードコンタクト５８と接続するキャパシタ６０を形成する。

前記工程によると、リセスチャンネルトランジスタを有するＤＲＡＭ装置を形成することができる。前記ＤＲＡＭ装置の場合、トランジスタのチャンネルがゲートトレンチの両側壁及び底面に沿って３面に形成されるので、チャンネル長が物理的に増加し、ショートチャンネル効果等を最小化することができる。又、前記キャパシタに貯蔵された電荷が前記ドレインからソースに漏洩することが難しくなり、データ保有時間が増加し、リフレッシュ特性が向上する効果がある。

（実施例２）
本実施例では、実施例１と同じ半導体装置を製造するのに適合な半導体装置の製造方法の他の例について説明する。従って、半導体装置は、実施例１で説明したものと同じなので、重複説明は省略し、製造方法についてのみ説明する。本実施例において、実施例１と同じ部材には同じ参照符号を付与する。

図２１及び図２２は、本実施例による半導体装置の製造方法を説明するための断面図である。本実施例による製造方法は、ハードマスクパターン形成、及び絶縁膜ライナーのリセス形成工程を除いては、前記実施例１で説明した製造方法と同じである。

図４乃至図６を参照して説明した工程と同じ工程を行って、図６に図示した構造物を形成する。その後、図２１に示すように、シリコン酸化窒化膜上にフォトレジストをコーティングし、これをパターニングして第１フォトレジストパターン２８を形成する。前記第１フォトレジストパターン２８をマスクとして用いて前記シリコン酸化窒化膜及び中温酸化膜をドライエッチングし、中温酸化膜パターン２２ａ及びシリコン酸化窒化膜パターン２４ａが積層された第２ハードマスクパターン３０を形成する。ドライエッチング工程の特性上、前記第２ハードマスクパターン３０の側壁は所定の傾斜を有し、これによって露出するアクティブ領域は前記フォトレジストのオープン部位より狭くなる。

前記エッチング工程を行うと、アクティブ領域及び前記アクティブ領域に隣接した予備絶縁膜ライナー１８の一部が露出する。前記エッチング工程は、ＣＨＦ₃、ＣＦ₄、及びＯ₂の混合ガス、又はＣＨ₂Ｆ₂、ＣＦ₄、Ｏ₂ガスの混合ガスを用いて行うことができる。

図２２に示すように、露出した前記予備絶縁膜ライナー１８をウェットエッチング工程によって一部リセス構造に形成し、絶縁膜ライナー１８ａを形成する。前記絶縁膜ライナー１８ａのリセス深さは、形成しようとするゲートトレンチ深さより小さい。

その後、図９乃至図１１及び図１６乃至図１８を参照して説明した工程と同じ工程を行ってＤＲＡＭ装置を形成する。
（産業上の利用可能性）

前述したような本発明によると、リセスチャンネルトランジスタのゲート電極形成時に、リセスゲート電極とフィールド領域の境界にシリコンフェンスを形成しにくくすることができる。又、ゲートトレンチの開口部を減少させて、リセスゲート電極の線幅を減少させることができる。そのため、トランジスタでチャンネルリスクが発生することを減少させることができ、高集積化された半導体装置を形成することができる。

以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。

本発明の実施例１によるＤＲＡＭ装置を示す平面図である。図１の２−２’線に沿って切断した断面図である。図１の３−３’線に沿って切断した断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための平面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための平面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。本発明の実施例１によるＤＲＡＭ装置を製造する方法を説明するための断面図である。

符号の説明

１０半導体基板、１２バッファー酸化膜パターン、１４第１ハードマスクパターン、１６素子分離トレンチ、１８予備絶縁膜ライナー、１８ａ絶縁膜ライナー、２０フィールド酸化膜、２２中温酸化膜、２４シリコン酸化窒化膜パターン、３０第２ハードマスクパターン、３４ゲートトレンチ、４０ゲート絶縁膜パターン、４８ゲート電極ライン、５０スペーサ

Claims

半導体基板と、
前記半導体基板の第１部位内に形成された素子分離トレンチと、
前記素子分離トレンチの底面上及び側面上に形成された絶縁膜ライナーと、
絶縁膜ライナー上に形成されたフィールド酸化膜領域と、
半導体基板内に形成された電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
前記半導体基板の第２部位内に形成されたゲートトレンチと、
前記ゲートトレンチの底面上及び側面上に形成されたゲート絶縁膜と、
ゲートトレンチ内に形成され、前記絶縁膜ライナー及び前記ゲート絶縁膜と接触するゲート電極と、
前記半導体基板内に形成され、前記ゲート電極と隣接するソース領域及びドレイン領域と、を有することを特徴とする半導体装置。
前記絶縁膜ライナーはシリコン窒化物を含み、前記ゲート絶縁膜はシリコン酸化物を含むことを特徴とする請求項１記載の半導体装置。
前記ゲート絶縁膜は、前記絶縁膜ライナーと接触することを特徴とする請求項２記載の半導体装置。
前記ゲート電極は、前記フィールド酸化膜領域と接触することを特徴とする請求項３記載の半導体装置。
前記ゲート電極は、前記フィールド酸化膜領域と接触することを特徴とする請求項１記載の半導体装置。
前記ゲート絶縁膜は、前記絶縁膜ライナーと接触することを特徴とする請求項５記載の半導体装置。
前記ドレイン領域と電気的に連結されたＵ字形状のキャパシタを更に備えることを特徴とする請求項１記載の半導体装置。
前記ドレイン領域は、前記絶縁膜ライナー及び前記ゲート絶縁膜と接触することを特徴とする請求項１記載の半導体装置。
半導体基板にアクティブ領域を限定するために、素子分離トレンチと、前記素子分離トレンチの表面に形成されたライナー膜パターンと、素子分離トレンチ内を満たすフィールド酸化膜とを備えるフィールド領域を形成する段階と、
前記アクティブ領域と前記フィールド領域との境界部位が内壁に部分的に露出し、前記アクティブ領域と前記フィールド酸化膜との境界部位は上部の開口部位が底部と比較して相対的に拡張されている形状を選択的に有するゲートトレンチをアクティブ領域内に形成する段階と、
前記ゲートトレンチの内部及び半導体基板上にゲート電極を形成する段階と、
を含むことを特徴とするリセスゲート電極の形成方法。
前記フィールド領域を形成する段階は、
前記半導体基板に前記素子分離トレンチを形成する段階と、
前記素子分離トレンチの側壁及び底面に予備絶縁膜ライナーを形成する段階と、
前記予備絶縁膜ライナーが形成された素子分離トレンチの内部を満たすように前記フィールド酸化膜を形成する段階と、
前記アクティブ領域で前記ゲート電極が形成される部位と、その部位と接する予備絶縁膜ライナーとを選択的に露出させる第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンを用いて前記予備絶縁膜ライナーを部分的にエッチングし、リセス構造の絶縁膜ライナーを形成する段階と、
を含むことを特徴とする請求項９記載のリセスゲート電極の形成方法。
前記予備絶縁膜ライナーは、シリコン窒化物を蒸着させることにより形成することを特徴とする請求項１０記載のリセスゲート電極の形成方法。
前記第１ハードマスクパターンと前記リセス構造の絶縁膜ライナーとは、１回のドライエッチング工程によって形成することを特徴とする請求項１０記載のリセスゲート電極の形成方法。
前記第１ハードマスクパターンと前記リセス構造の絶縁膜ライナーとを形成する段階は、
半導体基板上にパッド酸化膜を形成する段階と、
パッド酸化膜上にハードマスク用絶縁膜を形成する段階と、
ハードマスク用絶縁膜上にフォトレジストパターンを形成する段階と、
前記ハードマスク用絶縁膜、前記パッド酸化膜及び前記予備絶縁膜ライナーを順次にドライエッチングする段階と、
を含むことを特徴とする請求項１２記載のリセスゲート電極の形成方法。
前記ドライエッチング工程は、前記予備絶縁膜ライナーのエッチング速度が前記パッド酸化膜と比較して速い条件で行うことを特徴とする請求項１３記載のリセスゲート電極の形成方法。
前記ドライエッチング工程は、ＣＨ₂Ｆ₂、ＣＦ₄及びＯ₂の混合ガスを用いて行うことを特徴とする請求項１３記載のリセスゲート電極の形成方法。
前記予備絶縁膜ライナーのエッチングは、別のウェットエッチング工程によって行うことを特徴とする請求項１０記載のリセスゲート電極の形成方法。
前記ゲートトレンチは、前記部分的にエッチングされた絶縁膜ライナーと前記第１ハードマスクパターンとによって露出するアクティブ領域を異方性エッチングすることにより形成することを特徴とする請求項１０記載のリセスゲート電極の形成方法。
前記ゲートトレンチを形成した後に、残留している第１ハードマスクパターンを除去する段階を更に含むことを特徴とする請求項１７記載のリセスゲート電極の形成方法。
前記ゲート電極を形成する段階は、
ゲートトレンチ上及びアクティブ領域上にゲート絶縁膜を形成する段階と、
ゲート絶縁膜上に導電膜を形成する段階と、
少なくとも前記ゲートトレンチの形成領域をマスキングする第２ハードマスクパターンを導電膜上に形成する段階と、
前記第２ハードマスクパターンを用いて、前記半導体基板が露出するように前記導電膜及び前記ゲート絶縁膜をエッチングする段階と、
を含むことを特徴とする請求項１０記載のリセスゲート電極の形成方法。
半導体基板にアクティブ領域を限定し、前記アクティブ領域との境界部位で前記アクティブ領域の側面上部が部分的に露出するようにフィールド領域を形成する段階と、
少なくとも前記アクティブ領域の側面上部の露出した部位を含みながら前記アクティブ領域の所定部位をエッチングし、前記アクティブ領域と前記フィールド領域との境界部位が内壁に部分的に露出するゲートトレンチを形成する段階と、
前記ゲートトレンチの内部及び半導体基板上にゲート電極を形成する段階と、
前記ゲート電極の両側のアクティブ領域にソース領域及びドレイン領域を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
前記フィールド領域を形成する段階は、
前記半導体基板に素子分離トレンチを形成する段階と、
前記素子分離トレンチの側壁及び底面に予備絶縁膜ライナーを形成する段階と、
前記予備絶縁膜ライナーが形成された素子分離トレンチの内部を満たすようにフィールド酸化膜を形成する段階と、
前記アクティブ領域で前記ゲート電極が形成される部位と、その部位と接する予備絶縁膜ライナーとを選択的に露出させる第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンを用いて前記予備絶縁膜ライナーを部分的にエッチングし、リセス構造の絶縁膜ライナーを形成する段階と、
を含むことを特徴とする請求項２０記載の半導体装置の製造方法。
前記ゲートトレンチは、一つの単位アクティブ領域に複数形成することを特徴とする請求項２０記載の半導体装置の製造方法。
前記ゲート電極は、ライン型にパターニングすることを特徴とする請求項２０記載の半導体装置の製造方法。
前記ソース領域又は前記ドレイン領域のうち、少なくとも一つの領域と電気的に接続されるキャパシタを形成することを特徴とする請求項２０記載の半導体装置の製造方法。
半導体基板に素子分離トレンチを形成する段階と、
前記素子分離トレンチの側壁及び底面に予備絶縁膜ライナーを形成する段階と、
前記素子分離トレンチの内部に絶縁膜を満たし、アクティブ領域を定義するためのフィールド酸化膜を形成する段階と、
前記半導体基板のアクティブ領域でゲート電極を形成する部位と、その部位と接する予備絶縁膜ライナーとを露出させるハードマスクパターンを形成する段階と、
前記ハードマスクパターンによって露出する予備絶縁膜ライナーを部分的にエッチングし、リセス構造の絶縁膜ライナーを形成する段階と、
前記ハードマスクパターンと前記リセス構造の絶縁膜ライナーとによって露出する半導体基板をエッチングし、ゲートトレンチを形成する段階と、
前記ゲートトレンチの内部を満たしながら、半導体基板上にゲート電極を形成する段階と、
前記ゲート電極の両側のアクティブ領域にソース領域及びドレイン領域を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
前記ハードマスクパターンと前記リセス構造の絶縁膜ライナーとは、１回のドライエッチング工程によって形成することを特徴とする請求項２５記載の半導体装置の製造方法。
前記ハードマスクパターンと前記リセス構造の絶縁膜ライナーとを形成する段階は、
前記半導体基板上にパッド酸化膜を形成する段階と、
パッド酸化膜上にハードマスク用絶縁膜を形成する段階と、
ハードマスク用絶縁膜上にフォトレジストパターンを形成する段階と、
前記ハードマスク用絶縁膜、前記パッド酸化膜及び前記予備絶縁膜ライナーを順次にドライエッチングする段階と、
を含むことを特徴とする請求項２６記載の半導体装置の製造方法。
前記ドライエッチング工程は、前記予備絶縁膜ライナーのエッチング速度が前記パッド酸化膜と比較して速いエッチング条件で行うことを特徴とする請求項２７記載の半導体装置の製造方法。
前記予備絶縁膜ライナーのエッチングは、別のウェットエッチング工程によって行うことを特徴とする請求項２５記載の半導体装置の製造方法。
前記ゲートトレンチは、一つの単位アクティブ領域に複数形成することを特徴とする請求項２５記載の半導体装置の製造方法。
前記ゲート電極は、ライン型にパターニングすることを特徴とする請求項２５記載の半導体装置の製造方法。
前記ソース領域又は前記ドレイン領域のうち、少なくとも一つの領域と電気的に接続するキャパシタを形成することを特徴とする請求項２５記載の半導体装置の製造方法。