CN1691330A - 具有基于沟槽的栅电极的场效应晶体管及其形成方法 - Google Patents

具有基于沟槽的栅电极的场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN1691330A
CN1691330A CNA2005100670199A CN200510067019A CN1691330A CN 1691330 A CN1691330 A CN 1691330A CN A2005100670199 A CNA2005100670199 A CN A2005100670199A CN 200510067019 A CN200510067019 A CN 200510067019A CN 1691330 A CN1691330 A CN 1691330A
Authority
CN
China
Prior art keywords
back boxing
gate electrode
gate
insulation back
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005100670199A
Other languages
English (en)
Inventor
河在圭
朴钟撤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1691330A publication Critical patent/CN1691330A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G13/00—Falsework, forms, or shutterings for particular parts of buildings, e.g. stairs, steps, cornices, balconies foundations, sills
    • E04G13/06—Falsework, forms, or shutterings for particular parts of buildings, e.g. stairs, steps, cornices, balconies foundations, sills for stairs, steps, cornices, balconies, or other parts corbelled out of the wall
    • E04G13/066—Falsework, forms, or shutterings for particular parts of buildings, e.g. stairs, steps, cornices, balconies foundations, sills for stairs, steps, cornices, balconies, or other parts corbelled out of the wall for overhangs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28B—SHAPING CLAY OR OTHER CERAMIC COMPOSITIONS; SHAPING SLAG; SHAPING MIXTURES CONTAINING CEMENTITIOUS MATERIAL, e.g. PLASTER
    • B28B7/00—Moulds; Cores; Mandrels
    • B28B7/0064—Moulds characterised by special surfaces for producing a desired surface of a moulded article, e.g. profiled or polished moulding surfaces
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
    • E04G17/00—Connecting or other auxiliary members for forms, falsework structures, or shutterings
    • E04G17/02—Connecting or fastening means for non-metallic forming or stiffening elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

本发明的实施例包括利用具有基于沟槽的栅电极的场效应晶体管的动态随机存取存储器(DRAM)器件。在这些器件中，提供其中具有隔离槽的半导体衬底。在半导体衬底的第一部分中形成该隔离槽。在隔离槽的底部和侧壁上设置电绝缘里衬。隔离槽还用场氧化区填充，场氧化区在电绝缘里衬上延伸。在半导体衬底中还设置场效应晶体管。该晶体管包括半导体衬底的第二部分中的栅电极沟槽，以及内衬栅电极沟槽的底部和侧壁的栅绝缘层。在栅电极沟槽中设置了栅电极。栅电极接触隔离槽和栅绝缘层中的电绝缘里衬。源区和漏区在半导体衬底中延伸并邻近栅电极。

Description

具有基于沟槽的栅电极的场效应晶体管及其形成方法
与相关申请的关系
本申请根据35USC§119要求2004年4月20日申请的、韩国专利申请号2004-26961的优先权，在此将其内容引入作为参考。
技术领域
本发明涉及集成电路器件及其形成方法，更具体涉及场效应晶体管及形成场效应晶体管的方法。
技术背景
随着半导体器件被高度地集成，半导体器件中的有源区的尺寸被减小。由此，在有源区中形成的MOS晶体管的沟道区具有不超过亚微米的长度。当沟道区的长度缩短时，MOS晶体管中的源区/漏区大大地影响邻近于源区/漏区的耗尽层上的电效应。这称为短沟道效应。短沟道效应的例子包括阈值电压Vt的减小。由于耗尽层中的电子、电场和电位分布以及由于沟道区的长度缩短施加到MOS晶体管的栅电极的电压对沟道区有极大的影响，发生阈值电压减小。短沟道效应的另一个例子包括源区/漏区之间的击穿电压减小。邻近于漏区的耗尽层与漏电压的增加成正比地加宽，以致邻近于漏区的耗尽层紧密地布置到邻近于源区的耗尽层。结果，当沟道区的长度缩短时，邻近于漏区的耗尽层容易连接到邻近于源区的耗尽层。
在上述陈述中，由于漏区中的电场对源区有影响，因此用于在源区中扩散电子的电位被降低。因此，尽管在源区/漏区之间不形成沟道区，但是电流在源区/漏区之间流动。这称为穿通现象。当发生穿通现象时，通过漏区的电流显著地增加，在饱和区不饱和。
其间，为了增加半导体器件的存储容量，尤其增加动态随机存取存储(DRAM)器件中的存储容量，要求在小的区域中形成基本单元。但是，由于单元中的电容器的电容量保持预定电平，因此栅电极的长度被缩短，以形成高度地集成的单元。沟道区的长度与栅电极的缩短长度成正比地缩短，以致发生短沟道效应，由此产生减小的阈值电压和增加的漏电流。而且，随着单元被高度地集成，相邻的栅电极彼此紧密地布置。因此，在相邻的栅电极之间形成微小的接触是非常困难的，由此产生封闭态的接触孔和低级的电阻接触。
为了防止短沟道效应以及增加刷新晶体管的性能，已研究了具有凹陷沟道的常规晶体管。由于凹陷的沟道，晶体管在不增加栅电极的水平面积的条件下具有延长长度的栅电极。晶体管包括在用于栅电极的沟槽中形成的栅电极，栅电极形成在衬底的表面部分。沿用于栅电极的沟槽的内壁和底表面形成凹陷沟道。这里，除对应于源区/漏区的用于栅电极的沟槽的内壁部分之外，优选通过用于栅电极的沟槽的内壁部分露出场绝缘层图形。
但是，通过各向异性刻蚀工艺形成用于形成场绝缘层图形的沟槽和用于形成栅电极的沟槽，以便该沟槽具有上宽度和小于上宽度的下宽度。即，该沟槽具有在向上的方向中逐渐地加宽宽度的倾斜侧面。结果，该沟槽分别具有在相反的方向倾斜的倾斜侧面，以便可以部分地保持场绝缘层图形和用于栅电极的沟槽侧壁之间的部分硅衬底，由此在场绝缘层图形和用于栅电极的沟槽侧壁之间形成硅围栏。因此，沿硅围栏可以形成寄生沟道，以致常规晶体管不可能具有增加长度的沟道区，由此损坏常规晶体管的电性能。
发明内容
发明的实施例包括动态随机存取存储器(DRAM)器件，利用具有基于沟槽的栅电极的场效应晶体管。在这些器件中，半导体衬底在其中设置有隔离槽。这些隔离槽形成在半导体衬底的第一部分中。在隔离槽的底部和侧壁上设置电绝缘里衬。隔离槽也填有场氧化区，场氧化区在电绝缘里衬上延伸。在半导体衬底中也设置场效应晶体管。该晶体管包括半导体衬底的第二部分中的栅电极沟槽和内衬栅电极沟槽的底部和侧壁的栅绝缘层。在栅电极沟槽中设置栅电极。栅电极接触隔离槽中的电绝缘里衬和栅绝缘层。源区和漏区在半导体衬底中延伸并邻近栅电极。
根据本发明的另一个实施例的半导体器件包括分为有源区和场效应区的衬底。场氧化层填充形成在衬底表面部分形成的隔离槽。栅沟槽形成在有源区中。栅沟槽露出有源区和场效应区之间的界面且具有底表面和比底表面更宽的开口顶表面。绝缘里衬包括第一部分和第二部分，第一部分形成在隔离槽的侧表面和底表面上且具有位于基本上等于衬底表面的平面上的第一上端部，以及第二部分形成在栅沟槽的侧表面和底表面上且具有低于衬底表面的第二上端部。在衬底上和栅沟槽中形成栅电极。在栅电极的两侧形成源区/漏区。根据该实施例，栅电极可以包括线性栅电极。线性栅电极包括大量线性栅电极。线性栅电极布置在单个有源区中。电容器被电连接到至少一个源区/漏区。
在根据本发明的另一个实施例形成凹陷的栅电极的方法中，场效应区包括隔离槽，绝缘里衬具有低于衬底表面的上端部，以及填充隔离槽的场氧化层形成在衬底中，以限定衬底的有源区。栅沟槽形成在有源区中。栅沟槽露出有源区和场效应区之间的界面且具有底表面和比底表面更宽的开口顶表面。然后在衬底上和栅沟槽中形成栅电极。
在根据本发明的再一实施例形成半导体器件的方法中，部分地露出有源区和场效应区之间界面处的有源区的侧面上部的场效应区形成在衬底中，以在衬底中限定有源区。部分有源区包括被部分地刻蚀的露出侧面上部，以形成露出有源区和场效应区之间界面的栅沟槽。在衬底上和栅沟槽中形成栅电极。然后在栅电极两侧的部分有源区中形成源区/漏区。
在根据本发明的再一实施例制造半导体器件的方法中，在衬底的表面部分形成隔离槽。在隔离槽的侧面和底表面上形成预备的(preliminary)绝缘里衬。隔离槽填有场氧化层，以在衬底中限定有源区。在有源区中形成硬掩模图形。硬掩模图形有选择地露出其中形成栅电极的区域以及与该区域接触的部分预备绝缘里衬。使用硬掩模图形作为刻蚀掩模部分地刻蚀预备绝缘里衬，以形成具有上端的绝缘里衬。使用硬掩模图形和绝缘里衬作为刻蚀掩模刻蚀衬底，以形成栅沟槽。在衬底上和栅沟槽中形成栅电极。然后在栅电极两侧的有源区中形成源区/漏区。
根据本发明，在有源区的侧面以及有源区的上表面被露出的条件下执行用于形成栅沟槽的刻蚀工艺，由此抑制在栅沟槽和场效应区之间的界面处形成硅围栏。因此，可以减小硅围栏中的寄生沟道。
附图说明
通过结合附图参考下面的详细描述，本发明的实施例的上述及其他特点和优点将变得更为明显，其中：
图1是说明根据本发明的第一实施例具有凹陷栅电极的DRAM器件的平面图；
图2是沿图1中的线2-2′的剖面图；
图3是沿图1中的线3-3′的剖面图；
图4至18是说明制造图1至3中的DRAM器件的方法的剖面图；
图19和20是说明制造图1至3中的DRAM器件的方法的平面图；以及
图21和22是说明根据本发明的第二实施例制造图1至3中的DRAM器件的方法的剖面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，该发明可以以许多不同的方式体现，且不应该认为仅限于在此阐述的实施例中；相反，这些实施例被提供是为了该公开内容是彻底的和完全的，并将该发明的范围完全传递给所属领域的技术人员。在图中，为了清楚放大了层和区域的厚度。相同的参考标记始终指相似的或相同的元件。应当理解当一个元件例如层、区域或衬底指在另一元件“上”时，它可以直接在另一个元件上或也可能存在插入元件。
下面，详细说明根据本发明的优选实施例的半导体器件、形成栅电极的方法以及制造半导体器件的方法。
图1是说明根据本发明的第一实施例具有凹陷栅电极的DRAM器件的平面图，图2是沿图1中的线2-2′的剖面图，以及图3是沿图1中的线2-2′的剖面图。参考图1至3，半导体衬底10分为场效应区和有源区。通过隔离工艺形成场效应区。具体，场效应区包括用于限定场效应区的隔离槽、形成在隔离槽的侧表面和底表面上的绝缘里衬18a以及形成在绝缘里衬18a上以填充隔离槽的场氧化层20。隔离槽的侧面具有倾斜形状，以便隔离槽具有比底表面更宽的开口顶表面。在场氧化层20和半导体衬底10之间的界面处形成绝缘里衬18a。例如，可以使用相对于场氧化层20如氮化硅具有刻蚀选择率的材料形成绝缘层里衬18a。此外，绝缘里衬18a从对应于其中形成栅电极的区域的有源区的上表面和场氧化层20的上表面之间的界面部分地凹陷预定厚度。
在形成了栅电极的部分有源区中形成栅沟槽。当栅电极用于DRAM器件时，在单个有源区中形成两个栅电极，以便需要两个栅沟槽。从栅沟槽的侧面部分地露出有源区和场效应区之间的界面。具体，通过栅沟槽的两个侧面露出场效应区的上表面。由于凹陷的绝缘里衬18a，设置在有源区和场效应区之间的界面处的栅沟槽具有比底表面更宽的开口顶表面。亦即，由于绝缘里衬18a部分地凹陷预定厚度，栅沟槽的上表面加宽绝缘里衬18a的凹陷厚度。此外，栅沟槽的底表面具有突出的中心部分和边缘部分。
具体，绝缘里衬18a包括第一部分和第二部分，第一部分形成在隔离槽的侧面和底表面上且具有在基本上等于衬底10表面的平面上设置的第一上端部，以及第二部分形成在栅沟槽的侧面和底表面上且具有低于衬底的表面的第二上端部。
在绝缘里衬18a上形成栅绝缘层40。在半导体衬底10上形成栅电极48，以填充栅沟槽。栅电极48是基本上垂直于有源区的长度方向的窄线形(lane shape)。此外，由于栅沟槽的底表面具有突出的中心部分，因此栅电极48的底表面具有突出的中心部分。
在栅电极两侧的有源区中形成源区/漏区49。源区/漏区49具有比栅沟槽更高的底表面。这里。源区被认为是设置在有源区的中心部分的位线接触区，以及漏区被认为是其中在有源区的边缘部分形成电容器的区域。接触焊盘54电连接到源区/漏区49。位线56电连接到源区/漏区49并基本上垂直于栅电极48布置。电容器60电连接到与漏区接触的接触焊盘54。根据本实施例，DRAM器件包括凹陷的晶体管，以便从电容器60泄漏的电荷不可能从漏区流到源区。因此，DRAM器件具有长的数据保持时间，由此增加DRAM器件的刷新性能。同时，在场效应区和凹陷的晶体管之间不可能形成硅围栏，以致不可能沿硅围栏产生沟道泄漏。结果，DRAM器件可以具有改进的操作性能和可靠性。
图4至18是说明制造图1至3中的DRAM器件的方法的剖面图，以及图19和20是说明制造图1至3中的DRAM器件的方法的平面图。图4至7和图9至11是沿图1中的线2-2′的剖面图，图8是沿图1中的线8-8′的剖面图，以及图12至18是沿图1中的线12-12′的剖面图。
图4、5、12和13是说明用于通过沟槽隔离工艺形成场效应区和有源区的工艺。参考图4和12，在半导体衬底10上顺序地形成缓冲氧化层(未示出)和第一氮化硅层(未示出)。缓冲氧化层用作减小由通过第一氮化硅层与半导体衬底10直接接触产生的应力。此外，可以在第一氮化层上形成抗反射层(未示出)。第一氮化硅层被部分地刻蚀，以形成部分地露出场效应区的第一硬掩模图形14。使用第一硬掩模图形14作为刻蚀掩模干法刻蚀缓冲氧化层，以形成缓冲氧化层图形12。半导体衬底10被干法刻蚀，以形成隔离槽16。隔离槽16具有开口顶表面、比开口顶表面更宽的底表面以及在开口顶表面和底表面之间连接的倾斜侧面。为了固化在干法刻蚀工序中产生的半导体衬底10的表面上的损伤，热氧化半导体衬底10，以在隔离槽16的侧面和底表面上形成薄的热氧化层(未示出)。在隔离槽16、缓冲氧化层图形12和第一硬掩模图形14的侧面和底表面上形成具有约几百埃厚度的预备绝缘里衬18。预备绝缘里衬18用于减小填充隔离槽16的场氧化层中的应力，以及防止杂质扩散到场效应区中。预备绝缘里衬18可以包括具有比场氧化层更高刻蚀选择率的材料。至于例子，可以使用氮化硅形成预备绝缘里衬18。
参考图5和13，在预备绝缘里衬18上形成氧化硅层(未示出)，以填充隔离槽16。通过化学机械抛光(CMP)工艺除去第一硬掩模图形14和缓冲氧化层图形12，以在半导体衬底10中形成限定有源区和场效应区的场氧化层20。场氧化层20具有梯形的截面，包括下侧面和比下侧面更长的上侧面。相反，通过场氧化层20限定的有源区具有梯形的截面，包括下侧面和比下侧面更短的上侧面。
图6至10和图14至19是说明用于形成栅沟槽的工艺的示图。参考图6和14，在约700℃至约850℃的温度下通过化学气相淀积(CVD)工艺形成作为焊盘氧化层的中间温度氧化物(MTO)层22，具有约100至约500的厚度。MTO层22用于减小在形成氮氧化硅层24中产生的应力。在MTO层22上形成作为用于形成栅沟槽的硬掩模层的氮氧化硅层24。此外，可以在氮氧化硅层24上形成有机抗反射涂层(未示出)。
参考图7和15，在氮氧化硅层24上形成光刻胶膜(未示出)。为了形成第一光刻胶图形28构图光刻胶膜。使用光刻胶膜作为刻蚀掩模干法刻蚀氮氧化硅层24和MTO层22，以形成包括MTO层图形22a和氮氧化硅层图形24a的第二硬掩模图形30。这里，第二硬掩模图形30具有比第一光刻胶图形28更宽的开口。通过MTO层图形22a露出的部分预备绝缘里衬18被部分地刻蚀，以形成凹陷的绝缘里衬18a。这里，可以在一个刻蚀工序中同时进行形成第二硬掩模图形30和刻蚀预备绝缘里衬18。此外，可以在不改变刻蚀气体的条件下刻蚀预备绝缘里衬18。其间，绝缘里衬18a的凹陷深度可以优选比栅沟槽的深度更浅。
此外，为了通过轻徽地过刻蚀MTO层22除去希望厚度的预备绝缘里衬18，相对于预备绝缘里衬18的刻蚀速度可以比相对于MTO层22的刻蚀速度更快。具体，MTO层22和预备绝缘里衬18之间的刻蚀率不少于约1∶3。为了满足上述刻蚀条件，可以使用由CH2F2、CF4、O2等混合的刻蚀气体刻蚀氮氧化硅层24、MTO层22和预备绝缘里衬18。
图9是沿图1的线8-8′的剖面图，说明未形成栅沟槽的有源区。图19是说明绝缘里衬的凹陷部分的平面图。
参考图7，8和19，绝缘里衬18a在其中形成了栅沟槽的区域部分地凹陷。相反，在未形成栅沟槽的区域绝缘里衬18a未凹陷。此外，如图15所示，通过未邻近于场效应区的栅沟槽的侧表面不露出绝缘里衬18a，在本实施例中，凹陷绝缘里衬18a的结构完全不同于引起工艺故障的常规沟槽里衬的结构。根据常规沟槽里衬凹进，在有源区和场效应区之间的界面形成的绝缘里衬的整个上部被凹陷，以便可以形成相邻器件之间的桥接。相反，根据本实施例，由于在图7，8和19中有选择地凹陷其中形成了栅电极的区域32中的绝缘里衬18a，因此不可能形成相邻器件之间的桥接。
根据上述工艺，通过第二硬掩模图形30部分地露出其中形成了栅电极的有源区。此外，由于绝缘里衬18a的上部部分地凹陷，因此有源区具有露出的侧壁。然后通过灰化和剥离工艺除去第一光刻胶图形28。参考图9和16，使用第二硬掩模图形30作为刻蚀掩模各向异性地刻蚀露出的有源区，以形成栅沟槽34。这里，有源区的露出侧壁以及有源区的平整上表面被刻蚀。因此，在刻蚀工序中有源区的上表面向上突出。在图9中，虚线表示通过刻蚀步骤栅沟槽的侧面。如图9所示，首先刻蚀有源区的露出侧壁，以便邻近于场效应区的部分有源区容易被刻蚀。由此，尽管通过干法刻蚀工艺除去有源区引起栅沟槽的倾斜侧面，但是在有源区和场效应区之间不可能形成硅围栏。此外，栅沟槽34的底表面与底表面的边缘部分相比在基本上平行于栅电极的方向上具有向上突出的中心部分。
栅沟槽34的突出中心部分由凹陷的绝缘里衬18a所引起。因此，绝缘里衬18a凹陷越深，中心部分突出越多。根据绝缘里衬18a的凹陷深度可以改变中心部分的突出高度。具体，绝缘里衬18a凹陷越深，邻近于场效应区的有源区越容易被刻蚀。因此，在有源区和场效应区之间不可能形成硅围栏结果，为了防止在形成具有适当突出高度的中心部分中形成硅围栏，绝缘里衬18a被凹陷最佳厚度。尽管，绝缘里衬18a的凹陷厚度根据沟槽34的深度可以改变，但是绝缘里衬18a的凹陷深度约为100至约500。
在用于形成栅沟槽34的刻蚀中，根据刻蚀选择率仅仅刻蚀氮氧化硅层图形24b。结果，当刻蚀工序完成时，在衬底10上剩下具有薄厚度的氮氧化硅层图形24b。
参考图10和17，形成栅沟槽34之后的硅围栏可以部分地留在栅沟槽34的侧面上。在这种情况下，可以附加地执行用于除去剩下的硅围栏的工序。去除工序可以包括湿法刻蚀工序或化学干法刻蚀工序，例如。当剩下的硅围栏被湿法刻蚀时，可以使用由NH4OH、H2O2、H2O等混合的蚀刻剂。蚀刻剂可以除去半导体衬底10、氧化层、有机材料等。通过上述去除工序除去氮氧化硅层24b和MTO层图形22a。但是，通过栅沟槽34的侧面露出的绝缘里衬18a不通过去除工序除去且剩下。
如图17所示，除栅沟槽34和场效应区之间的界面之外，通过栅沟槽34的侧面露出半导体衬底10。当硅围栏被除去时，露出的半导体衬底10以及硅围栏可以被一起刻蚀。具体，由于根据常规方法长时间进行去除工序，以完全除去硅围栏，栅沟槽可以具有较宽的宽度，以便栅电极可以具有较宽的宽度。相反，根据本实施例，在形成栅沟槽34之后，在有源区和场效应区之间的界面上没有剩下硅围栏。因此，用于除去硅围栏的工序可以进行非常短的时间或可以省略。具体，当通过湿法刻蚀工序除去硅围栏时，湿法刻蚀工序可以执行不超过约10分钟。结果，减小用于除去硅围栏的时间，以便与常规方法相比栅沟槽34可以具有较短的长度。
图11，18和20是说明用于在有源区上形成栅电极的工序的示图。参考图11，18和20，在栅沟槽34的侧面和底表面上形成栅绝缘层(未示出)。可以通过热氧化衬底10形成栅绝缘层。当通过热氧化工序形成栅绝缘层时，在通过栅沟槽34露出的部分衬底10上有选择地形成栅绝缘层。
在栅绝缘层上形成多晶硅层(未示出)，以用多晶硅层填充栅沟槽34。在多晶硅层上形成硅化钨层(未示出)。然后在硅化钨层上形成作为硬掩模图形的第二氮化硅层(未示出)。在第二氮化硅层上形成第二光刻胶膜。第二光刻胶膜被构图，以形成用于形成线性栅电极的第二光刻胶图形(未示出)。第二光刻胶图形覆盖栅沟槽34。
使用第二光刻胶图形作为刻蚀掩模刻蚀第二氮化硅层，以形成第三硬掩模图形46。使用第三硬掩模图形46构图硅化钨层和多晶硅层，以形成包括硅化钨层图形44和多晶硅层图形42的栅电极48。这里，在单个有源区中形成两个栅电极48。通过清洗工序除去栅绝缘层，以形成栅绝缘层图形40。
在栅电极48，栅绝缘层图形40和半导体衬底10上形成氮化硅层(未示出)。氮化硅层被各向异性地刻蚀，以在栅电极48的侧壁和栅绝缘层图形40上形成隔片50。杂质被注入栅电极48两侧的有源区中，形成源/漏区49。这里，源/漏区49具有比栅沟槽34更高的底表面。
在栅电极48上形成绝缘中间层(未示出)。在绝缘中间层中形成接触栓塞54，与源/漏区49接触。位线56电连接到接触栓塞54，接触栓塞54电连接到源区。存储节点触点58电连接到接触栓塞54，接触栓塞54电连接到漏区。电容器电连接到存储节点触点58，由此完成根据本
实施例的DRAM器件。
根据本实施例，制造了具有凹陷的沟道晶体管的DRAM器件。在栅沟槽的两侧表面和底表面上形成晶体管的沟道区，以便沟道区的长度增加，由此抑制短沟道效应。此外，电容器中存储的电荷不可能从漏区流到源区，以便电容器的数据保持时间可以被延长，以及刷新性能可以增加。
图21和22是说明根据本发明的第二实施例制造图1至3的DRAM器件的方法的剖面图。根据本实施例的半导体器件包括与图13基本上相同的那些元件。因此，根据该实施例的半导体器件的任一进一步说明被省略。此外，相同的参考标记指相同的元件。根据本实施例制造半导体器件的方法基本上与实施例1相同，除形成硬掩模图形和绝缘里衬的工序之外。进行参考图4至6说明的工序，以形成图6中的结构。参考图21，在氮氧化硅层上形成光刻胶膜。光刻胶膜被构图，以形成第一光刻胶图形28。使用光刻胶膜作为刻蚀掩模干法刻蚀氮氧化硅层24和MTO层22，形成包括MTO层图形22a和氮氧化硅层图形24a的第二硬掩模图形30。第二硬掩模图形30具有倾斜的侧壁。因此，通过第二硬掩模图形30露出的部分有源区具有比光刻胶图形30更窄的宽度。在进行刻蚀工序之后，有源区和邻近于有源区的部分预备绝缘里衬18被露出。这里，刻蚀工序中使用的刻蚀气体的例子包括CHF3、CF4和O2的混合气体，以及CH2F2、CF4和O2的混合气体等。参考图22，通过湿法刻蚀工序部分地凹陷露出的预备绝缘里衬18，以形成绝缘里衬18。绝缘里衬18具有比栅沟槽的深度更浅的凹陷深度。然后执行参考9至11和16至18说明的工序，以完成图1中的DRAM器件。
根据本发明，可以抑制在形成凹陷的栅电极中在凹陷的栅电极和场效应区之间界面形成硅围栏。此外，栅沟槽的顶表面具有较窄的宽度，以便凹陷的栅电极具有较短的长度。结果，晶体管中的漏电流不可能产生，以致可以制造高度地集成的半导体器件。
已描述了本发明的优选实施例，应当注意到根据上述教导所属领域的技术人员可以进行改进和改变。因此应当理解可以对公开的本发明的具体实施例进行改变，本发明的具体实施例在附加权利要求描述的发明范围和精神内。

Claims (32)

1.一种集成电路器件，包括：
半导体衬底；
半导体衬底的第一部分中的隔离槽；
隔离槽的底部和侧壁上的电绝缘里衬；
电绝缘里衬上的场氧化区；以及
半导体衬底中的场效应晶体管，该晶体管包括半导体衬底的第二部分中的栅电极沟槽，内衬栅电极沟槽的底部和侧壁的栅绝缘层，在栅电极沟槽中延伸并接触电绝缘里衬和栅绝缘层的栅电极，以及在半导体衬底中延伸并邻近栅电极的源区和漏区。
2.根据权利要求1的器件，其中电绝缘里衬包括氮化硅；以及其中栅绝缘层包括氧化硅。
3.根据权利要求2的器件，其中栅绝缘层接触电绝缘里衬。
4.根据权利要求3的器件，其中栅电极直接接触场氧化区。
5.根据权利要求1的器件，其中栅电极直接接触场氧化区。
6.根据权利要求5的器件，其中栅绝缘层接触电绝缘里衬。
7.根据权利要求1的器件，还包括电耦合到漏区的U形电容器电极。
8.根据权利要求1的器件，其中漏区直接接触电绝缘里衬和栅绝缘层。
9.一种形成凹陷的栅电极的方法，包括：
形成场效应区，该场效应区包括隔离槽、形成在隔离槽的侧面和底表面上的绝缘里衬和填充衬底中的隔离槽以在衬底中限定有源区的场氧化层；
在有源区中形成栅沟槽，栅沟槽露出有源区和场效应区之间的界面且具有底表面和比底表面更宽的开口顶表面；以及
在衬底上和栅沟槽中形成栅电极。
10.根据权利要求9的方法，其中形成场效应区包括：
在衬底的表面部分处形成隔离槽；
在隔离槽的侧面和底表面上形成预备绝缘里衬；
用场氧化层填充具有预备绝缘里衬的隔离槽；
形成第一硬掩模图形，第一硬掩模图形有选择地露出其中形成了栅电极的区域和部分预备绝缘里衬与该区域接触；以及
使用第一硬掩模图形作为刻蚀掩模部分地刻蚀预备绝缘里衬，以形成具有低于衬底表面的上端部的绝缘里衬。
11.根据权利要求10的方法，其中预备绝缘里衬包括氮化硅。
12.根据权利要求10的方法，其中通过执行干法刻蚀工序一次形成第一硬掩模图形和绝缘里衬。
13.根据权利要求12的方法，其中形成第一硬掩模图形和绝缘里衬包括：
在衬底上形成焊盘氧化层；
在焊盘氧化层上形成绝缘层；
在绝缘层上形成光刻胶图形；以及
顺序地干法刻蚀绝缘层、焊盘氧化层和预备绝缘里衬，形成第一硬掩模图形和绝缘里衬。
14.根据权利要求13的方法，其中预备绝缘里衬具有比焊盘氧化层更快的刻蚀速率。
15.根据权利要求13的方法，其中使用由CH2F2、CF4和O2混合的刻蚀气体干法刻蚀绝缘层、焊盘氧化层和预备绝缘层。
16.根据权利要求10的方法，其中通过单独的湿法刻蚀工序刻蚀预备绝缘里衬。
17.根据权利要求10的方法，其中形成栅沟槽包括各向异性地刻蚀通过绝缘里衬和第一硬掩模图形露出的部分有源区。
18.根据权利要求17的方法，在形成栅沟槽之后，还包括除去剩下的第一硬掩模图形。
19.根据权利要求10的方法，其中形成栅电极包括：
在有源区和栅沟槽上形成栅绝缘层；
在栅绝缘层上形成导电层；
在导电层上形成第二硬掩模图形；以及
使用第二硬掩模图形作为用于露出衬底表面的刻蚀掩模，刻蚀导电层和栅绝缘层，以形成栅电极。
20.一种形成凹陷的栅电极的方法，包括：
在有源区和在衬底中限定有源区的场效应区之间的界面处形成部分地露出有源区的侧面上部的场效应区；
刻蚀包括露出的侧面上部的部分有源区，以形成露出有源区和场效应区之间界面的栅沟槽；
在衬底上和在栅沟槽中形成栅电极；以及
在每个栅电极两侧的部分有源区中形成源区/漏区。
21.根据权利要求20的方法，其中形成场效应区包括：
在衬底的表面部分处形成隔离槽；
在隔离槽的侧面和底表面上形成预备绝缘里衬；
用场氧化层填充具有预备绝缘里衬的隔离槽；
形成第一硬掩模图形，第一硬掩模图形有选择地露出其中形成了栅电极的区域，以及部分预备绝缘里衬与该区域接触；以及
使用第一硬掩模图形作为刻蚀掩模部分地刻蚀预备绝缘里衬，以形成具有上端部的绝缘里衬。
22.根据权利要求20的方法，其中栅沟槽包括在单个有源区中的多个栅沟槽。
23.根据权利要求20的方法，其中栅电极包括线性栅电极。
24.根据权利要求20的方法，还包括形成电连接到至少一个源区/漏区的电容器。
25.一种制造半导体器件的方法，包括：
在衬底的表面部分处形成隔离槽；
在隔离槽的侧面和底表面上形成预备绝缘里衬；
用场氧化层填充隔离槽，以在衬底中限定有源区；
在有源区中形成硬掩模图形，硬掩模图形有选择地露出其中形成栅电极的区域，以及部分预备绝缘里衬与该区域接触；
使用硬掩模图形作为刻蚀掩模部分地刻蚀预备绝缘里衬，以形成具有低于衬底表面的上端部的绝缘里衬；
使用硬掩模图形作为刻蚀掩模刻蚀衬底和绝缘里衬，以形成栅沟槽；
在衬底上和栅沟槽中形成栅电极；以及
在栅电极两侧的有源区中形成源区/漏区。
26.根据权利要求25的方法，其中通过执行干法刻蚀工序一次形成第一硬掩模图形和绝缘里衬。
27.根据权利要求26的方法，其中形成第一硬掩模图形和绝缘里衬包括：
在衬底上形成焊盘氧化层；
在焊盘氧化层上形成绝缘层；
在绝缘层上形成光刻胶图形；以及
顺序地干法刻蚀绝缘层、焊盘氧化层和预备绝缘里衬，以形成第一硬掩模图形和绝缘里衬。
28.根据权利要求26的方法，其中预备绝缘里衬具有比焊盘氧化层更快的刻蚀速率。
29.根据权利要求25的方法，其中通过单独的湿法刻蚀工序刻蚀预备绝缘里衬。
30.根据权利要求25的方法，其中栅沟槽包括在单个有源区中的多个栅沟槽。
31.根据权利要求25的方法，其中栅电极包括线性栅电极。
32.根据权利要求25的方法，还包括形成电连接到至少一个源区/漏区的电容器。
CNA2005100670199A 2004-04-20 2005-04-20 具有基于沟槽的栅电极的场效应晶体管及其形成方法 Pending CN1691330A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0026961A KR100530496B1 (ko) 2004-04-20 2004-04-20 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법
KR1020040026961 2004-04-20

Publications (1)

Publication Number Publication Date
CN1691330A true CN1691330A (zh) 2005-11-02

Family

ID=35095404

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100670199A Pending CN1691330A (zh) 2004-04-20 2005-04-20 具有基于沟槽的栅电极的场效应晶体管及其形成方法

Country Status (4)

Country Link
US (1) US20050230734A1 (zh)
JP (1) JP2005311317A (zh)
KR (1) KR100530496B1 (zh)
CN (1) CN1691330A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101536166B (zh) * 2006-11-17 2012-06-27 美光科技公司 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路
CN111192920A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 晶体管、半导体器件及晶体管的形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780764B1 (ko) * 2005-11-25 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
KR100732269B1 (ko) 2006-02-03 2007-06-25 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US7678648B2 (en) 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
JP2008103420A (ja) * 2006-10-17 2008-05-01 Elpida Memory Inc 半導体装置の製造方法
KR100876079B1 (ko) 2007-06-26 2008-12-26 삼성전자주식회사 배선 구조물 형성 방법
KR100871976B1 (ko) * 2007-07-19 2008-12-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP2009123998A (ja) * 2007-11-16 2009-06-04 Elpida Memory Inc 半導体装置の製造方法
KR100920045B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20090077511A (ko) * 2008-01-11 2009-07-15 삼성전자주식회사 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
JP2009231772A (ja) * 2008-03-25 2009-10-08 Nec Electronics Corp 半導体装置の製造方法および半導体装置
KR101051571B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 기억 소자 및 그 제조방법
WO2011152254A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102347234B (zh) * 2010-07-29 2013-09-18 中国科学院微电子研究所 半导体器件结构及其制造方法
JP5685917B2 (ja) 2010-12-10 2015-03-18 富士通株式会社 半導体装置及び半導体装置の製造方法
KR102185282B1 (ko) 2014-01-06 2020-12-01 삼성전자 주식회사 고정 양전하 함유층을 가지는 반도체 소자
US9972626B1 (en) * 2017-06-22 2018-05-15 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR102283024B1 (ko) * 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112397508B (zh) * 2019-08-15 2022-12-27 长鑫存储技术有限公司 存储器件、半导体结构及其制造方法
US11011637B2 (en) * 2019-08-21 2021-05-18 Nanya Technology Corporation Semiconductor structure having buried gate, buried source and drain contacts, and strained silicon and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101536166B (zh) * 2006-11-17 2012-06-27 美光科技公司 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路
CN111192920A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 晶体管、半导体器件及晶体管的形成方法

Also Published As

Publication number Publication date
US20050230734A1 (en) 2005-10-20
KR100530496B1 (ko) 2005-11-22
KR20050102165A (ko) 2005-10-25
JP2005311317A (ja) 2005-11-04

Similar Documents

Publication Publication Date Title
CN1691330A (zh) 具有基于沟槽的栅电极的场效应晶体管及其形成方法
US7432162B2 (en) Semiconductor device with substantial driving current and decreased junction leakage current
US8039325B2 (en) Methods of fabricating semiconductor device having capacitorless one-transistor memory cell
US7262090B2 (en) Random access memory (RAM) capacitor in shallow trench isolation with improved electrical isolation to overlying gate electrodes
US7670910B2 (en) Method of forming self-aligned inner gate recess channel transistor
CN101281886B (zh) 凹入式栅极金属氧化物半导体晶体管装置及其制作方法
US7183600B2 (en) Semiconductor device with trench gate type transistor and method of manufacturing the same
KR100413277B1 (ko) 다이내믹 랜덤 엑세스 메모리
US20050020086A1 (en) Self-aligned inner gate recess channel transistor and method of forming the same
US20140206175A1 (en) Methods of forming semiconductor structures including bodies of semiconductor material
US7592210B2 (en) Semiconductor device with increased channel area and decreased leakage current
JP4493182B2 (ja) 半導体装置
CN1520610A (zh) 新型动态随机存取存储器存取晶体管
KR20090080984A (ko) 전계 효과 트랜지스터들을 형성하는 방법, 복수의 전계 효과 트랜지스터들, 및 복수의 개별 메모리 셀들을 포함하는 ｄｒａｍ 회로
CN101064342A (zh) 具有凹陷通道晶体管的半导体器件
CN1702845A (zh) 形成具有凹陷沟道区的场效应晶体管的方法
CN113270406B (zh) 半导体结构及其制造方法
US6110792A (en) Method for making DRAM capacitor strap
US20070020902A1 (en) Transistor for semiconductor device and method of forming the same
US20060231877A1 (en) Semiconductor device
US20090014802A1 (en) Semiconductor device and method for manufacturing the same
CN113707612B (zh) 存储器件及其形成方法
US7354827B2 (en) Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same
CN110164970B (zh) 半导体装置及其制造方法
US7510924B2 (en) Method for manufacturing memory cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication