KR20050102165A - 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법 - Google Patents

반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법 Download PDF

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KR20050102165A
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Abstract

채널 누설이 감소되는 반도체 장치, 리세스 게이트 전극 형성 및 이를 포함하는 반도체 장치의 제조 방법에서, 반도체 기판은 필드 산화막과 액티브 영역을 포함하고, 상기 액티브 영역 내에는, 상기 액티브 영역과 필드 산화막의 경계 부위가 내벽에 부분적으로 노출되고 상기 경계 부위에는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 넓은 게이트 트렌치가 형성되어 있다. 상기 소자 분리 트렌치의 표면상에는 부분적으로 리세스된 라이너막 패턴이 구비된다. 게이트 전극은 상기 게이트 트렌치 내부를 채우도록 형성되어 있고, 상기 게이트 전극 양측의 액티브 영역에는 소오스/드레인 영역이 형성되어 있다. 상기 반도체 장치는 소자 분리 트렌치 및 게이트 트렌치 사이에 실리콘 펜스가 감소되어 채널 누설이 억제된다.

Description

반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, METHOD OF FORMING A RECESS GATE ELECTRODE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE HAVING THE SAME}
본 발명은 반도체 장치, 게이트 전극 형성 방법 및 이를 갖는 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 리세스(recess)구조의 게이트 전극을 포함하는 반도체 장치, 리세스 구조의 게이트 전극 형성 방법 및 이를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 숏-채널 효과(short channel effect)라 하며, 그 대표적인 것이 문턱 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
문턱 전압의 저하 이외에도 소오스/드레인 간 내압(breakdown voltage)의 저하도 숏-채널에 수반되는 큰 문제이다. 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
반도체 장치들 중에서 특히 디램 장치의 경우, 메모리 용량을 증가시키기 위해 작은 수평 면적 내에 단위 셀들을 많이 형성하여야 한다. 그러나, 각 셀에 포함되는 커패시터의 커패시턴스가 감소되는 것은 허용하고 있지 않기 때문에, 셀의 집적화를 위해 상기 게이트 전극의 길이를 감소시키고 있다. 상기 게이트 길이가 감소되는 경우, 채널의 길이가 감소되어 상기 설명한 쇼트 채널 효과가 발생하게 되고 이에 따라 문턱 전압의 감소 및 누설 전류 증가 등의 문제가 심화된다. 더구나, 셀이 집적화되면서, 이웃하는 게이트 전극들 사이의 거리도 매우 가까워지고 있어, 상기 게이트 전극들 사이에 미세한 콘택을 형성하는 것이 용이하지 않아서 콘택 낫오픈 및 콘택 저항성 불량 등도 크게 증가되고 있다.
이러한 문제를 최소화시키기 위해, 상기 숏-채널 효과를 방지하고, 리프레쉬(refresh)특성을 향상시키기 위해 상기 게이트 전극의 수평 면적은 증가시키지 않으면서도 물리적으로 게이트 전극의 채널의 길이를 증가시키는 리세스 채널(recess channel) 트랜지스터에 대한 연구가 활발히 진행되고 있다. 상기 리세스 채널 트랜지스터는 게이트가 형성되는 부위의 기판에 트렌치가 구비되어 있고, 상기 트렌치 내에 게이트 전극이 구비되어 있어, 상기 트렌치의 내벽 및 저면을 따라 채널이 형성되는 트랜지스터이다.
이 때, 상기 게이트용 트렌치는 상기 소오스, 드레인 영역과 접하는 내측벽 부위를 제외하고는 내측벽이 필드 절연막 패턴과 접하도록 형성되는 것이 바람직하다. 그런데, 상기 필드 절연막 패턴을 형성하기 위한 필드용 트렌치 및 상기 게이트용 트렌치는 각각 이방성 식각 공정에 의해 형성되고, 상기 이방성 식각 공정의 특성상 상기 각 트렌치들의 개구 부위는 상부가 하부에 비해 크게 되도록 측벽 기울기를 갖게된다. 즉, 상기 필드 절연막 패턴 및 게이트용 트렌치의 각 측벽 프로파일은 서로 다른 방향으로 기울어지게 형성되고, 이로 인해, 상기 필드 절연막 패턴 및 게이트용 트렌치의 측벽 사이에는 실리콘이 완전히 제거되지 않고 남아있는 실리콘 펜스(silicon fence)가 형성된다. 상기 실리콘 펜스가 형성되는 경우, 상기 리세스 채널 트랜지스터는 상기 실리콘 펜스를 따라 기생적으로 채널이 형성되므로 채널 길이 증가등의 효과를 기대할 수 없으며 신뢰성에 심각한 문제를 일으키게 된다.
따라서, 본 발명의 제1 목적은 기생 채널의 형성을 감소시킬 수 있는 구조의 게이트 전극을 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기한 반도체 장치에 채용되는 게이트 전극을 제조하는데 특히 적합한 방법을 제공하는 것이다.
본 발명의 제3 목적은 상기한 반도체 장치를 제조하는데 특히 적합한 방법을 제공하는 것이다.
상기한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치에서, 반도체 기판은 소자 분리 영역 내에 구비되는 필드 산화막과 액티브 영역을 포함한다. 상기 액티브 영역 내에는, 상기 액티브 영역과 필드 산화막 의 경계 부위가 내벽에 부분적으로 노출되고 상기 액티브 영역 및 필드 산화막의 경계 부위에는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 넓은 게이트 트렌치가 형성되어 있다. 라이너막 패턴은 상기 소자 분리 트렌치의 표면상에는 형성되어 있고, 트렌치의 상부에는 부분적으로 리세스되어 있다. 게이트 전극은 상기 게이트 트렌치 내부를 채우면서 상기 반도체 기판 상에 형성되어 있다. 소오스 드레인 영역은 게이트 전극 양측의 액티브 영역에 구비되어 있다.
상기 게이트 전극은 라인형을 가질 수 있다. 상기 하나의 단위 액티브 영역 상에 복수개의 라인형 게이트 전극이 구비될 수 있다. 상기 소오스 또는 드레인 영역 중 적어도 하나의 영역과 전기적으로 접속하는 커패시터를 구비할 수 있다.
상기한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 일실시예에 따른 리세스 게이트 전극의 제조 방법에 의하면, 먼저 반도체 기판에 액티브 영역을 한정하기 위해, 소자 분리 트렌치, 소자 분리 트렌치 표면에 구비되고 상부가 부분적으로 리세스된 라이너막 패턴 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막 을 구비하는 필드 영역을 형성한다. 상기 액티브 영역 내에, 상기 액티브 영역과 필드 영역의 경계 부위가 내벽에 부분적으로 노출되고, 상기 액티브 영역 및 필드 산화막의 경계 부위는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 확장된 형상을 갖는 게이트용 트렌치를 형성한다. 이어서, 상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성하여 리세스 게이트 전극을 완성한다.
상기한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 장치의 제조 방법에 의하면, 먼저 반도체 기판에 액티브 영역을 한정하고, 상기 액티브 영역과의 경계 부위에서 상기 액티브 영역의 측면 상부가 부분적으로 노출되도록 필드 영역을 형성한다. 적어도 상기 액티브 영역의 측면 상부가 노출된 부위를 포함하면서 상기 액티브 영역의 소정 부위를 식각하여, 상기 액티브 영역과 필드 영역의 경계 부위가 내벽에 부분적으로 노출되는 게이트 트렌치를 형성한다. 상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 양측의 액티브 영역에 소오스/드레인 영역을 형성하여 반도체 장치를 완성한다.
상기한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판에 소자 분리 트렌치를 형성한다. 상기 소자 분리 트렌치 측벽 및 저면에 예비 절연막 라이너를 형성한다. 상기 소자 분리 트렌치 내부에 절연막을 채워넣어 액티브 영역을 정의하기 위한 필드 산화막을 형성한다. 상기 반도체 기판의 액티브 영역에서 상기 게이트 전극 형성 부위 및 상기 부위와 접하는 예비 절연막 라이너를 노출시키는 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴에 의해 노출되는 예비 절연막 라이너를 부분적으로 식각하여 리세스된 절연막 라이너를 형성한다. 상기 하드 마스크 패턴 및 리세스된 절연막 라이너에 의해 노출되는 반도체 기판을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 내부를 채우면서 상기 반도체 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극의 양측의 액티브 영역에 소오스 및 드레인 영역을 형성하여 반도체 장치를 완성한다.
본 발명에 의하면, 게이트 트렌치가 형성될 액티브 영역의 상부면 뿐 아니라 상기 액티브 영역의 측면 부위를 일부 노출시킨 상태에서 상기 게이트 트렌치 형성을 위한 식각 공정을 수행함으로서, 상기 게이트 트렌치 및 필드 영역 사이에 실리콘 펜스가 형성되는 것을 최소화 할 수 있다. 따라서, 상기 실리콘 펜스에 기생 채널이 형성되는 것을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1실시예에 따른 리세스 게이트 전극을 갖는 디램 장치를 나타내는 평면도이다. 도 2는 도 1의 디램 장치를 X_X' 방향으로 절단하여 보여지는 단면도이다. 도 3은 도 1의 디램 장치를 Y_Y'방향으로 절단하여 보여지는 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 기판(10)에 필드 영역 및 액티브 영역들이 구비된다. 상기 필드 영역은 통상의 트렌치 소자 분리 방법에 의해 형성된 것이다. 구체적으로, 상기 필드 영역은 필드 영역을 정의하는 소자 분리 트렌치와, 상기 소자 분리 트렌치의 내벽 및 저면에 구비되는 절연막 라이너(18a) 및 상기 절연막 라이너(18a) 상에 상기 소자 분리 트렌치 내부를 채우는 필드 산화막(20)으로 이루어진다. 상기 소자 분리 트렌치는 측벽에 소정 경사를 갖고 있어 상부 개구 부위가 바닥면에 비해 넓은 형상을 갖는다. 상기 절연막 라이너(18a)는 상기 필드 산화막(20)과 반도체 기판의 경계에 형성되어 있다. 상기 절연막 라이너(18a)는 상기 필드 산화막(20)과의 식각비를 갖는 절연 물질로 이루어지며, 예컨대, 실리콘 질화물로 이루어진다. 또한, 상기 절연막 라이너(18a)는 상기 게이트 전극이 형성될 부위에 해당하는 액티브 영역의 상부면과 필드 산화막(20) 상부면 사이의 경계 부위로부터 일정 두께만큼 부분적으로 리세스되어 있다.
상기 액티브 영역 내에서, 게이트 전극이 형성될 부위에 게이트 트렌치가 구비된다. 디램장치의 경우, 하나의 단위 액티브 영역에는 2개의 게이트 전극이 형성되므로 상기 게이트 트렌치 역시 2개가 구비된다. 상기 게이트 트렌치는 내벽에 상기 액티브 영역과 필드 영역의 경계 부위가 부분적으로 노출되어 있다. 구체적으로, 상기 게이트 라인과 평행한 방향으로 절단한 단면도에서 보여지는 게이트 트렌치 양측벽에는 필드 영역의 표면이 노출되어 있다. 그리고, 상기 게이트 트렌치에서 상기 액티브 영역 및 필드 영역의 경계 부위에서는 선택적으로 상부의 개구 부위가 하부 바닥에 비해 상대적으로 넓게 형성되어 있다. 이는, 상기 절연막 라이너(18a)가 부분적으로 리세스되어 있으므로, 상기 절연막 라이너(18a)가 리세스된 만큼 상기 게이트 트렌치의 상부 개구 부위가 넓어진 것이다. 상기 게이트 트렌치 바닥면은 상기 필드 영역에 인접하는 가장자리 부위에 비해 중심 부위가 돌출된 형상을 갖는다.
상기 게이트 트렌치(18a)의 측벽 및 바닥면에 게이트 절연막(40)이 구비되고, 상기 게이트 절연막(40) 상에 상기 게이트 트렌치를 채우면서 상기 반도체 기판 상에 게이트 전극(48)이 구비된다. 상기 게이트 전극(48)은 상기 단위 액티브 영역의 길이 방향과 수직한 방향으로 놓여지는 라인형을 갖는다. 상기 게이트 트렌치 바닥면이 중심 부위가 돌출된 형상을 가지므로, 상기 게이트 전극(48)의 바닥면도 동일하게 중심 부위가 돌출된 형상을 갖는다.
상기 게이트 전극(48) 양측의 액티브 영역에 소오스/드레인 영역(49)이 구비된다. 상기 소오스/드레인 영역(49)의 바닥은 상기 게이트 트렌치 바닥보다 높게 위치한다. 여기서, 상기 소오스 영역은 상기 단위 액티브 영역의 중심 부위인 비트 라인 콘택 영역이라 하고, 상기 드레인 영역은 상기 단위 액티브 영역의 양단 가장자리 부위인 커패시터 형성 영역이라 하여 설명한다.
상기 소오스 및 드레인 영역(49)과 접속하는 콘택 패드(54)가 구비된다. 상기 소오스 영역과 접속하는 콘택 패드(54)와 전기적으로 접속하면서, 상기 게이트 전극과 수직하게 놓여지는 비트 라인(56)이 구비된다. 그리고, 상기 드레인 영역과 접속하는 콘택 패드(54)와 전기적으로 접속하는 커패시터(60)가 구비된다.
상기 디램 장치는 리세스 트랜지스터를 포함하고 있으므로, 상기 커패시터에서 누설되는 전하가 상기 드레인으로부터 소오스로 빠져나가기가 매우 어렵다. 때문에, 상기 디램 장치의 데이터 보유 시간(Data retention time)이 길어지게 되어 리플레쉬 특성이 향상된다. 또한, 상기 필드 영역 및 리세스 트렌지스터 사이에 실리콘 펜스가 형성되어 있지 않다. 때문에, 상기 리세스 트랜지스터는 상기 실리콘 펜스에서 채널 리크(Channel leak)가 발생되지 않으므로 동작 특성 및 신뢰성이 양호하다.
도 4 내지 도 18은 본 실시예의 디램 장치를 제조하는데 적합한 방법을 설명하기 위한 단면도들이다. 도 19 및 도 20은 본 실시예의 디램 장치를 제조하는데 적합한 방법을 설명하기 위한 평면도들이다. 도 4 내지 도 7과 도 9 내지 도 11은 도 1에서 X_X' 방향으로 절단하여 보여지는 단면도들이다. 도 8은 도 1에서 A_A'방향으로 절단하여 보여지는 단면도이다. 도 12 내지 도 18은 도 1에서 Y_Y' 방향으로 절단하여 보여지는 단면도들이다.
도 4, 5, 12 및 13은 반도체 기판에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 형성하는 과정을 도시한 단면도들이다.
도 4 및 12를 참조하면, 반도체 기판(10)에 버퍼 산화막(도시 안됨) 및 하드 마스크용 제1 실리콘 질화막(도시 안됨)을 형성한다. 선택적으로, 상기 제1 실리콘 질화막 상에 반사 방지막(도시 안됨)을 더 형성할 수도 있다. 상기 버퍼 산화막은 상기 제1 실리콘 질화막이 기판과 직접 접촉할 때 발생하는 스트레스를 감소시키기 위해 형성된다.
이어서, 상기 제1 실리콘 질화막에 사진 식각 공정을 수행하여 제1 하드 마스크 패턴(14)을 형성한다. 상기 제1 하드 마스크 패턴(14)은 상기 반도체 기판(10)에서 필드 영역에 해당하는 부위를 선택적으로 오픈하도록 형성된다. 상기 제1 하드 마스크 패턴(14)을 식각 마스크로 하여 상기 버퍼 산화막을 건식 식각하여 버퍼 산화막 패턴(12)을 형성하고, 계속하여 상기 반도체 기판을 건식 식각하여 소자 분리 트렌치(16)를 형성한다. 이 때, 상기 소자 분리 트렌치(16)는 건식 식각의 특성상 상부의 개구 부위가 바닥면에 비해 넓게 형성되도록 측벽에는 일정한 경사를 갖는다.
상기 소자 분리 트렌치(16)를 형성한 이 후, 이 전의 건식 식각 공정 시에 발생한 표면 데미지를 큐어링하기 위해 상기 소자 분리 트렌치 표면을 열산화시킨다. 상기 공정에 의해, 상기 소자 분리 트렌치(16)에는 매우 얇은 두께의 열산화막(도시 안됨)이 형성된다.
이어서, 상기 열산화막 형성되어 있는 상기 소자 분리 트렌치(16)의 내벽과 바닥면, 상기 버퍼 산화막 패턴(12) 및 제1 하드 마스크 패턴(14)의 표면에 수백 Å의 얇은 두께로 예비 절연막 라이너(18)를 형성한다. 상기 예비 절연막 라이너(18)는 이 후 공정에 의해 상기 소자 분리 트렌치(16) 내에 채워지는 필드 산화막 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 예비 절연막 라이너(18)는 특정한 식각 조건하에서 상기 필드 산화막과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 이러한 물질의 예로서는 실리콘 질화물(SiN)을 들 수 있다.
도 5 및 도 13을 참조하면, 상기 예비 질화막 라이너(18)가 형성되어 있는 소자 분리 트렌치(16)를 산화 실리콘으로 매립한다. 이어서, 상기 제1 하드 마스크 패턴(14)이 노출되도록 화학적 기계적 연마방법에 의해 상기 산화 실리콘을 연마하고, 상기 제1 하드 마스크 패턴(14)을 제거하여 필드 산화막(20)을 형성한다. 상기 필드 산화막(20)의 단면은 하변이 상변에 비해 작은 사다리꼴의 형상을 갖게된다. 또한, 상기 필드 산화막(20)에 의해 정의되는 액티브 영역의 단면은 하부로 갈수록 넓어지는 형상을 갖는다. 상기 설명한 공정들을 수행하여, 반도체 기판에 액티브 영역 및 필드 영역을 구분한다.
도 6 내지 10 및 도 14 내지 19는 게이트 트렌치를 형성하는 단계를 설명하기 위한 도면들이다.
도 6 및 도 14를 참조하면, 상기 액티브 영역 및 필드 영역이 구분된 반도체 기판 상에 패드 산화막으로서, 중온 산화막(22, MTO; Middle Temperature Oxide, 700 내지 850도 에서 CVD방법에 의해 형성되는 산화막)을 100 내지 500Å 정도의 얇은 두께로 증착한다. 상기 중온 산화막(22)은 이 후 공정에서 실리콘 산화 질화막을 형성할 시에 발생하는 스트레스를 감소시키기 위한 막으로 제공된다. 이어서, 상기 중온 산화막 상에, 트렌치 게이트를 형성하기 위한 하드 마스크막으로서 실리콘 산질화막(24, SiON, silicon oxynitride)을 증착한다. 선택적으로, 상기 실리콘 산질화막(24) 상에 유기 ARC(organic anti-reflective coating)를 더 형성할 수도 있다.
도 7 및 도 15를 참조하면, 상기 실리콘 산화 질화막(24) 상에 포토레지스트를 코팅하여 포토 레지스트막(photoresist film)을 형성하고, 수득한 포토 레지스트막을 패터닝하여 제1 포토레지스트 패턴(28)을 형성한다. 상기 제1 포토레지스트 패턴(28)을 식각 마스크로 사용하여, 상기 실리콘 산화 질화막(24) 및 중온 산화막(22)을 건식 식각하여, 중온 산화막 패턴(22a) 및 실리콘 산화 질화막 패턴(24a)이 적층된 제2 하드 마스크 패턴(30)을 형성한다. 상기 건식 식각 공정의 특성상, 상기 제2 하드 마스크 패턴(30)의 오픈 부위는 상기 제1 포토레지스트 패턴(28)의 오픈 부위보다 작게되도록 측벽 경사를 갖는다.
계속하여, 상기 중온 산화막 패턴(22a)에 의해 노출되는 예비 절연막 라이너(18)를 부분적으로 식각하여 리세스된 절연막 라이너(18a)를 형성한다. 즉, 상기 제2 하드 마스크 패턴(30) 형성 공정 및 상기 예비 절연막 라이너(18)를 부분적으로 식각하는 공정은 1회의 식각 공정에 의해 수행할 수 있다. 또한, 상기 식각 공정은 중도에 식각 가스를 변경하지 않고도 가능하다. 상기 절연막 라이너(18a)가 리세스되는 깊이는 적어도 후속 공정에서 형성하고자하는 게이트 트렌치의 깊이보다 작은 것이 바람직하다.
상기 식각 공정은 상기 중온 산화막(22)에 비해 상기 예비 절연막 라이너(18)의 식각 속도가 빠른 조건으로 수행하는 것이 바람직하다. 상기와 같이, 예비 절연막 라이너(18)의 식각이 상대적으로 빠른 경우, 상기 중온 산화막(22)을 약간 오버 에치함으로서 예비 절연막 라이너(18)를 원하는 정도로 리세스할 수 있다. 구체적으로, 상기 중온 산화막(22)과 예비 절연막 라이너(18)와의 식각율은 1: 3이상이 되는 것이 바람직하다.
상기 식각 조건을 만족시키기 위해, 상기 실리콘 산화 질화막(24), 중온 산화막(22) 및 예비 절연막 라이너(18)의 식각 공정은 예를 들면 CH2F2, CF4 및 O2 가 혼합되어 있는 에칭가스를 사용하여 수행할 수 있다.
도 8은 도 1에서 상기 식각 공정 후에 A_A'방향으로 절단하여 보여지는 단면도로서, 트렌치 게이트가 형성되지 않는 부위의 액티브 영역을 나타낸다. 도 19는 상기 절연막 라이너의 리세스된 부위를 나타내는 평면도이다.
도 7, 8 및 도 19를 각각 참조하면, 상기 트렌치 게이트가 형성되는 부위에는 절연막 라이너가 일부 리세스되어 있고, 상기 트렌치 게이트가 형성되지 않는 부위에는 절연막 라이너가 리세스되어 있지 않다. 또한, 도 15에 도시한 바와 같이, 상기 게이트 트렌치에서 필드 영역과 인접하지 않는 부위의 측면에는 절연막 라이너가 노출되어 있지 않다.
본 실시예에서 상기 절연막 라이너가 리세스되어 있는 형상은 종래의 공정 불량을 야기하는 트렌치 라이너 덴트와는 전혀 다르다. 종래의 트렌치 라이너 덴트의 경우는 상기 액티브 영역과 필드 영역 사이 계면에 형성된 절연막 라이너의 상부 전체가 덴트되어 이웃하는 소자들 간의 브릿지를 발생시킨다. 그러나, 본 실시예에서는 도 7, 8 및 19에 도시된 것과 같이 액티브 영역에서 게이트가 형성될 부위(32)에만 선택적으로 절연막 라이너(18a)가 리세스되어 있기 때문에 이웃하는 소자들 간의 브릿지 등이 발생되지 않는다.
상기 공정에 의하면, 상기 제2 하드 마스크 패턴(30)에 의해 게이트 형성 부위의 액티브 영역이 선택적으로 노출되어 있다. 그리고, 상기 절연막 라이너(18a)의 상부가 일부 리세스되어 있으므로, 상기 리세스된 부위의 액티브 영역의 측벽이 노출된 형상을 갖는다.
이어서, 도시하지는 않았으나, 상기 제1 포토레지스트 패턴(28)을 에싱 및 스트립 공정에 의해 제거한다.
도 9 및 도 16을 참조하면, 상기 제2 하드 마스크 패턴(30)을 이용하여 상기 노출된 액티브 영역을 이방성으로 식각하여 게이트 트렌치(34)를 형성한다. 이 때, 상기 액티브 영역의 상부 평탄면 뿐 아니라 상기 절연막 라이너(18a)의 리세스된 부위에 노출되는 액티브 영역의 측벽 부위가 동시에 식각된다. 따라서, 상기 액티브 영역의 상부 평탄면이 돌출되는 형상을 부분적으로 유지하면서 식각이 이루어지게 된다.
도 9에서, 식각 단계별로 게이트 트렌치의 프로 파일이 변화되는 상태를 점선으로 도시하였다. 도시된 것과 같이, 절연막 라이너(18a)의 리세스된 부위에 노출되는 액티브 영역의 측벽 부위의 식각이 먼저 이루어짐으로서, 상기 필드 영역과 인접하는 액티브 영역이 용이하게 식각된다. 때문에, 소정의 측벽 경사를 가지면서 식각이 이루어지는 건식 식각 공정을 동일하게 적용하더라도, 상기 필드 영역과 액티브 영역 사이에는 실리콘 펜스가 거의 남지않게 된다. 그리고, 상기 게이트 트렌치(34)의 바닥면에서 게이트 전극 라인과 평행한 방향으로 중심 부위가 양측 가장 자리 부위에 비해 돌출되는 형상을 갖게된다.
상기와 같이 게이트 트렌치(34) 바닥면이 돌출되는 프로파일은 상기 절연막 라이너(18a)가 리세스되어 있기 때문에 생기는 것이다. 즉, 상기 절연막 라이너(18a)의 리세스 깊이가 깊을수록 상기 바닥면의 중심부가 더욱 돌출된다. 따라서, 상기 절연막 라이너(18a)의 리세스 깊이를 조절함으로서 상기 바닥면이 돌출되는 정도를 변경할 수 있다. 또한, 상기 절연막 라이너(18a)의 리세스 깊이가 깊을수록 상기 필드 영역과 인접하는 액티브 영역이 용이하게 식각되어, 상기 필드 영역과 액티브 영역 사이에 실리콘 펜스가 형성되지 않는다. 따라서, 이 전의 공정에서 상기 절연막 라이너(18a)는 상기 바닥면의 돌출 정도가 심해지지 않으면서 상기 실리콘 펜스가 형성되지 않도록 최적화된 두께로 리세스하여야 한다. 상기 게이트 트렌치의 깊이에 따라 달라지겠으나, 상기 절연막 라이너(18a)는 100 내지 500Å의 깊이로 리세스될 수 있다.
상기 게이트 트렌치(34)를 형성하기 위한 식각 공정을 수행할 때, 식각 선택비에 따라 상기 실리콘 산화 질화막 패턴(24b)도 식각이 이루어진다. 때문에, 식각이 종료되었을 때에는 도시된 것과 같이, 상기 기판 상에 매우 얇은 두께의 상기 실리콘 산화 질화막 패턴(24b)만이 남아있게 된다.
도 10 및 도 17을 참조하면, 상기 게이트 트렌치(34)를 형성한 이 후에 상기 게이트 트렌치(34) 측벽에 일부 남아있을 수 있는 실리콘 펜스를 제거하는 공정을 더 수행한다. 상기 제거 공정은 습식 식각 공정 또는 케미컬 건식 식각 공정에 의해 수행할 수 있다. 상기 습식 식각 공정을 수행하는 경우, 사용 가능한 습식 식각액의 예로는 SC1(standard clean 1)을 들 수 있다. SC1은 NH4OH, H2O2 및 H2O의 혼합물이다. 상기 SC1은 반도체 기판, 산화막 및 유기물을 제거한다.
상기 제거 공정을 통해, 상기 얇은 두께로 남아있는 상기 실리콘 산화 질화막(24b) 및 그 하부의 중온 산화막 패턴(22a)도 함께 제거된다. 그러나, 상기 식각 공정에 의해 상기 게이트 트렌치(34) 측벽에 노출되어 있는 절연막 라이너(18a)는 거의 제거되지 않고 남아있게 된다.
그런데, 도 17에 도시된 것과 같이, 상기 게이트 트렌치(34)와 필드 영역의 경계 부위를 제외하고, 상기 게이트 트렌치(34)의 측벽에는 반도체 기판(10)이 노출되어 있다. 때문에, 상기 실리콘 펜스를 제거하는 공정시에, 상기 게이트 트렌치(34) 측벽에 노출되어 있는 반도체 기판(10)까지 함께 식각되는 문제가 발생하게 된다. 더구나, 종래에는 상기 실리콘 펜스를 완전히 제거하기 위해 제거 공정을 장시간 동안 과도하게 수행하였기 때문에, 불가피하게 상기 게이트 트렌치(34)의 폭이 증가되어 리세스 채널 게이트 전극의 선폭이 증가되는 문제가 발생하였다.
그러나, 본 실시예에 의하면 게이트 트렌치를 형성하는 공정을 수행한 이 후에 상기 액티브 영역 및 필드 영역 사이 계면에 실리콘 펜스가 거의 남아있지 않기 때문에, 실리콘 펜스를 제거하기 위한 공정은 짧은 시간동안 수행하거나 또는 경우에 따라 생략할 수도 있다. 구체적으로, 상기 실리콘 펜스를 제거하는 공정을 습식 식각 공정으로 진행하는 경우, 10분 이내의 매우 짧은 시간동안 수행할 수 있다. 상기와 같이, 실리콘 펜스의 제거 공정에 소요되는 시간을 단축시킴으로서, 상기 게이트 트렌치(34)의 확장을 최소화할 수 있다.
도 11, 18 및 20은 액티브 영역 상에 게이트 전극 라인이 형성 과정을 설명하기 위한 도면들이다.
도 11, 18 및 20을 참조하면, 상기 게이트 트렌치(34)의 측벽 및 저면에 게이트 절연막을 형성한다. 상기 게이트 절연막은 게이트 트렌치 표면에 노출되어 있는 기판을 열산화시켜 형성하는 것이 바람직하다. 상기 게이트 절연막을 열산화 공정에 의해 형성하는 경우, 상기 게이트 트렌치(34)에 의해 노출되어 있는 반도체 기판 부위에만 선택적으로 게이트 절연막이 형성된다.
이어서, 상기 게이트 절연막이 형성되어 있는 게이트 트렌치(34) 내부를 완전히 채우도록 폴리실리콘막을 증착시킨다. 이어서, 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성하고 난 후 하드 마스크 패턴으로 제공되는 제2 실리콘 질화막을 형성한다.
상기 제2 실리콘 질화막 상에 제2 포토레지스트를 코팅하고, 상기 제2 포토레지스트를 사진 공정에 의해 패터닝하여 라인형의 게이트 전극을 형성하기 위한 제2 포토레지스트 패턴(도시 안함)을 형성한다. 상기 제2 포토레지스트 패턴은 적어도 상기 게이트 트렌치(34)가 마스킹되도록 형성한다.
상기 제2 포토레지스트 패턴을 식각 마스크로하여 상기 제2 실리콘 질화막을 식각하여 제3 하드 마스크 패턴(46)을 형성한다. 이어서, 상기 제3 하드 마스크 패턴(46)을 마스크로 하여 상기 텅스텐 실리사이드막, 폴리실리콘막을 패터닝하여 텅스텐 실리사이드 패턴(44) 및 폴리실리콘막 패턴(42)이 적층된 형태의 게이트 전극 라인(48)을 형성한다. 상기 단위 액티브 영역 상에는 2개의 게이트 전극 라인(48)이 형성된다. 이어서, 세정 공정을 수행함으로서 상기 반도체 기판 상에 노출되어 있는 게이트 절연막을 제거시켜 게이트 절연막 패턴(40)을 형성한다.
이어서, 상기 게이트 전극 라인(48), 게이트 절연막 패턴(40) 및 반도체 기판(10)의 표면에 실리콘 질화막을 증착하고, 이를 이방성으로 식각하여 상기 게이트 전극 라인(48) 및 게이트 절연막 패턴(40) 측벽에 스페이서(50)를 형성한다. 다음에, 게이트 전극 라인(48)의 양측의 액티브 영역에 불순물 이온을 주입하여 소오스 및 드레인(49)을 형성한다. 상기 불순물 이온 주입 공정은 형성되는 소오스/드레인 영역(49)의 바닥이 상기 게이트 트렌치 바닥보다 높게 위치하도록 수행한다.
이 후에는, 통상의 디램 제조 공정을 수행하여 도 1 내지 도 3에 도시된 디램 장치를 완성한다.
간단히 설명하면, 상기 게이트 전극 라인(48)을 매몰하는 층간 절연막을 형성하고, 상기 소오스 및 드레인과 접속하는 콘택 플러그(54)들을 형성한다. 상기 소오스와 접속하는 콘택 플러그(54)와 전기적으로 접속하는 비트 라인(56)을 형성한다. 상기 드레인과 접속하는 콘택 플러그(54)와 전기적으로 접속하는 스토로지 노드 콘택(58)을 형성한다. 이어서, 상기 스토로지 노드 콘택(58)과 접속하는 커패시터(60)를 형성한다.
상기 공정에 의하면, 리세스 채널 트랜지스터를 갖는 디램 장치를 형성할 수 있다. 상기 디램 장치의 경우 트랜지스터의 채널이 게이트 트렌치의 양측벽 및 바닥면을 따라 3면에 형성되므로, 채널 길이가 물리적으로 증가되어 쇼트 채널 효과 등을 최소화할 수 있다. 또한, 상기 커패시터에 저장된 전하들이 상기 드레인으로부터 소오스로 누설되는 것이 어려워져 데이터 리텐션 시간이 증가되고, 리프레쉬 특성이 향상되는 효과가 있다.
실시예 2
본 실시예에서는 실시예 1에서와 동일한 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조 방법의 다른 예에 대하여 설명한다. 따라서, 반도체 장치는 실시예 1에서 설명한 바와 동일하기 때문에, 더 이상의 설명은 생략하고, 반도체 제조 방법에 대하여 설명한다. 본 실시예에서 실시예 1에서와 동일한 부재에 대하여는 동일한 참조 부호로 설명한다.
도 21 및 도 22는 본 실시예의 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 제조 방법은 하드 마스크 패턴 형성 및 절연막 라이너의 리세스 형성 공정을 제외하고는 상기 실시예 1에서 설명한 제조 방법과 동일하다.
도 4 내지 도 6를 참조로 설명한 것과 동일한 공정을 수행하여, 도 6에 도시된 구조물을 형성한다. 이어서, 도 21을 참조하면, 실리콘 산화 질화막 상에 포토레지스트를 코팅하고, 이를 패터닝하여 제1 포토레지스트 패턴(28)을 형성한다. 상기 제1 포토레지스트 패턴(28)을 마스크로 사용하여, 상기 실리콘 산화 질화막 및 중온 산화막을 건식 식각하여 중온 산화막 패턴(22a) 및 실리콘 산화 질화막 패턴(24a)이 적층된 제2 하드 마스크 패턴(30)을 형성한다. 건식 식각 공정의 특성상 상기 제2 하드 마스크 패턴(30)의 측벽은 소정 경사를 갖게되고, 이로 인해 노출되는 액티브 영역은 상기 포토레지스트의 오픈 부위보다 더 좁아진다.
상기 식각 공정을 수행하면, 액티브 영역 및 상기 액티브 영역에 인접한 예비 절연막 라이너(18)의 일부가 노출된다. 상기 식각 공정은 CHF3, CF4 및 O2 의 혼합 가스 또는 CH2F2, CF4 및 O2 가스의 혼합 가스를 사용하여 수행할 수 있다.
도 22를 참조하면, 노출된 상기 예비 절연막 라이너(18)를 습식 식각 공정에 의해 일부 리세스시켜 절연막 라이너(18a)를 형성한다. 상기 절연막 라이너(18a)의 리세스되는 깊이는 형성하고자 하는 게이트 트렌치 깊이보다 작아야 한다.
이어서, 도 9 내지 도 11 및 도 16 내지 18을 참조로 설명한 것과 동일한 공정을 수행하여 DRAM장치를 형성한다.
상술한 바와 같이 본 발명에 의하면, 리세스 채널 트랜지스터의 게이트 전극 형성 시에 리세스 게이트 전극과 필드 영역의 경계에 실리콘 펜스가 형성되는 것을 최소화할 수 있다. 또한, 게이트 트렌치의 개구부를 감소시켜 리세스 게이트 전극의 선폭을 줄일 수 있다. 때문에, 트랜지스터에서 채널 리크가 발생하는 것을 감소시킬 수 있으며, 고집적화된 반도체 장치를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 리세스 게이트 전극을 갖는 디램 장치를 나타내는 평면도이다.
도 2는 도 1의 디램 장치를 X_X' 방향으로 절단하여 보여지는 단면도이다.
도 3은 도 1의 디램 장치를 Y_Y'방향으로 절단하여 보여지는 단면도이다.
도 4 내지 도 18은 도 1 내지 3에 도시한 디램 장치를 제조하는데 적합한 방법을 설명하기 위한 단면도들이다.
도 19 및 도 20은 도 1 내지 3에서 도시한 디램 장치를 제조하는데 적합한 방법을 설명하기 위한 평면도들이다.
도 21 내지 도 23은 도 1 내지 3에서 도시한 디램 장치를 제조하기 위한 다른 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 버퍼 산화막 패턴
14 : 제1 하드 마스크 패턴 16 : 소자 분리 트렌치
18 : 예비 절연막 라이너 18a : 절연막 라이너
20 : 필드 산화막 22 : 중온 산화막
24 : 실리콘 산화 질화막 패턴 30 : 제2 하드 마스크 패턴
34 : 게이트 트렌치 40 : 게이트 절연막 패턴
48 : 게이트 전극 라인 50 : 스페이서

Claims (32)

  1. 소자 분리 트렌치 내에 구비되는 필드 산화막과 액티브 영역을 포함하고, 상기 액티브 영역 내에는, 상기 액티브 영역과 필드 산화막의 경계 부위가 내벽에 부분적으로 노출되고 상기 액티브 영역 및 필드 산화막의 경계 부위에는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 넓은 게이트 트렌치가 형성되어 있는 반도체 기판;
    상기 소자 분리 트렌치의 표면상에 형성되고, 상기 게이트 트렌치의 상부에는 부분적으로 리세스된 라이너막 패턴;
    상기 게이트 트렌치 내부를 채우면서 상기 반도체 기판 상에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 액티브 영역에 구비되는 소오스/드레인 영역을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 라이너막 패턴은 상기 게이트 트렌치에서 상기 액티브 영역 및 필드 영역의 상부면 경계 부위의 최상부로부터 하방으로 리세스된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 라이너막 패턴은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 트렌치 바닥면은 중심 부위가 상기 필드 영역과 인접하는 가장자리 부위에 비해 돌출된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 소오스/드레인 영역의 바닥은 상기 게이트 트렌치 바닥보다 높게 위치한 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 전극은 라인형인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 하나의 단위 액티브 영역 상에 복수개의 라인형 게이트 전극이 구비되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 소오스 또는 드레인 영역 중 적어도 하나의 영역과 전기적으로 접속하는 커패시터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판에 액티브 영역을 한정하기 위해, 소자 분리 트렌치, 상기 소자 분리 트렌치 표면에 상부가 부분적으로 리세스된 라이너막 패턴 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성하는 단계;
    상기 액티브 영역 내에 구비되고, 상기 액티브 영역과 필드 영역의 경계 부위가 내벽에 부분적으로 노출되고, 상기 액티브 영역 및 필드 산화막의 경계 부위는 선택적으로 상부의 개구 부위가 바닥부에 비해 상대적으로 확장된 형상을 갖는 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  10. 제9항에 있어서, 상기 필드 영역은,
    상기 반도체 기판에 소자 분리 트렌치를 형성하는 단계;
    상기 소자 분리 트렌치의 측벽 및 저면에 예비 절연막 라이너를 형성하는 단계;
    상기 예비 절연막 라이너가 형성된 소자 분리 트렌치 내부를 채우도록 필드 산화막을 형성하는 단계;
    상기 액티브 영역에서 게이트 전극이 형성될 부위 및 상기 부위와 접하는 절연막 라이너를 선택적으로 노출시키는 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 이용하여 상기 예비 절연막 라이너를 부분적으로 식각하여 리세스된 절연막 라이너를 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  11. 제10항에 있어서, 상기 예비 절연막 라이너는 실리콘 질화물을 증착시켜 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  12. 제10항에 있어서, 상기 제1 하드 마스크 패턴 및 리세스된 절연막 라이너는 1회의 건식 식각 공정에 의해 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  13. 제12항에 있어서, 상기 제1 하드 마스크 패턴 및 리세스된 절연막 라이너를 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드 마스크용 절연막을 형성하는 단계;
    상기 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 하드 마스크용 절연막, 패드 산화막 및 예비 절연막 라이너를 순차적으로 건식 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  14. 제13항에 있어서, 상기 건식 식각 공정은 상기 패드 산화막에 비해 상기 예비 절연막 라이너의 식각 속도가 빠른 조건으로 수행하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  15. 제13항에 있어서, 상기 건식 식각 공정은 CH2F2, CF4 및 O2 의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  16. 제10항에 있어서, 상기 예비 절연막 라이너의 식각은 별도의 습식 식각 공정에 의해 수행하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  17. 제10항에 있어서, 상기 게이트 트렌치는,
    상기 부분 식각된 절연막 라이너 및 제1 하드 마스크 패턴에 의해 노출되는 액티브 영역을 이방성 식각하여 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  18. 제17항에 있어서, 상기 게이트 트렌치를 형성한 이 후에, 남아있는 제1 하드 마스크 패턴을 제거하는 단계를 더 수행하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  19. 제10항에 있어서, 상기 게이트 전극은,
    상기 게이트 트렌치 및 액티브 영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 적어도 상기 게이트 트렌치 형성 영역을 마스킹하는 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제2 하드 마스크 패턴을 이용하여 상기 반도체 기판이 노출되도록 상기 도전막 및 게이트 절연막을 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  20. 반도체 기판에 액티브 영역을 한정하고, 상기 액티브 영역과의 경계 부위에서 상기 액티브 영역의 측면 상부가 부분적으로 노출되도록 필드 영역을 형성하는 단계;
    적어도 상기 액티브 영역의 측면 상부가 노출된 부위를 포함하면서 상기 액티브 영역의 소정 부위를 식각하여, 상기 액티브 영역과 필드 영역의 경계 부위가 내벽에 부분적으로 노출되는 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 필드 영역은,
    상기 반도체 기판에 소자 분리 트렌치를 형성하는 단계;
    상기 소자 분리 트렌치의 측벽 및 저면에 예비 절연막 라이너를 형성하는 단계;
    상기 예비 절연막 라이너가 형성된 소자 분리 트렌치 내부를 채우도록 필드 산화막을 형성하는 단계;
    상기 액티브 영역에서 게이트 전극이 형성될 부위 및 상기 부위와 접하는 예비 절연막 라이너를 선택적으로 노출시키는 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 이용하여 상기 예비 절연막 라이너를 부분적으로 식각하여 리세스된 절연막 라이너를 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 게이트 트렌치는 하나의 단위 액티브 영역에 복수개를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 상기 게이트 전극은 라인형으로 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제20항에 있어서, 상기 소오스 또는 드레인 영역 중 적어도 하나의 영역과 전기적으로 접속하는 커패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 반도체 기판에 소자 분리 트렌치를 형성하는 단계;
    상기 소자 분리 트렌치 측벽 및 저면에 예비 절연막 라이너를 형성하는 단계;
    상기 소자 분리 트렌치 내부에 절연막을 채워넣어 액티브 영역을 정의하기 위한 필드 산화막을 형성하는 단계;
    상기 반도체 기판의 액티브 영역에서 상기 게이트 전극 형성 부위 및 상기 부위와 접하는 예비 절연막 라이너를 노출시키는 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴에 의해 노출되는 예비 절연막 라이너를 부분적으로 식각하여 리세스된 절연막 라이너를 형성하는 단계;
    상기 하드 마스크 패턴 및 리세스된 절연막 라이너에 의해 노출되는 반도체 기판을 식각하여 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치의 내부를 채우면서 상기 반도체 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 하드 마스크 패턴 및 리세스된 절연막 라이너를 형성하는 단계는 1회의 건식 식각 공정에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 상기 하드 마스크 패턴 및 리세스된 절연막 라이너를 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드 마스크용 절연막을 형성하는 단계;
    상기 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 하드 마스크용 절연막, 패드 산화막 및 예비 절연막 라이너를 순차적으로 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 상기 건식 식각 공정은 상기 패드 산화막에 비해 상기 예비 절연막 라이너의 식각 속도가 빠른 식각 조건으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제25항에 있어서, 상기 예비 절연막 라이너의 식각은 별도의 습식 식각 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제25항에 있어서, 상기 게이트 트렌치는 하나의 단위 액티브 영역에 복수개를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제25항에 있어서, 상기 게이트 전극은 라인형으로 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제25항에 있어서, 상기 소오스 또는 드레인 영역 중 적어도 하나의 영역과 전기적으로 접속하는 커패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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