KR100468771B1 - 모스 트랜지스터의 제조방법 - Google Patents

모스 트랜지스터의 제조방법 Download PDF

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Abstract

더블 험프(double hump)로 인한 누설 전류를 방지할 수 있는 모스 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 모스 트랜지스터는, 반도체 기판과, 상기 반도체 기판의 소정 영역에 형성되어 액티브 영역을 한정하는 소자 분리막과, 상기 액티브 영역내에 형성되며 소정의 폭 및 길이를 갖는 게이트 트렌치와, 상기 게이트 트렌치 내부에 매립되는 게이트 전극, 및 상기 게이트 전극과 반도체 기판 사이에 개재되는 게이트 절연막을 포함하며, 상기 게이트 트렌치의 길이 방향에 있어서, 상기 트렌치 내부의 게이트 전극의 측벽과 상기 소자 분리막은 맞닿아 있음이 바람직하다.

Description

모스 트랜지스터의 제조방법{Method for manufacturing MOS transistor}
본 발명은 모스 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 단채널 현상을 방지할 수 있는 모스 트랜지스터의 제조방법에 관한 것이다.
정보 저장 매체가 고집적화 되고, 정보의 통신 매체가 고속화 및 경량화됨에 따라, 이들 부품의 주요 요소인 트랜지스터의 크기가 미세화 되고 있다. 즉, 기가 비트급 이상의 반도체 메모리 소자를 구현하기 위하여, 모스(MOS:metal oxide silicon)의 게이트 전극 폭(혹은, 채널 길이)이 딥 서브 하프 마이크론(deep-sub-half-micron)급으로 축소되고 있다.
이와같이 게이트 길이가 감축됨에 따라, 장채널 모스 트랜지스터에서는 볼 수 없는 현상들이 발생하였으며, 이를 단채널 현상(short channel effect)이라 부른다. 이러한 단채널 현상으로는 문턱 전압의 감소, 누설 전류 발생으로 인한 트랜지스터 스위칭 특성 열화 등이 있다.
더욱이, 가장 심각한 단채널 현상으로는 펀치 쓰루(punch through) 현상이 있는데, 이러한 펀치 쓰루 현상은 소오스 영역과 드레인 영역사이의 공핍 영역이 서로 근접함에 따라 발생된다. 그 결과, 모스 트랜지스터의 소오스, 드레인 영역 사이의 항복 전압(breakdown voltage) 특성이 저하되어, 게이트 전극은 그 역할을 상실하게 된다. 이것은 소오스 영역 및 드레인 영역의 공핍 영역이 서로 연결됨으로 인하여, 소오스 영역과 드레인 영역 사이의 전류가 게이트 전극의 제어를 벗어나는 것을 의미한다.
이러한 단채널 현상을 방지하기 위하여, 미세한 게이트 전극 선폭을 가지면서, 채널 길이를 상대적으로 증대시킬 수 있는 리세스(recess) 게이트 전극 구조가 제안되었다. 이를 도 1 내지 도 3을 참조하여 설명하도록 한다.
여기서, 도 1은 일반적인 모스 트랜지스터의 평면도이고, 도 2는 도 1을 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 단면도이고, 도 3은 도 1을 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 반도체 기판(10) 상에 공지의 방식으로 소자 분리막(12)을 형성하여, 액티브 영역(A)을 한정한다. 액티브 영역(A)의 게이트 전극 예정 영역을 식각하여, 소정 폭 및 소정 깊이를 갖는 게이트 트렌치(15, 혹은 리세스)를 형성한다. 이때, 게이트 트렌치(15)의 폭은 예정된 게이트 전극의 선폭보다 작거나 같도록 결정되고, 트렌치(15)의 깊이는 모스 트랜지스터의 채널 길이를 고려하여 결정된다. 다음, 트렌치(15)를 포함하는 반도체 기판(10) 표면을 산화하여, 게이트 산화막(18)을 형성한다. 이어서, 트렌치(15)가 충분히 매립되도록 도전 물질을 형성하고, 소정 형태로 패터닝하여 게이트 전극(20)을 형성한다.
이렇게 형성된 게이트 전극(20)은 트렌치 내부에 매립된 형태로 형성됨에 따라, 미세한 선폭(W)을 가지면서 트렌치 내부 표면의 길이에 상당하는 비교적 긴 채널 길이(CL)를 확보할 수 있다.
그러나, 상기한 모스 트랜지스터는 다음과 같은 문제점을 포함한다.
먼저, 상기 도 2 및 도 3에서와 같이, 게이트 전극(20)을 형성하기 위한 트렌치(15)는 테이퍼진(tapered) 측벽을 갖는다. 이는 트렌치(15) 형성시, 식각 가스가 기판(10) 깊숙이 도달하지 못하는 점에서 초래된다. 이와같이 게이트 전극(20)을 형성하기 위한 트렌치(15)가 테이퍼진 측벽을 가짐에 따라, 액티브 영역(A) 중심에 위치하는 트랜지스터(이하, 플랫 트랜지스터, 도 3의 a 부분)의 채널 길이와 액티브 영역(A)의 가장자리에 위치하는 트랜지스터(이하 코너 트랜지스터, 도 3의 b부분)의 채널 길이가 상이해진다.
즉, 도 4는 플랫 트랜지스터(a)와 코너 트랜지스터(b)의 채널 길이를 비교하여 나타낸 단면도로서, 도 4에 도시된 바와 같이, 플랫 트랜지스터 영역(도 3의 a)에서는 트렌치(15)가 원하는 깊이로 형성되므로, 원하는 채널 길이(CL1)를 가질 수 있다. 한편, 코너 트랜지스터 영역(도 3의 b)에서는 게이트 트렌치(15)의 측벽이 테이퍼진 프로파일을 가지므로, 상대적으로 짧은 채널 길이(CL2)를 갖게된다.
이로 인하여, 코너 트랜지스터(도 3의 b)는 상대적으로 짧은 채널 길이로 인하여 플랫 트랜지스터(a)의 문턱 전압(Vtha)보다 낮은 문턱 전압(Vthb)을 가진다. 아울러, 도 5에 도시된 바와 같이, 하나의 액티브 영역에 서로 다른 문턱 전압의 존재하게 되는 더블 험프(double hump) 현상이 발생된다. 이러한 더블 험프 현상으로, 게이트 전압을 인가하지 않을 경우에 소정의 전류(Ioff)가 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 더블 험프로 인한 누설 전류를 방지할 수 있는 모스 트랜지스터의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 좁은 선폭의 게이트 전극을 가지면서, 단채널 현상을 방지할 수 있을 정도로 충분하게 길고 균일한 채널 길이를 갖는 모스 트랜지스터의 제조방법을 제공하는 것이다.
도 1은 일반적인 모스 트랜지스터의 평면도이다.
도 2는 도 1을 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 단면도이다.
도 3은 도 1을 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도이다.
도 4는 플랫 트랜지스터(a)와 코너 트랜지스터(b)의 채널 길이를 비교하여 나타낸 단면도이다.
도 5는 종래의 모스 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 6a 내지 도 6d는 본 발명의 실시예 1에 따른 모스 트랜지스터를 설명하기 위한 각 공정별 단면도이다.
도 7a 및 도 7b는 본 발명에 따라 게이트 트렌치의 추가 등방성 식각을 진행한 후, 반도체 기판의 SEM 사진이다.
도 8a 및 도 8b는 본 발명의 실시예 2에 따른 모스 트랜지스터를 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 소자 분리막
120 : 마스크 패턴 130,130a,130b : 게이트 트렌치
135 : 열산화막 150 : 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 모스 트랜지스터는, 반도체 기판과, 상기 반도체 기판의 소정 영역에 형성되어 액티브 영역을 한정하는 소자 분리막과, 상기 액티브 영역내에 형성되며 소정의 폭 및 길이를 갖는 게이트 트렌치와, 상기 게이트 트렌치 내부에 매립되는 게이트 전극, 및 상기 게이트 전극과 반도체 기판 사이에 개재되는 게이트 절연막을 포함하며, 상기 게이트 트렌치의 길이 방향에 있어서, 상기 트렌치 내부의 게이트 전극의 측벽과 상기 소자 분리막은 맞닿아 있음이 바람직하다.
이때, 상기 게이트 전극 양측의 액티브 영역에 접합 영역이 더 형성되어 있으며, 상기 게이트 트렌치는 상기 소자 분리막의 깊이 보다 얕게 형성되고, 접합 영역은 상기 게이트 트렌치보다 얕게 형성됨이 바람직하다.
또한, 본 발명의 다른 견지에 따른 모스 트랜지스터의 제조방법은 다음과 같다. 먼저, 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공한다. 그후, 상기 액티브 영역의 소정 부분에 게이트 트렌치를 형성하고, 상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 측벽 사이에 개재된 반도체 기판 물질을 제거한다. 이어서, 상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성하고, 상기 게이트 트렌치가 매립되도록 게이트 전극을 형성한다음, 상기 게이트 전극 양측벽에 접합 영역을 형성한다.
상기 게이트 트렌치를 형성하는 단계에서, 상기 게이트 트렌치의 선폭은 상기 게이트 전극으로 한정된 선폭과 같거나 작게 형성함이 바람직하고, 상기 게이트 트렌치를 형성하는 단계시, 상기 게이트 트렌치로 예정된 깊이보다 소정 깊이만큼 얕게 형성하는 것이 바람직하다.
또한, 상기 게이트 트렌치를 형성하는 단계는, 상기 반도체 기판상에 게이트 전극 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계와 상기 마스크 패턴의 형태로 상기 게이트 트렌치를 소정 깊이 식각하는 단계를 포함하며, 상기 마스크 패턴은 상기 소자 분리막과 상기 게이트 트렌치 사이의 반도체 기판을 제거하는 단계와, 상기 게이트 산화막을 형성하는 단계 사이에서 제거한다. 아울러, 마스크 패턴은 상기 반도체 기판 물질과 식각 선택비가 상이한 물질로 형성하는 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법은 다음과 같다. 먼저, 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공한다. 그후, 상기 액티브 영역상에 게이트 예정 영역이 노출되도록 마스크 패턴을 형성하고, 상기 마스크 패턴의 형태로 액티브 영역의 소정 부분을 식각하여, 게이트 트렌치를 형성한다. 다음, 상기 게이트 트렌치를 재차 등방성 식각하고, 상기 마스크 패턴을 제거한다. 그후에, 상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성하고, 상기 게이트 트렌치가 매립되도록 게이트 전극을 형성한다음, 상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성한다. 이때, 상기 게이트 트렌치의 등방성 식각에 의하여, 상기 게이트 트렌치의 장축 방향에서의 게이트 트렌치와 소자 분리막 사이에 반도체 기판 물질을 제거한다.
여기서, 상기 등방성 식각은 상기 반도체 기판 물질만을 선택적으로 제거하는 가스, 예를 들어, CF4+O2가스로 진행된다.
또한, 상기 등방성 식각 단계시, 상기 게이트 트렌치 장축 방향에서의 상기 소자 분리막과 게이트 트렌치 사이에 상기 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판을 남기는 것이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 제조방법은 다음과 같다. 먼저, 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공한다. 그후, 상기 액티브 영역에 게이트 예정 영역이 노출되도록 마스크 패턴을 형성하고, 상기 마스크 패턴의 형태로 액티브 영역의 소정 부분을 식각하여, 게이트 트렌치를 형성한다. 그리고 나서, 상기 게이트 트렌치를 내부를 소정 두께만큼 열산화하여, 열산화막을 형성한 후에, 상기 열산화막을 선택적으로 제거한다. 다음, 상기 마스크 패턴을 공지의 방법으로 제거하고, 상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성한다. 이어서, 상기 게이트 트렌치가 매립되도록 게이트 전극을 형성한다음, 상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성한다.
이때, 상기 열산화 단계는 상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 사이에 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판이 남도록 산화하는 것이 바람직하다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
도 6a 내지 도 6d는 본 발명의 실시예 1에 따른 모스 트랜지스터를 설명하기 위한 각 공정별 단면도이다. 도 6a 내지 도 6d의 "x" 부분은 도 1의 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 부분이고, "y" 부분은 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 부분이다.
먼저, 도 6a를 참조하여 설명하면, 반도체 기판(100), 즉 실리콘 기판의 소정 부분에 소자 분리막(110)을 형성하여, 액티브 영역(A: 도 1 참조)을 한정한다. 소자 분리막(110)은 공지의 STI(shallow trench isolation) 방식으로 형성되고, 소자 분리막(110)의 깊이(t1)는 예를 들어, 약 200 내지 300nm 정도로 형성될 수 있다. 소자 분리막(110)이 형성된 반도체 기판(100) 상부에 게이트 전극 한정용 마스크 패턴(120)을 형성한다. 게이트 전극 한정용 마스크 패턴(120)은 게이트 전극이 형성될 영역이 노출되도록 형성되고, 마스크 패턴(120)은 실리콘 소재로 된 반도체 기판(100)과 식각 선택비가 우수한 막을 포함하며, 본 실시예에서는 예를 들어, 적층되어 있는 패드 산화막(115) 및 실리콘 질화막(118) 구조물이 이용될 수 있다. 게이트 전극 한정용 마스크 패턴(120)간의 간격(w)은 게이트 전극의 예정 선폭보다 작거나 같게, 예를 들어, 100nm 이하로 형성됨이 바람직하다.
도 6b에 도시된 바와 같이, 게이트 전극 한정용 마스크 패턴(120)의 형태로 반도체 기판(100)을 소정 깊이(t2)만큼 식각하여, 게이트 트렌치(130)를 형성한다. 게이트 트렌치(130)의 선폭(w)은 상술한 바와 같이 고집적 반도체 소자의 게이트 전극 예정 선폭 또는 그 이하를 갖는다. 여기서, 본 실시예의 게이트 전극은 상기 게이트 트렌치(130)내에 매립되며, 이러한 게이트 전극을 갖는 모스 트랜지스터의 채널은 게이트 트렌치(130)의 내측 표면에서 발생된다. 그러므로, 게이트 트렌치(130)의 깊이는 채널 길이를 고려하여 결정된다. 또한, 본 도면에서의 게이트 트렌치(130)의 깊이는 이후에 진행될 추가 식각을 고려하여 예정된 깊이보다 얕게 형성함이 바람직하며, 본 단계에서의 게이트 트렌치(130)의 깊이(t2)는 예를 들어 100 내지 150nm 정도로 식각한다.
그러나, 상술한 바와 같이, 트렌치를 형성하기 위한 반도체 기판(100) 식각시, 기판(100) 내부로 갈수록 식각 가스의 도달량이 감소되어, 트렌치(130) 내부로 갈수록 점점 좁아지는 형태, 즉 측벽이 테이퍼진 프로파일을 갖는다. 이로 인하여, 도 6b의 게이트 트렌치의 장축 방향(y 영역)으로 볼 때, 소자 분리막(110)과 게이트 트렌치(130)의 측벽이 맞닿아야 함에도 불구하고, 소자 분리막(110)과 게이트 트렌치(130) 사이에 반도체 기판 물질(실리콘,105)이 존재한다. 이에따라, 소자 분리막(110)과 액티브 영역(A)의 경계면에 형성되는 코너 트랜지스터의 채널 길이가 상대적으로 감소된다.
따라서, 본 실시예에서는 소자 분리막(110)과 게이트 트렌치(130) 사이에 끼워진 반도체 기판 물질(105)을 제거하기 위하여, 도 6c에 도시된 바와 같이, 게이트 트렌치(130)를 추가로 등방성 식각한다. 등방성 식각은 예를 들어 케미컬 건식 식각(chemical dry etching)으로 진행될 수 있으며, 식각 가스로는 실리콘 물질만을 선택적으로 제거하면서, 등방성 형태로 식각이 가능한 가스, 예를 들어, CF4+O2가스로 진행된다. 이와같은 등방성 식각 처리로, 게이트 트렌치의 장축 방향(y 영역)에서는 소자 분리막(110)과 게이트 트렌치(130) 사이의 대부분의 반도체 기판 물질(105)이 제거되고, 게이트 트렌치의 단축 방향(폭 방향, x 영역)에서는 게이트 트렌치(130)의 측벽이 기판 표면에 대하여 거의 수직을 이루는 형태가 된다. 아울러, 이러한 등방성 식각처리로 게이트 트렌치(130)의 바닥면도 일부 식각될 수 있으며, 이때 식각되는 양은 약 10 내지 50nm 정도이다. 여기서, 상기 추가 등방성 식각시, 게이트 트렌치(130a)와 소자 분리막(110) 사이에, 후속의 게이트 산화막을 형성하기 위하여 제공된 기판 실리콘 물질은 소정량 잔류하여야 한다.
이때, 게이트 트렌치(130)외의 액티브 영역은 게이트 전극 한정용 마스크 패턴(120)에 의하여 덮여 있으므로, 상기 등방성 식각 가스로부터 보호되며, 상기 등방성 식각으로 게이트 전극 한정용 마스크 패턴(120)의 일부는 제거될 수 있다. 따라서, 최종 게이트 트렌치(130a)의 식각 깊이는 110 내지 200nm 정도가 된다.
그후, 도 6d에 도시된 바와 같이, 게이트 전극 한정용 마스크 패턴(120)을 공지의 방식으로 제거한다. 그후, 게이트 트렌치(130) 형성으로 발생될 수 있는 데미지(damage)를 제거하기 위하여, 반도체 기판(100) 결과물을 클리닝 처리한다.
다음, 반도체 기판(100) 결과물 상부에 게이트 산화막(140)을 공지의 방식으로 형성한다음, 게이트 산화막(140) 상부에 게이트 전극 물질, 예를 들어, 도핑된 폴리실리콘막을 증착한다. 이때, 게이트 전극 물질은 게이트 트렌치(130)가 충분히 매립될 수 있는 두께로 증착한다. 그후, 게이트 전극 물질 및 게이트 산화막(140)을 게이트 트렌치(130) 부분에 잔류하도록 패터닝하여, 게이트 전극(150)을 형성한다. 그후, 게이트 전극(150) 양측의 반도체 기판(100)에 기판과 반대 타입의 불순물을 이온 주입하여, 접합 영역(160a,160b)을 형성한다. 접합 영역(160a,160b)은 예를 들어, 100nm 이하의 깊이로 형성될 수 있다. 이에따라, 모스 트랜지스터가 완성된다.
이때, 게이트 전극(150) 하부에 문턱 전압 조절을 위한 이온 주입을 실시하여야 하는데, 본 실시예에서는 소자 분리막(110)을 형성하는 단계 이후, 또는 게이트 트렌치 추가 식각 단계와 게이트 산화막(140) 형성 단계 사이에 진행될 수 있다.
도 7a 및 도 7b는 본 발명에 따라 게이트 트렌치의 추가 등방성 식각을 진행한 후, 반도체 기판의 SEM 사진이다. 도 7a는 게이트 트렌치의 단축(폭 방향, x 영역)을 나타낸 것으로, 게이트 트렌치의 측벽면이 거의 기판 표면과 거의 수직을 이룸을 알 수 있다. 도 7b는 게이트 트렌치의 장축(길이 방향, y 영역)을 나타낸 것으로, 소자 분리막과 게이트 트렌치간에 기판 실리콘이 거의 존재하지 않음을 알 수 있다.
본 실시예에 의하면, 게이트 트렌치(130)를 형성하기 위한 식각 후, 추가로 케미컬 등방성 식각을 진행한다. 이에따라, 게이트 트렌치(130) 측벽이 기판 표면에 대하여 거의 수직을 이루게 되어, 게이트 전극의 장축 방향으로 볼 때, 소자 분리막(110)과 게이트 트렌치(130) 사이의 간격이 제거된다. 이에따라, 코너 트랜지스터 및 플랫 트랜지스터는 균일한 채널 길이를 갖게 된다.
(실시예 2)
도 8a 및 도 8b는 본 발명의 실시예 2에 따른 모스 트랜지스터를 설명하기 위한 각 공정별 단면도이다. 도 8a 및 도 8b 역시 "x" 부분은 도 1의 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 부분이고, "y" 부분은 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 부분이다. 아울러, 본 실시예는 상술한 실시예 1의 도 6b 까지의 공정은 동일하며, 그 이후의 공정에 대하여 설명하도록 한다. 또한, 상기 실시예 1과 동일한부분에 대하여는 동일한 부호를 부여하도록 한다.
도 8a에 도시된 바와 같이, 게이트 트렌치(130)의 측벽 프로파일을 개선하면서, 게이트 전극 장축 방향에서의 게이트 트렌치(130)와 소자 분리막(110) 사이의 간격을 제거하기 위하여, 노출된 게이트 트렌치(130) 표면을 소정 두께만큼 열산화한다. 이에따라, 게이트 트렌치(130)의 내측 표면에 열산화막(135)이 형성된다. 열산화막(135)의 두께는, 게이트 전극 장축 방향에서 게이트 트렌치(130)와 소자 분리막(110) 사이의 간격이 제거될 수 있을 정도임이 바람직하다. 그러나, 상기 열산화 공정은 게이트 트렌치(130)와 소자 분리막(110) 사이에, 후속의 게이트 산화막을 형성하기 위하여 제공된 기판 실리콘 물질이 소정량 잔류할 수 있도록 열산화량을 조절함이 바람직하다.
다음, 도 8b에 도시된 바와 같이, 열산화막(135)을 공지의 방식으로 제거한다. 이에따라, 측벽 프로파일이 개선된 최종 게이트 트렌치(130b)가 형성된다.
그후, 도면에는 도시되지 않았지만, 상기 실시예 1의 도 6d에서와 같이, 게이트 산화막(140), 게이트 전극(150), 및 접합 영역(160)을 형성하여, 모스 트랜지스터를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 트렌치를 형성한다음, 게이트 트렌치의 장축 방향에서 게이트 트렌치 측벽과 소자 분리막 사이의 간격을 제거하기 위하여, 추가의 식각 처리를 실시한다. 이에따라, 게이트 전극의 장축 방향에서 게이트 트렌치와 소자 분리막 사이의 간격을 제거할 수 있다.
따라서, 코너 트랜지스터 영역과 플랫 트랜지스터 영역의 채널 길이가 균일해져서, 더블 험프와 같은 누설 전류 발생원을 제거할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 액티브 영역의 소정 부분에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 측벽 사이에 개재된 반도체 기판 물질을 등방성 식각 방식으로 제거하는 단계;
    상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 트렌치가 매립되도록 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제 5 항에 있어서, 상기 게이트 전극을 형성하는 단계 이후에, 상기 게이트 전극 양측벽에 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 삭제
  8. 제 5 항에 있어서, 상기 등방성 식각은 반도체 기판 물질만을 선택적으로 제거하는 가스로 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 등방성 식각은 CF4+O2가스로 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제 5 항에 있어서, 상기 등방성 식각 단계시, 상기 트렌치 장축 방향의 상기 소자 분리막과 게이트 트렌치 사이에 상기 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판 물질을 남기는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  11. 제 5 항에 있어서, 상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 사이에 개재된 반도체 기판 물질을 제거하는 단계는,
    상기 게이트 트렌치 내측 표면을 소정 두께만큼 열산화시키는 단계; 및
    상기 열산화에 의하여 형성된 열산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  12. 제 11 항에 있어서, 상기 열산화 단계시, 상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 사이에 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판이 남도록 산화하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  13. 제 5 항에 있어서, 상기 게이트 트렌치를 형성하는 단계에서,
    상기 게이트 트렌치의 선폭은 상기 게이트 전극으로 한정된 선폭과 같거나 작게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  14. 제 5 항에 있어서, 상기 게이트 트렌치를 형성하는 단계시, 상기 게이트 트렌치로 예정된 깊이보다 소정 깊이만큼 얕게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  15. 제 5 항에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
    상기 반도체 기판상에 게이트 전극 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴의 형태로 상기 게이트 트렌치를 소정 깊이 식각하는 단계를 포함하며,
    상기 마스크 패턴은 상기 소자 분리막과 상기 게이트 트렌치 사이의 반도체기판을 제거하는 단계와, 상기 게이트 산화막을 형성하는 단계 사이에서 제거하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  16. 제 15 항에 있어서, 상기 마스크 패턴은 상기 반도체 기판 물질과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  17. 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 액티브 영역 상부에 게이트 예정 영역이 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로 액티브 영역의 소정 부분을 식각하여, 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치가 형성된 부분을 추가로 등방성 식각하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 트렌치가 매립되도록 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성하는 단계를 포함하며,
    상기 추가로 등방성 식각하는 단계는, 상기 게이트 트렌치와 소자 분리막 사이에 반도체 기판 물질을 제거될때까지 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  18. 제 17 항에 있어서, 상기 등방성 식각은 상기 반도체 기판 물질만을 선택적으로 제거하는 가스로 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  19. 제 18 항에 있어서, 상기 등방성 식각은 CF4+O2가스로 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  20. 제 17 항에 있어서, 상기 등방성 식각 단계시, 상기 게이트 트렌치 장축 방향에서의 상기 소자 분리막과 게이트 트렌치 사이에 상기 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판을 남기는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  21. 제 17 항에 있어서, 상기 게이트 트렌치를 형성하는 단계에서,
    상기 게이트 트렌치의 선폭은 상기 게이트 전극으로 한정된 선폭과 같거나 작게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  22. 제 17 항에 있어서, 상기 게이트 트렌치를 형성하는 단계시, 상기 게이트 트렌치로 예정된 깊이보다 소정 깊이만큼 얕게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  23. 제 17 항에 있어서, 상기 마스크 패턴은 상기 반도체 기판 물질과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  24. 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 액티브 영역 상부에 게이트 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로 액티브 영역의 소정 부분을 식각하여, 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치를 내부를 소정 두께만큼 열산화하여, 열산화막을 형성하는 단계;
    상기 열산화막을 선택적으로 제거하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 게이트 트렌치 내부 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 트렌치가 매립되도록 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 반도체 기판에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  25. 제 24 항에 있어서, 상기 열산화 단계는 상기 게이트 트렌치 장축 방향에서의 소자 분리막과 게이트 트렌치 사이에 게이트 절연막을 형성하는데 제공될 만큼의 반도체 기판이 남도록 산화하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  26. 제 24 항에 있어서, 상기 게이트 트렌치를 형성하는 단계에서,
    상기 게이트 트렌치의 선폭은 상기 게이트 전극으로 한정된 선폭과 같거나 작게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  27. 제 24 항에 있어서, 상기 게이트 트렌치를 형성하는 단계시, 상기 게이트 트렌치로 예정된 깊이보다 소정 깊이만큼 얕게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  28. 제 24 항에 있어서, 상기 마스크 패턴은 상기 반도체 기판 물질과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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