CN111192919B - 晶体管、半导体器件及晶体管的形成方法 - Google Patents

晶体管、半导体器件及晶体管的形成方法 Download PDF

Info

Publication number
CN111192919B
CN111192919B CN201811360812.1A CN201811360812A CN111192919B CN 111192919 B CN111192919 B CN 111192919B CN 201811360812 A CN201811360812 A CN 201811360812A CN 111192919 B CN111192919 B CN 111192919B
Authority
CN
China
Prior art keywords
substrate
transistor
drain region
forming
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811360812.1A
Other languages
English (en)
Other versions
CN111192919A (zh
Inventor
请求不公布姓名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811360812.1A priority Critical patent/CN111192919B/zh
Publication of CN111192919A publication Critical patent/CN111192919A/zh
Application granted granted Critical
Publication of CN111192919B publication Critical patent/CN111192919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种晶体管、半导体器件及晶体管的形成方法，通过在衬底的源区及漏区之间形成若干沿着所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的长度(沿着所述源区至所述漏区方向的尺寸)，降低了晶体管的漏电流，从而降低了能耗，提高了半导体器件的可靠性。

Description

晶体管、半导体器件及晶体管的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管、半导体器件及晶体管的形成方法。
背景技术
目前，场效应晶体管是超大规模集成电路制造工艺中最常用的器件之一。现有的超大规模集成电路为了达到最大的集成化，以在相同的规模面积中产生更多的器件，通常有效的方法是将各个分立器件结构的尺寸进行微缩，例如缩小各场效应晶体管的尺寸。场效应晶体管尺寸的减小会产生深亚微米效应，即尺寸缩小的同时器件的物理性能没有跟随尺寸做等比例的变化，比如出现窄沟道效应、短沟道效应等。如何可以降低深亚微米效应，同时又可以适应器件微缩的要求，目前场效应晶体管制造中所亟需的。
发明内容
本发明的目的在于提供一种晶体管、半导体器件及晶体管的形成方法，在减小场效应晶体管尺寸的同时可以降低深亚微米效应。
为了达到上述目的，本发明提供了一种晶体管，包括：
衬底，所述衬底中形成有源区及漏区；
若干凹槽，形成于所述衬底中，且若干所述凹槽位于所述源区与所述漏区之间并沿着所述源区至所述漏区的方向排列；
栅极结构，填充在所述凹槽中并延伸至所述衬底的表面上，以使填充在相邻所述凹槽中的栅极部相互连接。
可选的，相邻两个所述凹槽之间的间隔尺寸均相等，且每个所述凹槽的深度均相等。
可选的，相邻两个所述凹槽的底部之间的间隔尺寸介于15nm以内。
可选的，所述凹槽在深度方向上的截面呈矩形、梯形或U型中的一种或多种。
可选的，每个所述凹槽的底部呈弧形，以使所述源区及所述漏区之间的衬底的表面具有沿着所述源区至所述漏区的方向延伸的波浪形轮廓。
可选的，所述衬底及所述栅极结构之间还形成有栅氧化层，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
本发明还提供了一种半导体器件，包括所述晶体管。
本发明还提供了一种晶体管的形成方法，包括：
提供衬底，所述衬底中形成有源区和漏区；
对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着所述源区至所述漏区的方向排列的若干凹槽；
填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构。
可选的，对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成第一掩膜层于所述衬底上，所述第一掩膜层中形成有若干位于所述源区和所述漏区之间的第一开口；
以所述第一掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
可选的，对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成第二掩膜层于所述源区和所述漏区之间衬底上，所述第二掩膜层中形成有若干第二开口；
形成侧墙于所述第二开口的侧壁上；
形成第三掩膜层于所述衬底上，所述第三掩膜层填充所述第二开口；
去除所述第二掩膜层及所述侧墙并保留所述第三掩膜层，以所述第三掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
可选的，采用各项同性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底，以使形成的所述凹槽的底部呈弧形。
可选的，形成所述凹槽之后，形成所述栅极结构之前，所述晶体管的形成方法还包括：
形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
在本发明提供的晶体管、半导体器件及晶体管的形成方法中，通过在衬底的源区及漏区之间形成若干沿着所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的长度(沿着所述源区至所述漏区方向的尺寸)，降低了晶体管的漏电流，从而降低了能耗，提高了半导体器件的可靠性。
附图说明
图1为一种晶体管在关闭状态下的结构示意图；
图2为图1中的晶体管在开启状态下的结构示意图；
图3为本发明实施例提供的晶体管的形成方法的流程图；
图4为本发明实施例提供的在衬底上形成第一掩膜层的结构示意图；
图5为本发明实施例提供的在衬底上形成第二掩膜层的结构示意图；
图6为本发明实施例提供的在第二开口内形成侧墙的结构示意图；
图7为本发明实施例提供的在衬底上形成第三掩膜层的结构示意图；
图8为本发明实施例提供的对第三掩膜层研磨后形成的结构示意图；
图9为本发明实施例提供的去除第二掩膜层及侧墙后形成的结构示意图；
图10为本发明实施例提供的刻蚀衬底后形成沟槽的结构示意图；
图11为本发明实施例提供的在衬底上形成栅介质层的结构示意图；
图12为本发明实施例提供的沿图16中线条B-B’向下剖切开得到的半导体结构的结构示意图；
图13为本发明实施例提供的沿图16中线条A-A’向下剖切开得到的半导体结构的结构示意图；
图14为本发明实施例提供的晶体管在关闭状态下的结构示意图；
图15为本发明实施例提供的晶体管在开启状态下的结构示意图；
图16为本发明实施例提供晶体管的结构示意图；
其中，附图标记为：
1’-衬底； 11’-源区； 12’-漏区；
1-衬底； 11-源区； 12-漏区； 13-凹槽；
2’-栅极结构； 2-栅极结构；
3-栅氧化层；
41-第一掩膜层； 411-第一开口；
42-第二掩膜层； 421-第二开口；
43-第三掩膜层；
5-侧墙；
a-a方向； b-b方向。
具体实施方式
图1-图2为一种晶体管的结构示意图，所述半导体器件包括衬底1’，所述衬底1’中形成有源区11’和漏区12’，所述源区11’和所述漏区12’之间的衬底1’构成沟道，所述沟道上形成有栅极结构2’。可以理解的是，这种半导体器件的沟道的长度就是所述源区11’和所述漏区12’之间的距离，无法再增加沟道的长度了。
如图1所示，以NMOS晶体管为例，当栅极结构2’上施加的电压为0时，即晶体管关闭，漏区12’上施加电压后，晶体管产生漏电流，衬底1’的表面存在积累电荷，这是晶体管关闭状态下漏电流的主要来源。如图2所示，当栅极结构2’上施加的电压为VDD时，即晶体管开启，沟道形成强反型二维电子气区域，经过研究得出，二维电子气区域的宽度约6～7nm。
基于此，本发明提供了一种晶体管、半导体器件及晶体管的形成方法，通过在衬底的源区及漏区之间形成若干沿着所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的长度(沿着所述源区至所述漏区方向的尺寸)，降低了晶体管的漏电流，从而降低了能耗，提高了半导体器件的可靠性。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参阅图12-图16，其为本发明实施例提供的晶体管的结构示意图，如图4-图16所示，所述半导体器件包括：衬底1，所述衬底1中形成有源区11及漏区12；若干凹槽13，形成于所述衬底1中，且若干所述凹槽13位于所述源区11与所述漏区12之间并沿着所述源区11至所述漏区12的方向排列；栅极结构2，填充在所述凹槽13中并延伸至所述衬底1的表面上，以使填充在相邻所述凹槽13中的栅极部相互连接。
为了便于描述，本文中定义沿着所述源区11至所述漏区12的方向为a方向，沿着垂直于所述源区11至所述漏区12的方向为b方向，所述a方向垂直于所述b方向。
具体的，如图16所示，所述晶体管可以是一场效应晶体管。所述衬底1中形成有有源区，相邻有源区通过浅沟槽隔离结构(未示出)隔开，图16中仅示意性的展示了所述衬底1中的一个有源区。所述有源区包括通过离子注入形成的源区11及漏区12，所述源区11及所述漏区12的衬底1上形成有所述栅极结构2，所述栅极结构2覆盖所述源区11及所述漏区12之间的衬底1。衬底1中从所述源区11和所述漏区12之间的区域构成所述半导体器件的沟道，所述栅极结构2位于所述沟道的上方。
沿着图16中线条B-B’向下剖切得到如图12所示的半导体结构，如图11及图12所示，在a方向上，所述衬底1中具有若干凹槽13，所述凹槽13从所述衬底1的表面向内部延伸，若干所述凹槽13沿着所述a方向排列，所述栅极结构2覆盖所述源区11及所述漏区12之间的衬底1且还填充了所述凹槽13，每个所述凹槽13中的栅极部相互连接以构成所述栅极结构2；在a方向上，所述栅极结构2与所述衬底1之间接触的面积增大，相较于现有的晶体管来说，所述沟道的长度(沿着a方向的尺寸)有所增加。
进一步，如图11所示，相邻两个所述凹槽13之间的间隔尺寸可以相等，且每个所述凹槽13的深度可以相等，以使所述凹槽13的形成工艺更简单，且半导体器件的性能也较为稳定。可选的，本实施例中，每个所述凹槽13的底部呈弧形，以使所述源区11及所述漏区12之间的衬底1的表面具有沿着a方向延伸的波浪形轮廓，在其他实施例中，所述凹槽13的剖面也可以是矩形、梯形、U型或三角形等，本发明不作限制。
如图14所示，以所述晶体管为NMOS晶体管为例，当在所述栅极结构2上施加的电压为0时，即NMOS晶体管关闭，在晶体管关闭状态下本实施例中的NMOS晶体管的有效沟道长度大于如图1所示的NMOS晶体管的沟道，即所述晶体管能够在关闭状态下有效降低积累电荷造成的漏电流，进而降低了晶体管的漏电流，降低了能耗，达到提高晶体管可靠性的目的。
进一步，如图11及图15所示，本实施例中，相邻两个所述凹槽13的底部之间的间隔尺寸h介于15nm以内，优选为10nm，当在所述栅极结构2上施加的电压为VDD时，即晶体管开启，所述漏区12上施加电压后，由于相邻的凹槽13的底部之间的间距约为10nm，与图2所示的晶体管的沟道形成强反型二维电子气区域的宽度大致相同，所以相邻的所述凹槽13导通后二维电子气会连接在一起，从而使得有效沟道基本不变，导通电流基本维持，所述晶体管在导通状态下能够保持有效的沟道基本不变，所以基本不会影响导通电流。
进一步，请继续参阅图11，所述衬底1及所述栅极结构2之间还形成有栅氧化3，所述栅氧化层3覆盖所述凹槽13的内壁并延伸覆盖所述衬底1的表面，即所述栅氧化层3可以覆盖整个所述衬底1的表面，且所述栅氧化层3的厚度较薄，仅覆盖了所述凹槽13的内壁，以使所述栅极结构2可以填充进所述凹槽13中。
基于此，本实施例还提供了一种半导体器件，包括所述晶体管。
基于此，如图3所示，本发明还提供了一种晶体管的形成方法，包括：
S1：提供衬底，所述衬底中形成有源区和漏区；
S2：对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着所述源区至所述漏区的方向排列的若干凹槽；
S3：填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构。
具体的，请参阅如4-图16，其为采用所述晶体管的形成方法形成的半导体结构的剖面示意图，接下来，将结合图4-图16对本实施例提供的晶体管的形成方法作进一步说明。
请参阅图4，首先提供衬底1，所述衬底1中已经形成了源区11及漏区12，然后可以形成第一掩膜层41于所述衬底1上，所述第一掩膜层41中形成有若干第一开口411，所述第一开口411是位于源区11和所述漏区12之间的，且沿着所述a方向排列，所述第一开口411的数量及尺寸与需要形成的凹槽的数量和尺寸相匹配。
接下来，如图10所示，以所述第一掩膜层41为掩膜刻蚀所述衬底1，以形成若干所述凹槽13，若干所述凹槽13也沿着所述a方向排列。可选的，本实施例中，采用各项同性刻蚀工艺刻蚀所述源区11和所述漏区12之间的衬底1，以使形成的所述凹槽13的底部呈弧形，当然，也可以采用各项异性刻蚀工艺刻蚀所述源区11和所述漏区12之间的衬底1，这样一来，形成的所述凹槽13呈矩形。
由于本实施例中，相邻两个所述凹槽13的底部之间的间隔尺寸h介于15nm以内，采用所述第一掩膜层41中的第一开口411的间隔尺寸也介于15nm以内，所以所述第一掩膜层41的难度很大，对光刻机的要求非常高，所以本实施例提供了如下的方法形成所述凹槽13。
如图5所示，首先在所述源区11及所述漏区12之间的衬底1上形成第二掩膜层42，所述第二掩膜层42中形成有若干第二开口421，此时，相邻的所述第二开口421的间距可以适当大一些，能够采用普通的光刻机形成，若干所述第二开口421也沿着a方向排列。接着如图6所示，在每个所述第二开口421的侧壁上形成侧墙5，以缩小所述第二开口421的横截面宽度，此时，可以通过控制所述侧墙5的厚度控制所述第二开口421剩余的横截面宽度，以便控制后续形成的凹槽13之间的间隔尺寸。
如图7所示，在所述衬底1上形成第三掩膜层43，所述第三掩膜层43覆盖整个所述衬底1并填充所述第二开口421，然后对所述第三掩膜层43进行研磨以去除部分厚度的所述第三掩膜层43，以使所述第二掩膜层42和所述侧墙5的顶部露出。接着如图9所示，去除所述第二掩膜层42和所述侧墙5，仅保留所述第三掩膜层43，然后以所述第三掩膜层43为掩膜刻蚀所述衬底1，再去除所述第三掩膜层43，以形成如图10所示的凹槽13。可以理解的是，此时可以不必采用精度很高的光刻机也可以使所述凹槽13之间的间隔尺寸很小，自然也可以更容易保证相邻两个所述凹槽13的底部之间的间隔尺寸h介于15nm以内。
如图11所示，形成所述凹槽13之后，再形成栅氧化层3于所述衬底1上，所述栅氧化层3覆盖所述凹槽13的内壁并延伸覆盖所述衬底1的表面。可选的，所述栅氧化层3可以采用炉管氧化的方法形成，也可以采用高温退火工艺形成，本发明不作限制。可以理解的是，所述栅氧化层3的厚度较薄，仅仅覆盖了所述凹槽13的内壁而没有将所述凹槽13填满。
接着如图12所示，填充导电材料于所述凹槽13中，每个所述凹槽13中的导电材料构成一个栅极部，填充于相邻凹槽13中的导电材料相互连接，并且，所述导电材料还延伸至所述衬底1的表面上方形成栅极结构2，以使所述栅极结构2覆盖所述源区11与所述漏区12之间的衬底1并填充所述凹槽41，最终形成如图12所示的半导体结构。可选的，所述栅极结构2包括栅电极及围绕所述栅电极的栅介质层。
图13为沿图7中线条A-A’剖切开得到的半导体结构的示意图，可以理解的是，在b方向上，所述沟道的宽度(沿着b方向的尺寸)相较于现有技术保持不变。
综上，在本发明实施例提供的晶体管、半导体器件及晶体管的形成方法中，通过在衬底的源区及漏区之间形成若干沿着所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的长度(沿着所述源区至所述漏区方向的尺寸)，降低了晶体管的漏电流，从而降低了能耗，提高了半导体器件的可靠性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (4)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有源区和漏区；
对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着所述源区至所述漏区的方向排列的若干凹槽；
填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构；
对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成第二掩膜层于所述源区和所述漏区之间衬底上，所述第二掩膜层中形成有若干第二开口；
形成侧墙于所述第二开口的侧壁上；
形成第三掩膜层于所述衬底上，所述第三掩膜层填充所述第二开口；
去除所述第二掩膜层及所述侧墙并保留所述第三掩膜层，以所述第三掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
2.如权利要求1所述的晶体管的形成方法，其特征在于，对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成第一掩膜层于所述衬底上，所述第一掩膜层中形成有若干位于所述源区和所述漏区之间的第一开口；
以所述第一掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
3.如权利要求2所述的晶体管的形成方法，其特征在于，采用各项同性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底，以使形成的所述凹槽的底部呈弧形。
4.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述凹槽之后，形成所述栅极结构之前，所述晶体管的形成方法还包括：
形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
CN201811360812.1A 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法 Active CN111192919B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811360812.1A CN111192919B (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811360812.1A CN111192919B (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Publications (2)

Publication Number Publication Date
CN111192919A CN111192919A (zh) 2020-05-22
CN111192919B true CN111192919B (zh) 2024-05-17

Family

ID=70709315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811360812.1A Active CN111192919B (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Country Status (1)

Country Link
CN (1) CN111192919B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990049060A (ko) * 1997-12-11 1999-07-05 구본준 트랜지스터 및 그의 제조 방법
CN104282751A (zh) * 2013-11-20 2015-01-14 沈阳工业大学 高集成度高迁移率源漏栅辅控型无结晶体管
CN104465379A (zh) * 2013-09-18 2015-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法
CN209045564U (zh) * 2018-11-15 2019-06-28 长鑫存储技术有限公司 晶体管及半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
KR100539244B1 (ko) * 2003-10-10 2005-12-27 삼성전자주식회사 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터
US20100207175A1 (en) * 2009-02-16 2010-08-19 Advanced Micro Devices, Inc. Semiconductor transistor device having an asymmetric embedded stressor configuration, and related manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990049060A (ko) * 1997-12-11 1999-07-05 구본준 트랜지스터 및 그의 제조 방법
CN104465379A (zh) * 2013-09-18 2015-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法
CN104282751A (zh) * 2013-11-20 2015-01-14 沈阳工业大学 高集成度高迁移率源漏栅辅控型无结晶体管
CN209045564U (zh) * 2018-11-15 2019-06-28 长鑫存储技术有限公司 晶体管及半导体器件

Also Published As

Publication number Publication date
CN111192919A (zh) 2020-05-22

Similar Documents

Publication Publication Date Title
US6153455A (en) Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
KR100449461B1 (ko) Ｍｏｓ형 반도체 장치 및 그 제조 방법
US8319279B2 (en) Semiconductor device
CN109786436B (zh) 集成芯片及其形成方法
US7494895B2 (en) Method of fabricating a three-dimensional MOSFET employing a hard mask spacer
JP2005252268A (ja) ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置
KR100558041B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
JP4567969B2 (ja) 半導体素子のトランジスタ製造方法
KR100610421B1 (ko) 반도체 소자의 제조 방법
US7569480B2 (en) Semiconductor devices and methods of fabricating the same
CN111524969A (zh) 断栅极金属氧化物半导体场效应晶体管的栅极结构及其制造方法
KR20050018187A (ko) 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
JP2008251853A (ja) 半導体素子およびその製造方法
KR100606935B1 (ko) 반도체 소자의 제조방법
US6562697B1 (en) Methods of implanting ions into different active areas to provide active areas having increased ion concentrations adjacent to isolation structures
CN111192919B (zh) 晶体管、半导体器件及晶体管的形成方法
JP4519442B2 (ja) Ｍｏｓトランジスター及びその製造方法
CN108074974B (zh) 半导体装置的形成方法
JPH0897419A (ja) Ｍｏｓ型トランジスタ及びその製造方法
US6271092B1 (en) Method for fabricating a semiconductor device
CN113224137A (zh) 具有不对称设置的源/漏区的晶体管
JP2000183342A (ja) 半導体装置及びその製造方法
US11545396B2 (en) Semiconductor structure and method for forming the same
KR20100079968A (ko) 반도체 장치 및 그의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant