CN113224137A - 具有不对称设置的源/漏区的晶体管 - Google Patents

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Abstract

本发明涉及具有不对称设置的源/漏区的晶体管，揭示场效应晶体管的结构以及形成场效应晶体管的结构的方法。第一及第二栅极结构延伸于半导体本体上方。该第一栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，且该第二栅极结构包括与该第一栅极结构的该第一侧壁相邻的侧壁。第一源/漏区包括位于该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁之间的第一外延半导体层。第二源/漏区包括邻近该第一栅极结构的该第二侧壁设置的第二外延半导体层。该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁以大于该第一外延半导体层的宽度的距离隔开。

Description

具有不对称设置的源/漏区的晶体管
技术领域
本发明涉及半导体装置制造及集成电路，尤其涉及场效应晶体管的结构以及形成场效应晶体管的结构的方法。
背景技术
可使用互补金属氧化物半导体(complementary-metal-oxide-semiconductor；CMOS)制程来建立p型与n型场效应晶体管的组合，将该p型与n型场效应晶体管用作装置，以构建例如逻辑单元。场效应晶体管通常包括源极，漏极，位于该源极与漏极之间的沟道区，以及与该沟道区叠置的栅极电极。当向该栅极电极施加超过特征阈值(threshold)电压的控制电压时，在该源极与漏极之间的该沟道区中发生载流子流(carrier flow)，从而产生装置输出电流。场效应晶体管可包括与多个沟道区叠置的多个栅极。
场效应晶体管的源极与漏极同时形成。一种方法是向半导体本体的区域中注入包含p型掺杂物或n型掺杂物的离子，以提供源极及漏极。另一种方法是从半导体本体外延生长半导体材料的部分(section)，以形成源极及漏极。可利用p型掺杂物或n型掺杂物在外延生长期间原位掺杂该半导体材料。
与多栅极场效应晶体管中的宽栅极间距相关的问题是为形成源极及漏极而在腔体中外延生长的半导体材料填充不足。该填充不足可能降低装置性能，例如降低射频性能指标，如功率增益。该填充不足还可能降低其它性能指标。例如，可能减少晶体管偏置于饱和区时的漏极电流(Idsat)并可能增加接触电阻。
需要改进的场效应晶体管的结构以及形成场效应晶体管的结构的方法。
发明内容
在本发明的一个实施例中，提供一种场效应晶体管的结构。该结构包括延伸于半导体本体上方的第一及第二栅极结构。该第一栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，且该第二栅极结构包括邻近该第一栅极结构的该第一侧壁设置的侧壁。第一源/漏区包括位于该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁之间的第一外延半导体层。第二源/漏区包括邻近该第一栅极结构的该第二侧壁设置的第二外延半导体层。该第一外延半导体层具有一宽度，且该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁以大于该第一外延半导体层的该宽度的距离隔开。
在本发明的一个实施例中，提供一种形成场效应晶体管的结构的方法。该方法包括：形成延伸于半导体本体上方的第一栅极结构，形成延伸于该半导体本体上方的第二栅极结构，在该半导体本体上形成第一源/漏区的第一外延半导体层，以及在该半导体本体上形成第二源/漏区的第二外延半导体层。该第一栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，且该第二栅极结构包括与该第一栅极结构的该第一侧壁相邻的侧壁。该第一源/漏区位于该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁之间，且该第二源/漏区邻近该第一栅极结构的该第二侧壁设置。该第一外延半导体层具有一宽度，且该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁以大于该第一外延半导体层的该宽度的距离隔开。
附图说明
包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关这些实施例的详细说明一起用以解释本发明的这些实施例。在这些附图中，类似的附图标记表示不同视图中类似的特征。
图1-10显示依据本发明的实施例处于制程方法的连续制造阶段的鳍式场效应晶体管的结构的剖视图。
具体实施方式
请参照图1并依据本发明的实施例，场效应晶体管的结构10包括设于衬底14上方并从该衬底向上突出的鳍片12。鳍片12及衬底14可由单晶半导体材料组成，例如单晶硅。鳍片12可通过利用光刻及蚀刻制程图案化衬底14形成，或者通过自对准多重图案化制程形成。浅沟槽隔离(未显示)可围绕鳍片12的下部。
在鳍片12及浅沟槽隔离上方连续形成例如多晶硅的材料层16以及例如二氧化硅的介电材料层17。层17设于层16与鳍片12之间。层16可通过化学气相沉积来沉积，且层17可通过氧化制程形成。形成硬掩膜部分18，其设于鳍片12的顶部表面11上方并可延伸穿过该浅沟槽隔离。硬掩膜部分18可通过利用光刻及蚀刻制程图案化例如氮化硅的介电材料层形成。硬掩膜部分18可为具有平行布置及给定均匀间距的条带(strip)。
请参照图2，其中，类似的附图标记表示图1中类似的特征，且在下一制造阶段，通过光刻及蚀刻制程移除硬掩膜部分18的其中一个或多个。在该代表性实施例中，从鳍片12的顶部表面11移除硬掩膜部分18的其中之一。通过该光刻制程可形成蚀刻掩膜20，其掩蔽保留的硬掩膜部分18并暴露要通过蚀刻移除的硬掩膜部分18。蚀刻掩膜20可包括光敏材料层，例如光阻，其通过旋涂制程施加、经预烘烤、暴露于通过光掩膜投射的光、经曝光后烘烤，以及用化学显影剂显影。该蚀刻制程可为反应离子蚀刻制程，其相对层16的材料选择性移除硬掩膜部分18的材料。在提到材料移除制程(例如，蚀刻)时本文中所使用的术语“选择性”表示目标材料的材料移除速率(也就是，蚀刻速率)高于暴露于该材料移除制程的至少另一种材料的材料移除速率(也就是，蚀刻速率)。在图案化之后剥离蚀刻掩膜20。
所述移除硬掩膜部分18局部增加区域60中的硬掩膜部分18的间距。在相邻区域62中保持初始间距。尤其，通过所述移除硬掩膜部分18使间距局部加倍。在一个替代实施例中，在区域60中可移除多个相邻的硬掩膜部分18，以额外增加局部间距。例如，可移除一对相邻的硬掩膜部分18，以使区域60中的硬掩膜部分18的间距局部增至三倍。
请参照图3，其中，类似的附图标记表示图2中类似的特征，且在下一制造阶段，图案化层16、17以定义栅极结构22、23、24，所述栅极结构在鳍片12上方并贯穿该鳍片及该沟槽隔离沿相应纵轴横向延伸。各栅极结构22、23、24垂直于鳍片12排列，叠置并包覆鳍片12。各栅极结构22、23、24具有侧壁25以及与侧壁25相对的侧壁27。层16可通过蚀刻制程例如反应离子蚀刻制程图案化，该制程相对鳍片12的材料具有选择性并依赖硬掩膜部分18作为蚀刻掩膜。各栅极结构22、23、24可包括层堆叠形式的由层16的材料组成的伪(dummy)栅极以及由层17的材料组成的介电层。硬掩膜部分18在栅极结构22、23、24上方以栅极覆盖层(cap)的形式设置。
栅极结构22、23、24(它们是伪栅极元件)采用硬掩膜部分18的图案，包括该多个间距。结果是栅极结构22的侧壁25与栅极结构23的侧壁25以间距s1隔开，且栅极结构23的侧壁25与栅极结构24的侧壁25以大于间距s1的间距s2隔开。在一个实施例中，间距s2可等于或大致等于间距s1的两倍。在这样的实施例中，栅极结构22、23可具有1CPP(contacted(poly)pitch；接触(多晶)间距)栅极间距，且栅极结构23、24可具有2CPP栅极间距。在其它实施例中，间距s2可等于或大致等于间距s1的整数倍，取决于自区域60移除的硬掩膜部分18的数目。在该整数是三(3)并移除栅极结构24的实施例中，栅极结构23与邻近所移除的栅极结构24的栅极结构(未显示)可具有3CPP栅极间距。
请参照图4，其中，类似的附图标记表示图3中类似的特征，且在下一制造阶段，通过例如原子层沉积在栅极结构22、23、24及鳍片12上方以衬里(liner)形式沉积由例如低k介电材料组成的共形(conformal)层26。共形层26可具有与位置无关或基本上无关的均匀厚度。
在栅极结构22、23、24及鳍片12上的共形层26上方沉积由例如二氧化硅组成的层28。层28可夹止于栅极结构22与栅极结构23之间的空间中，以使此空间被完全填充。层28不夹止于栅极结构23与栅极结构24之间的空间中，以使此空间仅被部分填充。尤其，层28缩小栅极结构23、24之间的空间的宽度并有效定义沟槽30。沟槽30的相对侧壁可与栅极结构23及栅极结构24等距离或基本上等距离设置。
请参照图5，其中，类似的附图标记表示图4中类似的特征，且在下一制造阶段，通过非等向性(anisotropic)蚀刻制程例如反应离子蚀刻延伸沟槽30，以使其穿过层28至共形层26。从位于沟槽30与栅极结构23之间的空间中以及位于沟槽30与栅极结构24之间的空间中的层28有效形成间隙壁(spacer)32。两个间隙壁32在栅极结构23与栅极结构24之间沿横向方向设置。沟槽30沿垂直于鳍片12的顶部表面11上的共形层26的方向通过该蚀刻制程延伸。
接着，通过使用间隙壁32作为蚀刻掩膜，利用非等向性蚀刻制程例如反应离子蚀刻来蚀刻共形层26，以在共形层26中定义开口35，从而暴露位于鳍片12的顶部表面11上的区域。所蚀刻的共形层26定义L形的间隙壁33、34。间隙壁33包括位于栅极结构23上的部分70以及从栅极结构23上的部分70向开口35沿横向方向延伸的部分72。间隙壁34包括位于栅极结构24上的部分74以及从栅极结构24上的部分74向开口35沿横向方向延伸的部分76。部分72、76位于鳍片12的顶部表面11上，且开口35横向位于间隙壁33的部分72与间隙壁34的部分76之间。间隙壁33的部分72邻接并延续间隙壁33的部分70，且间隙壁34的部分76邻接并延续间隙壁34的部分74。
请参照图6，其中，类似的附图标记表示图5中类似的特征，且在下一制造阶段，在横向位于栅极结构23与栅极结构24之间的鳍片12的一部分中，通过蚀刻制程例如非等向性蚀刻制程(例如，反应离子蚀刻)形成腔体36。腔体36形成于沟槽30以及在间隙壁33的部分72与间隙壁34的部分76之间的开口35的位置(图5)，且间隙壁32再次充当蚀刻掩膜。腔体36的相对侧壁可与栅极结构23及栅极结构24等距离设置(也就是，对称地位于栅极结构23与栅极结构24之间)。
请参照图7，其中，类似的附图标记表示图6中类似的特征，且在下一制造阶段，利用蚀刻制程移除层28及间隙壁32，该蚀刻制程可为湿化学蚀刻制程，其相对共形层26及硬掩膜部分18的材料选择性移除二氧化硅。形成阻挡掩膜37，其覆盖位于栅极结构23与栅极结构24之间的鳍片12的部分。阻挡掩膜37可为利用光刻及蚀刻制程图案化的由有机材料组成的旋涂硬掩膜。位于栅极结构22与栅极结构23之间的共形层26的部分通过图案化的阻挡掩膜37暴露。
请参照图8，其中，类似的附图标记表示图7中类似的特征，且在下一制造阶段，利用非等向性蚀刻制程例如反应离子蚀刻来蚀刻共形层26，从而在栅极结构22与栅极结构23之间的空间中形成间隙壁38。在间隙壁38之间横向暴露鳍片12的一部分。在横向位于栅极结构22与栅极结构23之间的鳍片12的暴露部分中通过蚀刻制程例如非等向性蚀刻制程(例如，反应离子蚀刻)形成腔体40。阻挡掩膜37充当蚀刻掩膜，以在形成腔体40的该蚀刻制程期间保护位于栅极结构23、24之间的间隙壁33、34及鳍片12。在形成腔体40以后，通过例如灰化制程可剥离阻挡掩膜37。在一个实施例中，腔体40可具有与腔体36相同的大小(尺寸)。
请参照图9，其中，类似的附图标记表示图8中类似的特征，且在下一制造阶段，从环绕腔体36的鳍片12的表面通过外延生长制程生长半导体材料层42，并从环绕腔体40的鳍片12的表面通过外延生长制程生长半导体材料层44。层42、44可通过同一外延生长制程同时形成。层42可从栅极结构22、23之间的空间向外横向延伸，具有小平面形状(facetedshape)，且层44也可从栅极结构23、24之间的空间向外横向延伸，具有小平面形状。
形成层42、44的该外延生长制程可为选择性的，因为不从介电表面例如硬掩膜部分18、间隙壁33、34及间隙壁38生长该半导体材料。可用一定浓度的掺杂物在外延生长期间原位掺杂层42、44。在一个实施例中，可用提供p型导电性的p型掺杂物(例如，硼)在外延生长期间原位掺杂层42、44。在一个替代实施例中，可用提供n型导电性的n型掺杂物(例如，磷及/或砷)在外延生长期间原位掺杂层42、44。层42、44可具有包含锗及硅的组成，且在一个实施例中，层42、44可由硅-锗组成。在一个实施例中，层42、44可由硅-锗组成，并可包含p型掺杂物。在一个实施例中，层42、44可由硅组成。在一个实施例中，层42、44可由硅组成并可包含n型掺杂物。
层44在外延生长期间受位于腔体36的入口处的间隙壁33、34约束。由于间隙壁33、34所提供的该约束，层44仅从在间隙壁33的部分72与间隙壁34的部分76之间的开口35所暴露的鳍片12的部分生长。间隙壁33的部分72及间隙壁34的部分76有效缩小允许层44外延生长的鳍片12的部分。层42具有宽度w1，且层44具有宽度w2。在一个实施例中，层42的宽度w2可等于层44的宽度w1。由于与区域62相比具有较大栅极间距的区域60中存在间隙壁33的部分72及间隙壁34的部分76，层44的宽度被减小。腔体36及层44以距离d1与栅极结构23横向隔开，且腔体36及层44以距离d2与栅极结构24横向隔开。距离d1与d2可相等。
请参照图10，其中，类似的附图标记表示图9中类似的特征，且在下一制造阶段，执行替代栅极制程，以用栅极结构46、48、50替代栅极结构22、23、24并完成该场效应晶体管的结构10。栅极结构46、48、50可包括由一种或多种金属栅极材料例如功函数金属组成的层64，以及由介电材料例如高k介电材料如氧化铪组成的层66。各栅极结构46、48、50具有相对的侧表面或侧壁47、49。由例如氮化硅组成的栅极覆盖层58可设于各栅极结构46、48、50上方。
作为该替代栅极制程的结果，栅极结构46、48、50采用栅极结构22、23、24的图案，包括该多个间距。结果是，栅极结构46的侧壁47与栅极结构48的侧壁47以间距s3隔开，且栅极结构48的侧壁47与栅极结构50的侧壁47以大于间距s3的间距s4隔开。在一个实施例中，间距s4可等于或大致等于间距s3的两倍。在此实施例中，栅极结构46、48可具有1CPP(接触(多晶)间距)栅极间距，且栅极结构48、50可具有2CPP栅极间距。在其它实施例中，间距s4可等于或大致等于间距s3的整数倍，取决于先前移除的相邻硬掩膜部分18的数目。在该整数是三(3)的实施例中，栅极结构50不存在，且栅极结构48与邻近栅极结构48的栅极结构(未显示)可具有3CPP栅极间距。
栅极结构48的侧壁49与栅极机构50的侧壁47以距离d3隔开。距离d3大于层44的宽度w2。间隙壁33的部分72及间隙壁34的部分76通过约束层44的外延生长来促进该宽度差异。间隙壁33的部分70设于栅极结构48的侧壁49上，且间隙壁34的部分74设于栅极结构50的侧壁47上。间隙壁33的部分72设于层44与栅极结构48的侧壁49之间。间隙壁34的部分76设于层44与栅极结构50的侧壁47之间。
结构10包括由层42提供的嵌埋源/漏区52以及由层44提供的嵌埋源/漏区54。本文中所使用的术语“源/漏区”是指可充当场效应晶体管的源极或漏极的半导体材料的掺杂区。源/漏区52横向位于栅极结构46与栅极结构48之间，且源/漏区54横向位于栅极结构48与栅极结构50之间。鳍片12提供用以形成源/漏区52、54的半导体本体，所述源/漏区相对于栅极结构48具有不对称的布置。沟道区56设于横向位于源/漏区52与源/漏区54之间并垂直位于上覆栅极结构48下方的鳍片12中。层间介电层68的部分可位于源/漏区52、54上方的栅极结构46、48、50之间的空间中。
在一个实施例中，源/漏区52可提供该场效应晶体管的结构10中的源极，且源/漏区54可提供该场效应晶体管的结构10中的漏极。在一个替代实施例中，源/漏区52可提供该场效应晶体管的结构10中的漏极，且源/漏区54可提供该场效应晶体管的结构10中的源极。源/漏区52、54经掺杂以具有相同极性的导电类型(也就是，相同的导电类型)。位于该场效应晶体管的该漏极侧上的层44以及位于该场效应晶体管的源极侧上的层42提供相同的外延半导体几何结构。
随后执行中间工艺制程及后端工艺制程，包括形成接触、过孔，以及与该场效应晶体管耦接的互连结构的线路。
由于间隙壁33、34补偿与在源极侧上相比在漏极侧上的较大栅极间距，具有提供源极的源/漏区52以及提供漏极的源/漏区54的场效应晶体管可表现出在外延半导体材料填充方面的改进。与在源极侧上及在漏极侧上栅极结构具有1CPP栅极间距的传统场效应晶体管相比，在漏极侧上的该较大栅极间距可改进射频性能(例如，在功率增益、截止频率(fT)，以及最大振荡频率(fMax)方面的改进)。结构10可包括具有不同栅极间距的额外栅极结构，且嵌埋源/漏区52、54可被重复用于成对的栅极结构，以形成用于射频集成电路的多栅极场效应晶体管。
上述方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片、或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。
本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。
与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种场效应晶体管的结构，该结构包括：
半导体本体；
第一栅极结构，延伸于该半导体本体上方，该第一栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁；
第二栅极结构，延伸于该半导体本体上方，该第二栅极结构包括与该第一栅极结构的该第一侧壁相邻的侧壁；
第一源/漏区，包括位于该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁之间的第一外延半导体层；以及
第二源/漏区，包括邻近该第一栅极结构的该第二侧壁设置的第二外延半导体层，
其中，该第一外延半导体层具有第一宽度，且该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁以大于该第一外延半导体层的该第一宽度的距离隔开。
2.如权利要求1所述的结构，其中，该半导体本体为鳍片。
3.如权利要求2所述的结构，还包括：
第一间隙壁，包括横向延伸于该鳍片上方的第一部分；以及
第二间隙壁，包括朝向该第一间隙壁的该第一部分横向延伸于该鳍片上方的第一部分，
其中，该第一外延半导体层位于该第一间隙壁的该第一部分与该第二间隙壁的该第一部分之间。
4.如权利要求3所述的结构，其中，该第一间隙壁包括位于该第一栅极结构的该第一侧壁上的第二部分，该第一间隙壁的该第一部分邻接该第一间隙壁的该第二部分，该第二间隙壁包括位于该第二栅极结构的该侧壁上的第二部分，且该第二间隙壁的该第一部分邻接该第二间隙壁的该第二部分。
5.如权利要求3所述的结构，其中，该第一外延半导体层形成于该鳍片中的第一腔体中，且该第一腔体及该第一外延半导体层位于该第一间隙壁的该第一部分与该第二间隙壁的该第一部分之间。
6.如权利要求5所述的结构，其中，该第二源/漏区的该第二外延半导体层形成于该鳍片中的第二腔体中，该第二外延半导体层具有第二宽度，且该第一外延半导体层的该第一宽度基本上等于该第二外延半导体层的该第二宽度。
7.如权利要求1所述的结构，还包括：
第三栅极结构，延伸于该半导体本体上方，该第三栅极结构邻近该第一栅极结构的该第二侧壁设置，
其中，该第二源/漏区横向位于该第一栅极结构的该第二侧壁与该第三栅极结构之间。
8.如权利要求7所述的结构，其中，该第三栅极结构具有侧壁，该第一栅极结构的该第二侧壁与该第二栅极结构的该侧壁以第一间距隔开，该第一栅极结构的该第二侧壁与该第三栅极结构的该侧壁以第二间距隔开，且该第一间距大于该第二间距。
9.如权利要求8所述的结构，其中，该第一间距等于该第二间距的整数倍。
10.如权利要求8所述的结构，其中，该第一间距等于该第二间距的两倍。
11.如权利要求1所述的结构，其中，该第二外延半导体层具有第二宽度，且该第一外延半导体层的该第一宽度基本上等于该第二外延半导体层的该第二宽度。
12.如权利要求1所述的结构，其中，该第一源/漏区为该场效应晶体管的漏极，且该第二源/漏区为该场效应晶体管的源极。
13.一种形成场效应晶体管的结构的方法，该方法包括：
形成延伸于半导体本体上方的第一栅极结构；
形成延伸于该半导体本体上方的第二栅极结构；
在该半导体本体上形成第一源/漏区的第一外延半导体层；以及
在该半导体本体上形成第二源/漏区的第二外延半导体层，
其中，该第一栅极结构包括第一侧壁以及与该第一侧壁相对的第二侧壁，该第二栅极结构包括与该第一栅极结构的该第一侧壁相邻的侧壁，该第一源/漏区位于该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁之间，该第二源/漏区邻近该第一栅极结构的该第二侧壁设置，该第一外延半导体层具有第一宽度，且该第一栅极结构的该第一侧壁与该第二栅极结构的该侧壁以大于该第一外延半导体层的该第一宽度的距离隔开。
14.如权利要求13所述的方法，其中，该半导体本体为鳍片，且还包括：
形成第一间隙壁，其包括横向延伸于该鳍片上方的第一部分；以及
形成第二间隙壁，其包括朝向该第一间隙壁的该第一部分横向延伸于该鳍片上方的第一部分，
其中，该第一外延半导体层位于该第一间隙壁的该第一部分与该第二间隙壁的该第一部分之间。
15.如权利要求14所述的方法，其中，该第一间隙壁包括位于该第一栅极结构的该第一侧壁上的第二部分，该第一间隙壁的该第一部分邻接该第一间隙壁的该第二部分，该第二间隙壁包括位于该第二栅极结构的该侧壁上的第二部分，且该第二间隙壁的该第一部分邻接该第二间隙壁的该第二部分。
16.如权利要求14所述的方法，其中，该第一外延半导体层形成于该鳍片中的第一腔体中，且该第一腔体及该第一外延半导体层位于该第一间隙壁的该第一部分与该第二间隙壁的该第一部分之间。
17.如权利要求13所述的方法，还包括：
形成延伸于该半导体本体上方的第三栅极结构，
其中，该第三栅极结构邻近该第一栅极结构的该第二侧壁设置，且该第二源/漏区横向位于该第一栅极结构的该第二侧壁与该第三栅极结构之间。
18.如权利要求17所述的方法，其中，该第三栅极结构具有侧壁，该第一栅极结构的该第二侧壁与该第二栅极结构的该侧壁以第一间距隔开，该第一栅极结构的该第二侧壁与该第三栅极结构的该侧壁以第二间距隔开，且该第一间距大于该第二间距。
19.如权利要求18所述的方法，其中，该第一间距等于该第二间距的整数倍。
20.如权利要求13所述的方法，其中，该第二外延半导体层具有第二宽度，且该第一外延半导体层的该第一宽度基本上等于该第二外延半导体层的该第二宽度。
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