CN104124172A - 鳍式场效应晶体管及其形成方法 - Google Patents
鳍式场效应晶体管及其形成方法 Download PDFInfo
- Publication number
- CN104124172A CN104124172A CN201310157814.1A CN201310157814A CN104124172A CN 104124172 A CN104124172 A CN 104124172A CN 201310157814 A CN201310157814 A CN 201310157814A CN 104124172 A CN104124172 A CN 104124172A
- Authority
- CN
- China
- Prior art keywords
- fin
- field effect
- formula field
- effect transistor
- grid structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 230000005669 field effect Effects 0.000 claims abstract description 95
- 229910052751 metal Inorganic materials 0.000 claims abstract description 93
- 239000002184 metal Substances 0.000 claims abstract description 93
- 239000000463 material Substances 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 72
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000015572 biosynthetic process Effects 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- -1 boron ion Chemical class 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- REDXJYDRNCIFBQ-UHFFFAOYSA-N aluminium(3+) Chemical compound [Al+3] REDXJYDRNCIFBQ-UHFFFAOYSA-N 0.000 claims description 3
- 229910001439 antimony ion Inorganic materials 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910001449 indium ion Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 210000004483 pasc Anatomy 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000002955 isolation Methods 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种鳍式场效应晶体管及其形成方法，所述鳍式场效应晶体管的形成方法包括：提供半导体衬底，半导体衬底上具有凸起的鳍部，鳍部侧壁和顶部表面上具有若干分立的栅极结构，栅极结构的侧壁表面具有侧墙；形成覆盖鳍部、栅极结构、侧墙和半导体衬底的介质层，介质层的表面高于栅极结构的顶部表面；在介质层上形成图形化的掩膜层；刻蚀所述介质层，形成第一开口，所述第一开口暴露出相邻栅极结构之间的鳍部表面和侧墙表面；沿第一开口刻蚀相邻栅极结构之间暴露的鳍部，在鳍部中形成凹槽；在凹槽中填充满应力材料，形成共享源/漏区；在第一开口内填充满第一金属，在共享源/漏区上形成金属插塞。本发明的方法节省了工艺步骤。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种鳍式场效应晶体管及其形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入45纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管（Fin FET）是一种新兴的多栅器件，它一般包括具有高深宽比的半导体鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，位于所述栅极结构两侧的鳍部内的源区和漏区。
图1～图5为现有鳍式场效应晶体管形成过程的结构示意图，图2为图1沿切割线AB方向的剖面结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100上具有若干凸起的鳍部101，在相邻鳍部101之间的半导体衬底100上具有隔离结构102，所述隔离结构102的顶部表面低于所述鳍部101的顶部表面，鳍部101的侧壁和顶部表面具有栅极结构103。
参考图2，形成覆盖所述半导体衬底100、栅极结构103、隔离结构102和部分鳍部101表面的第一掩膜层108，所述第一掩膜层108中具有暴露栅极结构103两侧的部分鳍部101表面的第一开口（图中未标示）；沿第一开口刻蚀栅极结构103两侧暴露的鳍部101，形成凹槽104。
参考图3，采用选择性外延工艺在所述凹槽104（参考图2）中填充满应力材料，形成嵌入式源/漏区109。
参考图4，去除所述第一掩膜层108（参考图3）；形成覆盖所述半导体衬底100和栅极结构103的介质层105；在所述介质层105上形成第二掩膜层110，所述第二掩膜层110具有暴露介质层105表面的第二开口（图中未标示）；以所述第二掩膜层110为掩膜，沿第一开口刻蚀所述介质层105，在介质层105中形成暴露嵌入式源/漏区109表面的通孔106。
参考图5，在通孔106（参考图4）中填充满金属，形成金属插塞107。
现有的鳍式场效应晶体管的形成工艺较为复杂。
发明内容
本发明解决的问题是简化鳍式场效应晶体管的形成工艺。
为解决上述问题，本发明技术方案提供了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有凸起的鳍部，所述鳍部侧壁和顶部表面上具有若干分立的栅极结构，栅极结构的侧壁表面具有侧墙；形成覆盖所述鳍部、栅极结构、侧墙和半导体衬底的介质层，所述介质层的表面高于栅极结构的顶部表面；在所述介质层上形成图形化的掩膜层；以所述图形化的掩膜层，刻蚀所述介质层，形成第一开口，所述第一开口暴露出相邻栅极结构之间的鳍部表面和侧墙表面；沿第一开口刻蚀所述相邻栅极结构之间暴露的鳍部，在鳍部中形成凹槽；在凹槽中填充满应力材料，形成鳍式场效应晶体管的共享源/漏区；在第一开口内填充满第一金属，在共享源/漏区上形成金属插塞。
可选的，所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构之间，且第一部分暴露出相邻的栅极结构之间的侧墙的表面和鳍部的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度。
可选的，所述侧墙的材料与介质层的材料不相同。
可选的，所述介质层的材料为SiN、SiOCN、SiON或SiBCN。
可选的，所述应力材料为硅锗或碳化硅。
可选的，所述应力材料的形成工艺为选择性外延。
可选的，所述应力材料为硅锗，进行选择性外延形成应力材料时原位掺杂有P型杂质。
可选的，所述P型杂质为硼离子、铝离子、铟离子中的一种或几种。
可选的，所述应力材料为碳化硅，进行选择性外延形成应力材料时原位掺杂有N型杂质。
可选的，所述N型杂质为磷离子、砷离子、锑离子中的一种或几种。
可选的，所述共享源/漏区的表面高于鳍部顶部表面，形成抬高共享源/漏区。
可选的，所述在第一开口填充第一金属之前，还包括：在所述共享源/漏区表面形成金属硅化物。
可选的，所述金属硅化物形成的过程为：在所述共享源/漏区表面、第一开口的侧壁表面形成第二金属层；对所述第二金属层进行退火，第二金属层中的金属与共享源/漏区中的硅反应形成金属硅化物；去除未反应的第二金属层。
可选的，所述第二金属层为镍、钴或钛。
可选的，所述第一金属为W、WN或TiN。
可选的，所述第一金属的形成工艺为化学气相沉积、物理气相沉积或原子层沉积。
本发明技术方案还提供了一种鳍式场效应晶体管，包括：半导体衬底，所述半导体衬底上具有凸起的鳍部，所述鳍部侧壁和顶部表面上具有若干分立的栅极结构，栅极结构的侧壁表面具有侧墙；覆盖所述鳍部、栅极结构、侧墙和半导体衬底的介质层，所述介质层的表面高于栅极结构的顶部表面，所述介质层中具有第一开口，所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构之间，且第一部分暴露出相邻的栅极结构之间的鳍部表面和侧墙的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度；位于第一部分底部的所述暴露的鳍部中的凹槽；填充满凹槽的应力材料，应力材料构成鳍式场效应晶体管的共享源/漏区；填充满第一开口的第一金属，第一金属构成与共享源/漏区相接触的金属插塞。
可选的，还包括：位于所述共享源/漏区与金属插塞之间的金属硅化物。
本发明技术方案还提供了一种CMOS鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有分立的凸起的第一鳍部和第二鳍部，所述第一鳍部侧壁和顶部表面上具有若干分立的第一栅极结构，第一栅极结构的侧壁表面具有第一侧墙，所述第二鳍部侧壁和顶部表面上具有若干分立的第二栅极结构，第二栅极结构的侧壁表面具有第二侧墙；形成覆盖所述第一鳍部、第一栅极结构、第一侧墙、第二鳍部、第二栅极结构、第二侧墙和半导体衬底的介质层，所述介质层的表面高于第一栅极结构和第二栅极结构的顶部表面；刻蚀所述介质层，形成第二开口，所述第二开口暴露出相邻第一栅极结构之间的第一鳍部表面；刻蚀所述相邻第一栅极结构之间暴露的第一鳍部，在第一鳍部中形成第一凹槽；在第一凹槽中填充满第一应力材料，形成第一鳍式场效应晶体管的共享源/漏区；在第二开口内填充满第三金属，在第一鳍式场效应晶体管的共享源/漏区上形成第一金属插塞；
刻蚀所述介质层，形成第三开口，所述第三开口暴露出相邻第二栅极结构之间的第二鳍部表面；刻蚀所述相邻第二栅极结构之间暴露的第二鳍部，在第二鳍部中形成第二凹槽；在第二凹槽中填充满第二应力材料，形成第二鳍式场效应晶体管的共享源/漏区；在第三开口内填充满第四金属，在第二鳍式场效应晶体管的共享源/漏区上形成第二金属插塞。
可选的，第一鳍式场效应晶体管和第二鳍式场效应晶体管为不同类型的鳍式场效应晶体管，第一应力材料和第二应力材料的应力类型不同。
与现有技术相比，本发明技术方案具有以下优点：
本发明鳍式场效应晶体管的形成方法，在介质层上形成图形化的掩膜层，然后以图形化的掩膜层掩膜刻蚀介质层，在介质层中第一开口，接着以图形化的掩膜层为掩膜，沿第一开口刻蚀相邻栅极结构之间暴露的鳍部，形成凹槽，接着在凹槽中填充满应力材料形成共享源/漏区，在第一开口内填充满第一金属形成金属插塞。形成与金属插塞和共享源/漏区对应的第一开口和凹槽时，只需要形成一次图形化的掩膜，相比于现有的需要分别形成两次掩膜层，节省了工艺步骤，简化了制作工艺。
所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构之间，且第一部分暴露出相邻的栅极结构之间的侧墙的表面和鳍部表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度。随着半导体制作的线宽的不断减小，相邻栅极结构之间的间距也不断减小，当在两相邻的栅极结构之间的介质层中形成开口（或者通孔）时会受到现有光刻工艺窗口的限制，而本发明中，由于第一开口的第二部分的宽度大于第一部分的宽度，相邻栅极结构之间形成的第一开口的第一部分是在第二部分形成后刻蚀形成，形成第一开口时的光刻工艺窗口大小跟第一部分宽度无关，形成第一开口时的光刻工艺窗口只跟第二部分的宽度有关，由于第二部分的宽度较宽，即使在相邻栅极结构之间的间距较小（或者第一部分的宽度较小）时，形成第一开口时仍可以保持较大的光刻工艺窗口。
本发明CMOS鳍式场效应晶体管的形成方法，在形成第一鳍式场效应晶体管的共享源漏区和第一金属插塞对应的第一凹槽和第二开口时，只需要进行一次掩膜工艺，相应的，在形成第二鳍式场效应晶体管的共享源漏区和第二金属插塞对应的第二凹槽和第三开口时，也只需要进行一次掩膜工艺，相对于现有的需要四次掩膜工艺，节省了工艺步骤，节约了制作成本。
附图说明
图1～图5为现有技术鳍式场效应晶体管形成过程的结构示意图；
图6～图13为本发明实施例鳍式场效应晶体管形成过程的结构示意图。
具体实施方式
现有的鳍式场效应晶体管的制作过程中，在形成嵌入式源/漏区和金属插塞时，需要分别形成第一掩膜层和第二掩膜层，相应的需要两次图形化工艺，形成工艺步骤较为复杂。
为此，本发明的发明人提出一种鳍式场效应晶体管的形成方法，在介质层上形成图形化的掩膜层，然后以图形化的掩膜层掩膜刻蚀介质层，在介质层中第一开口，接着以图形化的掩膜层为掩膜，沿第一开口刻蚀相邻栅极结构之间暴露的鳍部，形成凹槽，接着在凹槽中填充满应力材料形成共享源/漏区，在第一开口内填充满第一金属形成金属插塞。形成第一开口和凹槽时，只需要形成一次图形化的掩膜，相比于现有的需要两次形成掩膜层，节省了工艺步骤，简化了制作工艺。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图6～图13为本发明实施例鳍式场效应晶体管形成过程的结构示意图。
首先，参考图6和图7，图7为图6沿切割线CD方向的剖面结构示意图，提供半导体衬底300，所述半导体衬底300上具有凸起的鳍部301，所述鳍部301侧壁和顶部表面上具有若干分立的栅极结构302。
所述半导体衬底300可以是硅或者绝缘体上硅（SOI），所述半导体衬底300也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施中所述半导体衬底300的材料为硅。
所述半导体衬底300表面具有凸起的鳍部301，本实施例中，所述鳍部301通过刻蚀半导体衬底300形成，在本发明的其他实施例中，所述鳍部301通过外延工艺形成。所述鳍部301中可以根据形成的鳍式场效应晶体管的类型不同掺杂有不同类型的杂质离子，本实施例中，待形成的鳍式场效应晶体管为P型鳍式场效应晶体管时，鳍部301中可以掺杂N型杂质离子。
本实施例中，所述半导体衬底300上还形成有隔离结构303，所述隔离结构303的表面低于鳍部301的顶部表面，所述隔离结构303用于电学隔离相邻的鳍部301，所述隔离结构303的材料为氧化硅、氮化硅或氮氧化硅，本实施例中所述隔离结构303的材料为氧化硅。隔离结构303形成的具体过程为：首先形成覆盖所述半导体衬底300和鳍部301的隔离材料层；然后采用化学机械研磨工艺平坦化所述隔离材料层，以鳍部301的顶部表面为停止层；接着刻蚀刻蚀去除部分所述隔离材料层，形成隔离结构303，所述隔离结构303的表面低于鳍部301的顶部表面。
所述栅极结构302覆盖所述鳍部301的顶部和部分侧壁的表面，每个鳍部301上具有若干栅极结构302（大于等于两个），本实施例中，以三个栅极结构302作为示例，每个栅极结构302包括：位于所述鳍部301的顶部和部分侧壁上的栅介质层（未示出）、位于栅介质层表面的栅电极层（未示出）。本实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。
所述栅极结构302的顶部表面还具有盖帽绝缘层305，所述盖帽绝缘层305用于隔离后续形成的共享源/漏区上金属插塞与栅极结构，所述盖帽绝缘层305可以为现有工艺形成栅极结构时在栅极结构上形成的硬掩膜层，所述盖帽绝缘层305也可以通过沉积绝缘材料层，然后通过刻蚀绝缘材料层形成。
所述栅极结构302和盖帽绝缘层305的侧壁形成有侧墙304，所述侧墙作为后续形成的金属插塞与栅极结构302之间的隔离层，所述侧墙304为单层或多层堆叠结构，本实施例中，所述侧墙304为氧化硅层-氮化硅层-氧化硅层（ONO）三层堆叠结构，使得侧墙的隔离性能较佳。
参考图8，形成覆盖所述鳍部301、栅极结构302、侧墙304和半导体衬底300的介质层306，所述介质层306的表面高于栅极结构302的顶部表面。
具体的，采用化学气相沉积工艺和/或旋涂工艺形成覆盖所述鳍部301、栅极结构302、侧墙304和半导体衬底300的介质材料层（图中未示出）；然后采用化学机械研磨工艺平坦化所述介质材料层，形成介质层306。
所述介质层306的材料与侧墙304的材料不相同，后续刻蚀介质层306形成第一开口时，使得介质层材料与侧墙材料具有不同的刻蚀选择比，以保持侧墙304的完整性。
所述介质层306的材料为SiN、SiOCN、SiON或SiBCN，本实施例中所述介质层306的材料为SiN。
参考图9，在所述介质层306上形成图形化的掩膜层308；以所述图形化的掩膜层308为掩膜，刻蚀所述介质层306，形成第一开口309，所述第一开口309暴露出相邻栅极结构302之间的鳍部301表面和侧墙304表面。
所述图形化的掩膜层308材料可以为光刻胶或硬掩膜材料，所述硬掩膜材料为无定形碳、BN、TiN、TaN、SiC。
所述第一开口309暴露出相邻栅极结构302之间的鳍部301表面和侧墙304表面，后续沿第一开口309刻蚀暴露的鳍部301形成凹槽时，使得凹槽的宽度和位置与第一开口309的底部的宽度和位置相对应，便于在凹槽中填充应力材料，形成相邻的两个鳍式场效应晶体管的共享源/漏区。
本实施例中，所述第一开口309包括第一部分31和第二部分32，第一部分31位于相邻的栅极结构302之间，且第一部分31暴露出相邻的栅极结构302之间的侧墙304的表面和鳍部301表面，第二部分32位于第一部分31上方的介质层306中，第二部分32的宽度大于第一部分31的宽度。随着半导体制作的线宽的不断减小，相邻栅极结构302之间的间距也不断减小，当在两相邻的栅极结构302之间的介质层中形成开口（或者通孔）时会受到现有光刻工艺窗口的限制，而本发明实施例中，由于第一开口309的第二部分32的宽度大于第一部分31的宽度，相邻栅极结构302之间形成的第一开口的第一部分31是在第二部分32形成后刻蚀形成，形成第一开口309时的光刻工艺窗口大小跟第一部分31宽度无关，形成第一开口309时的光刻工艺窗口只跟第二部分32的宽度有关，由于第二部分32的宽度较宽，即使在相邻栅极结构302之间的间距较小（或者第一部分31的宽度较小）时，形成第一开口309时仍可以保持较大的光刻工艺窗口。
刻蚀所述介质层306采用干法刻蚀工艺，干法刻蚀工艺采用的气体可以为CH3F、CH2F2中的一种或两种。
刻蚀所述介质层306也可以采用湿法刻蚀工艺，湿法刻蚀工艺采用的溶液可以为磷酸溶液。
本实施例中，在介质层306中形成第一开口309的同时，在介质层306形成第四开口（图中未示出），第四开口暴露出栅极结构302上的盖帽绝缘层305的部分表面，后续在形成共享源/漏区后，沿第四开口刻蚀部分盖帽绝缘层305形成暴露栅极结构顶部表面的第五开口，然后再第四开口和第五开口中填充金属（跟共享源/漏区上的金属插塞同时形成），在栅极结构上形成金属插塞。
接着，参考图10，沿第一开口309刻蚀所述相邻栅极结构302之间暴露的鳍部301，在鳍部301中形成凹槽310。
本实施例中，所述凹槽310的形状为矩形，形成工艺为干法刻蚀，干法刻蚀采用的气体可以为HBr或者CF4。
在本发明的其他实施例中所述凹槽310形状为Σ（sigma）形，后续再凹槽310的填充应力材料时，应力材料与沟道区的距离变小，使得应力材料对鳍式场效应晶体管沟道区的应力增大，有利于提高鳍式场效应晶体管沟道区载流子的迁移率。所述Σ（sigma）形的凹槽310形成过程为：采用干法刻蚀工艺，沿所述开口206刻蚀所述鳍部201，形成第一凹槽（图中未示出），干法刻蚀采用的气体可以为HBr或者CF4；采用湿法刻蚀工艺刻蚀所述第一凹槽，形成Σ（sigma）形凹槽310，湿法刻蚀工艺采用的刻蚀溶液为TMAH（四甲基氢氧化氨），采用TMAH（四甲基氢氧化氨）刻蚀时<110>或<100>晶向的半导体材料的腐蚀速率较快，而<111>晶向的半导体材料的腐蚀速率较为缓慢，使得形成的凹槽的形状为Σ（sigma）形。
接着，参考图11，采用选择性外延工艺在凹槽310（参考图10）中填充满应力材料，形成鳍式场效应晶体管的共享源/漏区310。
当待形成的鳍式场效应晶体管为P型鳍式场效应晶体管时，所示应力材料为硅锗，在进行选择性外延形成应力材料时在硅锗中原位掺杂有P型杂质，所述P型杂质为硼离子、铝离子、铟离子中的一种或几种。
当待形成的鳍式场效应晶体管为N型鳍式场效应晶体管时，所述应力材料为碳化硅，进行选择性外延形成应力材料时在碳化硅中原位掺杂有N型杂质，所述N型杂质为磷离子、砷离子、锑离子中的一种或几种。
所述共享源/漏区310的表面可以低于鳍部301的顶部表面，或者与鳍部301顶部表面平齐。
在优选的实施例中，所示共享源/漏区310的表面高于鳍部301的顶部表面，构成共享抬高源/漏区，共享抬高源/漏区有利于减小源漏串联电阻和源漏结电容。
接着，请参考图12，在第一开口309（参考图11）内填充满第一金属，在共享源/漏区311上形成金属插塞312。
所述第一金属为W、WN或TiN，所述第一金属的形成工艺为化学气相沉积、物理气相沉积或原子层沉积。
所述在第一开口309内填充第一金属之前，还包括：在所述共享源/漏区311表面形成金属硅化物（图中未示出）。所述金属硅化物形成的过程为：在所述共享源/漏区表面、第一开口的侧壁表面和介质层306表面形成第二金属层；对所述第二金属层进行退火，第二金属层中的金属与共享源/漏区311中的硅反应形成金属硅化物；去除未反应的第二金属层。
所述第二金属层为镍、钴或钛中的一种。
最后，参考图13，形成覆盖所述金属插塞312和介质层306表面的绝缘层303。
上述鳍式场效应晶体管形成方法形成的鳍式场效应晶体管，请参考图12，包括：半导体衬底300，所述半导体衬底300上具有凸起的鳍部301，所述鳍部301侧壁和顶部表面上具有若干分立的栅极结构302，栅极结构302的侧壁表面具有侧墙304；覆盖所述鳍部301、栅极结构302、侧墙304和半导体衬底300的介质层306，所述介质层306的表面高于栅极结构302的顶部表面，所述介质层306中具有第一开口，所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构302之间，第一部分暴露出相邻的栅极结构302之间的鳍部301表面和侧墙304的表面，第二部分位于第一部分上方的介质层306中，第二部分的宽度大于第一部分的宽度；位于第一部分底部的所述暴露的鳍部301中的凹槽；填充满凹槽的应力材料，应力材料构成鳍式场效应晶体管的共享源/漏区311；填充满第一开口的第一金属，第一金属构成与共享源/漏区相接触的金属插塞312。
所述鳍式场效应晶体管还包括:位于所述共享源/漏区311与金属插塞312之间的金属硅化物（图中未示出）。
本发明实施例还提供了一种CMOS鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上具有分立的凸起的第一鳍部和第二鳍部，所述第一鳍部侧壁和顶部表面上具有若干分立的第一栅极结构，第一栅极结构的侧壁表面具有第一侧墙，所述第二鳍部侧壁和顶部表面上具有若干分立的第二栅极结构，第二栅极结构的侧壁表面具有第二侧墙；形成覆盖所述第一鳍部、第一栅极结构、第一侧墙、第二鳍部、第二栅极结构、第二侧墙和半导体衬底的介质层，所述介质层的表面高于第一鳍部和第二鳍部的顶部表面；刻蚀所述介质层，形成第二开口，所述第二开口暴露出相邻第一栅极结构之间的第一鳍部表面；刻蚀所述相邻第一栅极结构之间暴露的第一鳍部，在第一鳍部中形成第一凹槽；在第一凹槽中填充满第一应力材料，形成第一鳍式场效应晶体管的共享源/漏区；在第二开口内填充满第三金属，在第一鳍式场效应晶体管的共享源/漏区上形成第一金属插塞；刻蚀所述介质层，形成第三开口，所述第三开口暴露出相邻第二栅极结构之间的第二鳍部表面；刻蚀所述相邻第二栅极结构之间暴露的第二鳍部，在第二鳍部中形成第二凹槽；在第二凹槽中填充满第二应力材料，形成第二鳍式场效应晶体管的共享源/漏区；在第三开口内填充满第四金属，在第二鳍式场效应晶体管的共享源/漏区上形成第二金属插塞。
第一鳍式场效应晶体管和第二鳍式场效应晶体管为不同类型的鳍式场效应晶体管，第一应力材料和第二应力材料的应力类型不同。在具有的实施例中，所述第一鳍式场效应晶体管为P型鳍式场效应晶体管，第一应力材料为硅锗，第三金属为TiN，第二鳍式场效应晶体管为N形成鳍式场效应晶体管，第二应力材料为碳化硅，第四金属为WN或W。
在其他实施例中所述所述第一鳍式场效应晶体管为N型鳍式场效应晶体管，第一应力材料为碳化硅，第三金属为WN或W，第二鳍式场效应晶体管为P形成鳍式场效应晶体管，第二应力材料为硅锗，第四金属为TiN。
所述第二开口包括第一部分和第二部分，第一部分位于相邻的第一栅极结构之间，且第一部分暴露出相邻的第一栅极结构之间的侧墙的表面和第一鳍部的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度。
所述第三开口包括第一部分和第二部分，第一部分位于相邻的第二栅极结构之间，且第一部分暴露出相邻的第二栅极结构之间的侧墙的表面和第二鳍部的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度。
第一鳍式场效应晶体管和第二鳍式场效应晶体管的具体行程过程和相关参数限定可以参考本发明前述实施例鳍式场效应晶体管的形成方法，在此不再赘述。
上述CMOS鳍式场效应晶体管的形成方法，在形成第一鳍式场效应晶体管的共享源漏区和第一金属插塞对应的第一凹槽和第二开口时，只需要进行一次掩膜工艺，相应的，在形成第二鳍式场效应晶体管的共享源漏区和第二金属插塞对应的第二凹槽和第三开口时，也只需要进行一次掩膜工艺，相对于现有的需要四次掩膜工艺，节省了工艺步骤，节约了制作成本。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有凸起的鳍部，所述鳍部侧壁和顶部表面上具有若干分立的栅极结构，栅极结构的侧壁表面具有侧墙；
形成覆盖所述鳍部、栅极结构、侧墙和半导体衬底的介质层，所述介质层的表面高于栅极结构的顶部表面；
在所述介质层上形成图形化的掩膜层；
以所述图形化的掩膜层为掩膜，刻蚀所述介质层，形成第一开口，所述第一开口暴露出相邻栅极结构之间的鳍部表面和侧墙表面；
沿第一开口刻蚀所述相邻栅极结构之间暴露的鳍部，在鳍部中形成凹槽；
在凹槽中填充满应力材料，形成鳍式场效应晶体管的共享源/漏区；
在第一开口内填充满第一金属，在共享源/漏区上形成金属插塞。
2.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构之间，且第一部分暴露出相邻的栅极结构之间的侧墙的表面和鳍部的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度。
3.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述侧墙的材料与介质层的材料不相同。
4.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述介质层的材料为SiN、SiOCN、SiON或SiBCN。
5.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述应力材料为硅锗或碳化硅。
6.如权利要求5所述的鳍式场效应晶体管的形成方法，其特征在于，所述应力材料的形成工艺为选择性外延。
7.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述应力材料为硅锗，进行选择性外延形成应力材料时原位掺杂有P型杂质。
8.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，所述P型杂质为硼离子、铝离子、铟离子中的一种或几种。
9.如权利要求5所述的鳍式场效应晶体管的形成方法，其特征在于，所述应力材料为碳化硅，进行选择性外延形成应力材料时原位掺杂有N型杂质。
10.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述N型杂质为磷离子、砷离子、锑离子中的一种或几种。
11.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述共享源/漏区的表面高于鳍部顶部表面，形成抬高共享源/漏区。
12.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述在第一开口填充第一金属之前，还包括：在所述共享源/漏区表面形成金属硅化物。
13.如权利要求12所述的鳍式场效应晶体管的形成方法，其特征在于，所述金属硅化物形成的过程为：在所述共享源/漏区表面、第一开口的侧壁表面形成第二金属层；对所述第二金属层进行退火，第二金属层中的金属与共享源/漏区中的硅反应形成金属硅化物；去除未反应的第二金属层。
14.如权利要求13所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二金属层为镍、钴或钛。
15.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一金属为W、WN或TiN。
16.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一金属的形成工艺为化学气相沉积、物理气相沉积或原子层沉积。
17.一种鳍式场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底上具有凸起的鳍部，所述鳍部侧壁和顶部表面上具有若干分立的栅极结构，栅极结构的侧壁表面具有侧墙；
覆盖所述鳍部、栅极结构、侧墙和半导体衬底的介质层，所述介质层的表面高于栅极结构的顶部表面，所述介质层中具有第一开口，所述第一开口包括第一部分和第二部分，第一部分位于相邻的栅极结构之间，且第一部分暴露出相邻的栅极结构之间的鳍部表面和侧墙的表面，第二部分位于第一部分上方的介质层中，第二部分的宽度大于第一部分的宽度；
位于第一部分底部的所述暴露的鳍部中的凹槽；
填充满凹槽的应力材料，应力材料构成鳍式场效应晶体管的共享源/漏区；
填充满第一开口的第一金属，第一金属构成与共享源/漏区相接触的金属插塞。
18.如权利要求17所述的鳍式场效应晶体管，其特征在于，还包括位于所述共享源/漏区与金属插塞之间的金属硅化物。
19.一种CMOS鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有分立的凸起的第一鳍部和第二鳍部，所述第一鳍部侧壁和顶部表面上具有若干分立的第一栅极结构，第一栅极结构的侧壁表面具有第一侧墙，所述第二鳍部侧壁和顶部表面上具有若干分立的第二栅极结构，第二栅极结构的侧壁表面具有第二侧墙；
形成覆盖所述第一鳍部、第一栅极结构、第一侧墙、第二鳍部、第二栅极结构、第二侧墙和半导体衬底的介质层，所述介质层的表面高于第一栅极结构和第二栅极结构的顶部表面；
刻蚀所述介质层，形成第二开口，所述第二开口暴露出相邻第一栅极结构之间的第一鳍部表面；
刻蚀所述相邻第一栅极结构之间暴露的第一鳍部，在第一鳍部中形成第一凹槽；
在第一凹槽中填充满第一应力材料，形成第一鳍式场效应晶体管的共享源/漏区；
在第二开口内填充满第三金属，在第一鳍式场效应晶体管的共享源/漏区上形成第一金属插塞；
刻蚀所述介质层，形成第三开口，所述第三开口暴露出相邻第二栅极结构之间的第二鳍部表面；
刻蚀所述相邻第二栅极结构之间暴露的第二鳍部，在第二鳍部中形成第二凹槽；
在第二凹槽中填充满第二应力材料，形成第二鳍式场效应晶体管的共享源/漏区；
在第三开口内填充满第四金属，在第二鳍式场效应晶体管的共享源/漏区上形成第二金属插塞。
20.如权利要求19所述的CMOS鳍式场效应晶体管的形成方法，其特征在于，第一鳍式场效应晶体管和第二鳍式场效应晶体管为不同类型的鳍式场效应晶体管，第一应力材料和第二应力材料的应力类型不同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310157814.1A CN104124172B (zh) | 2013-04-28 | 2013-04-28 | 鳍式场效应晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310157814.1A CN104124172B (zh) | 2013-04-28 | 2013-04-28 | 鳍式场效应晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104124172A true CN104124172A (zh) | 2014-10-29 |
| CN104124172B CN104124172B (zh) | 2017-07-14 |
Family
ID=51769541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310157814.1A Active CN104124172B (zh) | 2013-04-28 | 2013-04-28 | 鳍式场效应晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104124172B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107039335A (zh) * | 2016-02-03 | 2017-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107799462A (zh) * | 2016-09-06 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108807536A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 制造鳍式场效晶体管的方法及半导体装置 |
| CN111725208A (zh) * | 2019-03-21 | 2020-09-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构及其形成方法 |
| CN113224137A (zh) * | 2020-02-06 | 2021-08-06 | 格芯(美国)集成电路科技有限公司 | 具有不对称设置的源/漏区的晶体管 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312A (ja) * | 1989-02-13 | 1990-01-05 | Seiko Epson Corp | 半導体装置 |
| CN1255236A (zh) * | 1997-04-10 | 2000-05-31 | 株式会社日立制作所 | 半导体集成电路装置及其制造方法 |
| CN1612301A (zh) * | 2003-10-27 | 2005-05-04 | 上海宏力半导体制造有限公司 | 一种自行对准接触窗结构的制造方法 |
| CN101661900A (zh) * | 2008-08-26 | 2010-03-03 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
| WO2011023518A1 (en) * | 2009-08-28 | 2011-03-03 | International Business Machines Corporation | Recessed contact for multi-gate fet optimizing series resistance |
| US20130020612A1 (en) * | 2011-07-22 | 2013-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Re-growing Source/Drain Regions from Un-Relaxed Silicon Layer |
-
2013
- 2013-04-28 CN CN201310157814.1A patent/CN104124172B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312A (ja) * | 1989-02-13 | 1990-01-05 | Seiko Epson Corp | 半導体装置 |
| CN1255236A (zh) * | 1997-04-10 | 2000-05-31 | 株式会社日立制作所 | 半导体集成电路装置及其制造方法 |
| CN1612301A (zh) * | 2003-10-27 | 2005-05-04 | 上海宏力半导体制造有限公司 | 一种自行对准接触窗结构的制造方法 |
| CN101661900A (zh) * | 2008-08-26 | 2010-03-03 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
| WO2011023518A1 (en) * | 2009-08-28 | 2011-03-03 | International Business Machines Corporation | Recessed contact for multi-gate fet optimizing series resistance |
| US20130020612A1 (en) * | 2011-07-22 | 2013-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Re-growing Source/Drain Regions from Un-Relaxed Silicon Layer |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107039335A (zh) * | 2016-02-03 | 2017-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107039335B (zh) * | 2016-02-03 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107799462A (zh) * | 2016-09-06 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107799462B (zh) * | 2016-09-06 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108807536A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 制造鳍式场效晶体管的方法及半导体装置 |
| CN111725208A (zh) * | 2019-03-21 | 2020-09-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构及其形成方法 |
| CN111725208B (zh) * | 2019-03-21 | 2023-09-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构及其形成方法 |
| CN113224137A (zh) * | 2020-02-06 | 2021-08-06 | 格芯(美国)集成电路科技有限公司 | 具有不对称设置的源/漏区的晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104124172B (zh) | 2017-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106098775B (zh) | 半导体器件 | |
| US10396070B2 (en) | Fin-shaped field effect transistor and capacitor structures | |
| US9659964B2 (en) | Method and structure for preventing epi merging in embedded dynamic random access memory | |
| CN109786458B (zh) | 半导体器件及其形成方法 | |
| US9543155B2 (en) | Method of forming minute patterns and method of manufacturing a semiconductor device using the same | |
| US20230274973A1 (en) | Semiconductor structure and manufacturing method thereof | |
| US9536789B1 (en) | Fin-double-gated junction field effect transistor | |
| US11075265B2 (en) | Trigate device with full silicided epi-less source/drain for high density access transistor applications | |
| CN103715133B (zh) | Mos晶体管及其形成方法 | |
| US8993445B2 (en) | Selective removal of gate structure sidewall(s) to facilitate sidewall spacer protection | |
| US20200058662A1 (en) | Transistors, Semiconductor Constructions, and Methods of Forming Semiconductor Constructions | |
| KR101745795B1 (ko) | 반도체 디바이스 및 이의 제조 방법 | |
| CN104124172A (zh) | 鳍式场效应晶体管及其形成方法 | |
| KR20160035378A (ko) | 반도체 장치 및 그 제조 방법 | |
| US9953976B2 (en) | Effective device formation for advanced technology nodes with aggressive fin-pitch scaling | |
| US20200020691A1 (en) | Semiconductor devices | |
| US20230037719A1 (en) | Methods of forming bottom dielectric isolation layers | |
| CN111916399B (zh) | 一种半导体器件的制备方法以及半导体器件 | |
| CN109087890B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN104282566A (zh) | 鳍式场效应晶体管及其形成方法 | |
| US20240194757A1 (en) | Multilayer inner spacer for gate-all-around device | |
| CN107644815B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN104143530A (zh) | 晶体管及其制作方法 | |
| CN115036370A (zh) | 半导体结构及其形成方法 | |
| WO2024123430A1 (en) | Multilayer inner spacer for gate-all-around device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |