CN108807536A - 制造鳍式场效晶体管的方法及半导体装置 - Google Patents

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Abstract

一种制造鳍式场效晶体管的方法及半导体装置。制造鳍式场效晶体管的方法包含在基板上形成鳍式结构，形成包覆鳍式结构的虚设栅极结构，在鳍式结构上方沉积层间介电(ILD)层，移除虚设栅极结构以暴露鳍式结构的一部分，及对鳍式结构的此部分执行蚀刻制程以减小鳍式结构的此部分的宽度。

Description

制造鳍式场效晶体管的方法及半导体装置
技术领域
本发明实施例是有关一种半导体装置；特别是关于一种具有减小宽度的鳍式场效晶体管；及关于一种具有减小宽度的鳍式场效晶体管的制备方法。
背景技术
在半导体集成电路(integrated circuit；IC)工业中，半导体集成电路材料及设计的技术进步已经产生了数代半导体集成电路，其中每一代都具有比上一代更小且更复杂的电路。在半导体集成电路发展的过程中，随着几何尺寸(即，使用制造制程可制造的最小元件(或线路))减小，功能密度(即，单位晶片面积的互连装置的数目)普遍地增加。这种缩小过程通常通过提高生产效率及降低额外成本而提供益处。这种缩小过程亦增大了半导体集成电路处理及制造的复杂性。
鳍式场效晶体管(Fin Field Effect Transistor，FinFET)为可被制造的一类半导体装置。在鳍式场效晶体管中，鳍片形状半导体结构形成于基板上。随后，形成包覆此鳍式结构的栅极装置。另外，在邻近于栅极结构的鳍式结构内，接着形成诸如源极/漏极区的主动区域。栅极装置及邻近的源极/漏极区因而形成具有通道的晶体管，此通道延伸穿过在此栅极下的鳍式结构。理想的鳍式结构具有充足的机械强度以及良好的载流子迁移率的特性。
发明内容
根据本揭露内容的多个实施方式，是提供一种制造鳍式场效晶体管的方法，方法包含在基板上形成鳍式结构。形成包覆鳍式结构的虚设栅极结构。量测鳍式结构的宽度。在鳍式结构上方沉积层间介电(ILD)层。移除虚设栅极结构。对于确定宽度超过预定阈值宽度值做出反应，而对鳍式结构的暴露部分执行蚀刻制程，以减小鳍式结构的暴露部分的宽度。
根据本揭露内容的多个实施方式，是提供一种制造鳍式场效晶体管的方法，方法包含在基板上形成鳍式结构。形成包覆鳍式结构的虚设栅极结构。在鳍式结构上方沉积层间介电(ILD)层。移除虚设栅极结构以暴露鳍式结构的部分。以及对鳍式结构的部分执行移除制程以减小鳍式结构的部分的宽度。
根据本揭露内容的多个实施方式，是提供一种半导体装置，包含基板，设置在基板上的鳍式结构，鳍式结构具有第一宽度。半导体装置还包含栅极结构，包覆鳍式结构。在栅极结构的第一边缘与栅极结构的第二边缘之间的鳍式结构的一部分具有小于第一宽度的第二宽度。
为使本揭露内容的上述及其他目的、特征和优点更明显易懂，下文特举出较佳实施例，并配合所附附图详细说明如下。
附图说明
当结合附图阅读时，从以下详细描述中可以更好地理解本揭露的各个方面。应注意，依据工业中的标凖实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1A、图1B、图1C、图1D、图1E及图1F为用于形成具有减小宽度的鳍式场效晶体管装置的说明性制程的示意图，是根据本揭露内容所述原理的一实例；
图2为具有减小宽度的鳍式场效晶体管装置的各特征的示意图，是根据本揭露内容所述原理的一实例；
图3为用于形成具有减小宽度的鳍式场效晶体管装置的流程图，是根据本揭露内容所述原理的一实例；
图4为鳍片宽度分布示意图，是根据本揭露内容所述原理的一实例；
图5A及图5B为包括氧化制程的鳍片修整制程的示意图，是根据本揭露内容所述原理的一实例；
图6A及图6B为多个鳍式结构的俯视示意图，是根据本揭露内容所述原理的一实例；
图7A、图7B、图7C及图7D为图6A及图6B中的装置的剖面示意图，是根据本揭露内容所述原理的一实例；
图8为具有修整的鳍片宽度的装置的俯视示意图，是根据本揭露内容所述原理的一实例。
具体实施方式
以下揭示案提供许多不同实施例或实例以用于实现所提供标的物的不同的特征。下文描述组件及排列的特定实例以简化本揭露。当然，这些仅仅为实例，并不旨在限制本揭露。举例而言，在随后描述中的在第二特征上方或在第二特征上形成第一特征可包括形成直接接触的第一特征和第二特征的实施例，还可以包括在第一特征及第二特征之间形成额外特征，从而使第一特征和第二特征不直接接触的实施例。另外，本揭露在各实例中可重复元件符号及/或字母。此重复是出于简化及清楚的目的，且本身不指示所论述各实施例及/或构造之间的关系。
另外，空间相对用语，诸如“下方”、“以下”、“下部”、“上方”、“上部”及类似者，在此用于简化描述附图所示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除附图中描绘的方向外，空间相对用语旨在包含于使用或操作中的装置的不同方向。设备可为不同的方向(旋转90度或在其他的方向)，并且在此使用的空间相关描述词也可相应地被解释。
如上所述，理想的鳍式结构具有充足的机械强度以及良好的载流子迁移率的特性。一般而言，较小的鳍片宽度可能具有较多结构弱点，因而可能易于损坏、变形或破裂。然而，较小的鳍片宽度亦提供较短的通道。较短的通道可以改进装置效能。因此，理想的是，具有能提供短通道的鳍式结构，但此鳍式结构具有足够的宽度以提供所需的结构支撑。
根据本揭露内容所述原理的一实例，鳍式场效晶体管装置具有由栅极结构所覆盖的减小宽度部分。此减小宽度提高了鳍式场效晶体管的效能。另外，不由栅极结构覆盖的鳍式部分可具有较大宽度，因而能提供所需的结构支撑。在一些实例中，制造这种装置包括在鳍式结构周围形成虚设栅极结构，沉积层间介电质(Interlayer Dielectric；ILD)及移除虚设栅极结构。在移除虚设栅极结构之后，暴露了鳍片的一部分，所述暴露部分后续将覆盖替换金属栅极结构。因此，可应用蚀刻制程以减小所述暴露部分的鳍式结构的宽度。鳍式结构的其他部分由层间介电质所覆盖，因而不受蚀刻制程影响。在蚀刻制程之后，可形成替换栅极。使用此方法，鳍式结构具有足够宽度以提供所需的结构强度、足够窄的通道区以便提供晶体管装置的改进效能。
图1A、图1B、图1C、图1D、图1E及图1F为用于形成具有减小宽度的鳍式场效晶体管装置制程的示意图。图1A绘示设置在基板102上的鳍式结构104。鳍式结构具有第一宽度106。图1A的左侧绘示鳍式结构104的俯视图。图1A的右侧绘示鳍式结构104的剖面图，其对应于在俯视图中绘示的截面A。
基板102可为含硅的半导体晶圆。此半导体晶圆可为在半导体制造制程中使用的标准晶圆。例如，半导体晶圆可为具有约300毫米直径的圆形晶圆。在一实例中，基板102包括晶体结构的硅。在一些实例中，基板102包括诸如锗的其他元素半导体，或诸如碳化硅、砷化镓、砷化铟及磷化铟的化合物半导体。基板102可包括一或多个层，由一或多个材料或组合物组成。基板102可包括绝缘体上硅(silicon on insulator；SOI)基板，其经应变/压缩以增强效能，基板102可包括包括磊晶区，包括隔离区，包括掺杂区，包括一或多个半导体装置或其部分，包括导电及/或非导电层，及/或包括其他特征及层。
鳍式结构104可以由各种方式制造。在一实例中，可通过图案化基板102制造鳍式结构104。例如，在基板102上的鳍式结构104可由相同的原始沉积层或晶圆所制成。经由光蚀刻制程，可蚀刻基板102以移除没有对应于鳍式结构104的区域处的材料。在一些实例中，鳍式结构104可通过在基板102上磊晶生长半导体层而制造。磊晶生长制程是经由载体气体提供半导体材料，并且在底层晶体基板上沉积成晶体结构。在磊晶生长半导体层形成于基板102上之后，可对此半导体层进行图案化，诸如光蚀刻制程，以形成鳍式结构104。在一些实例中，基于所欲形成的晶体管类型而对鳍式结构104进行掺杂。例如，对于PMOS晶体管，鳍式结构104可掺杂诸如砷的n型掺杂剂。对于NMOS晶体管，鳍式结构104可掺杂诸如硼的p型掺杂剂。鳍式结构104可原位掺杂或在其形成之后进行掺杂。
图1B绘示栅极结构108及源极/漏极区101的形成。栅极结构可为虚设栅极结构108。虚设栅极结构108可由诸如多晶硅的导电材料组成。虚设栅极结构108为最后由金属栅极结构替换的临时结构。在一些实例中，可使用光刻制程形成虚设栅极结构108。例如，多晶硅层可沉积于鳍式结构104上方。随后，光阻剂可沉积于多晶硅层上方。光阻剂可暴露于穿过遮罩的光源，接着显影以使光阻剂保留在待形成鳍式结构的区域的上方。随后，可应用蚀刻制程以移除没有被光阻剂覆盖的多晶硅材料。虚设栅极结构108可具有形成于两侧上的栅极间隔物105。
在形成虚设栅极结构108之后，可形成邻近于栅极结构的源极/漏极区101。源极/漏极区101可以各种方式形成。在一些实例中，可形成邻近于虚设栅极结构的轻微掺杂漏极(lightly doped drain；LDD)区域。在一些实例中，鳍式结构的一部分可被移除，并由磊晶生长的源极/漏极区替换。源极/漏极区101可基于正在形成的晶体管类型而掺杂特定类型的掺杂剂。例如，对于PMOS晶体管，源极/漏极区101可掺杂p型掺杂剂。对于NMOS晶体管，源极/漏极区101可掺杂n型掺杂剂。
在一些实例中，源极/漏极区101的形成可通过蚀刻鳍式结构104的一部分，以在鳍式结构104内产生空腔。此蚀刻制程可经设计，以在鳍式结构104内产生具有特定深度的空腔。在形成空腔之后，可应用磊晶生长制程以在空腔内磊晶生长源极/漏极区101。源极/漏极区101亦可原位掺杂。换言之，在形成源极/漏极区101时可将所需的掺杂物质植入源极/漏极区101。源极/漏极区101可包括与鳍式结构104相同类型的半导体材料(例如，硅)。然而，在一些实例中，源极/漏极区101可包括诸如硅锗的化合物半导体。
图1C绘示在鳍式结构104及虚设栅极结构108上方的层间介电层110的形成。在一些实例中，通过沉积诸如二氧化硅(SiO2)的介电材料形成层间介电层110。随后，应用化学机械研磨(Chemical Mechanical Polishing；CMP)制程以暴露虚设栅极结构108的顶表面。化学机械研磨制程包括机械部分及化学部分。机械部分包括磨料颗粒，而化学部分包括化学腐蚀剂。在一些实例中，虚设栅极结构108顶表面可包括研磨停止层。这种研磨停止层可抵抗化学机械研磨处理，因而化学机械研磨制程的应用是发生于到达研磨停止层之前。如俯视图中所示，没有被虚设栅极结构108覆盖的鳍式结构的部分109，其仍然由层间介电层110覆盖。
图1D绘示虚设栅极结构108的移除。移除制程在层间介电层110内留下沟槽115。沟槽暴露鳍式结构104。如上所述，虚设栅极结构108为最后由金属栅极结构替换的临时结构。在一些实例中，可使用蚀刻制程移除虚设栅极结构108。蚀刻制程可为诸如各向异性制程的干式蚀刻制程。干式蚀刻制程包括引导离子到基板上以自基板上移除材料。干式蚀刻制程可为选择性的，以便移除一些类型的材料而大体上完整地留下其他类型材料。举例而言，蚀刻制程可为选择性的，以便移除虚设栅极结构108的材料而大体上完整地留下层间介电层110的材料。例如，可设计蚀刻制程以移除多晶硅，而大体上完整地留下二氧化硅。在完成蚀刻制程111之后，可暴露鳍式结构104的侧面以及顶表面。
图1E绘示蚀刻制程，所述蚀刻制程减小、或修整鳍式结构104的宽度。具体地，蚀刻制程113将鳍式结构的宽度自第一宽度106减小至第二宽度112。在一些实例中，第二宽度112小于第一宽度106约0至10纳米的范围内。例如，蚀刻制程113可自鳍式结构104的每个侧面移除约0至5纳米。在本实例中，蚀刻制程113没有减小在栅极间隔物105下的鳍式结构104的宽度。
在一些实例中，可对于某些条件，做出执行蚀刻制程113的反应。例如，在形成虚设栅极结构108之后，可量测虚设栅极结构108的宽度。如若虚设栅极结构的宽度低于预定阈值宽度值，则可决定不执行蚀刻制程113。然而，如若虚设栅极结构108的量测宽度大于预定阈值宽度值，则可应用蚀刻制程113以减小鳍式结构104的宽度。
在一些实例中，调整蚀刻制程113以将鳍式结构的宽度减小至小于预定阈值宽度值的宽度值。在一些实例中，宽度值可为预定值。例如，预定宽度值可为10纳米。如若预定阈值宽度值为12纳米，而量测宽度为20纳米，则可应用蚀刻制程113以减小鳍式结构宽度约10纳米，以将鳍式结构的宽度减小至预定宽度值10纳米。在另一实例中，如若量测宽度为15纳米时，则可调整蚀刻制程113以减小鳍式结构104的宽度约5纳米，以形成预定宽度约10纳米。
蚀刻制程113可为各向同性蚀刻制程诸如湿式蚀刻制程。在一些实例中，可调整蚀刻制程113，以减小所需的宽度。例如，若决定宽度应减小5纳米，则可相应的设置蚀刻制程113的参数，诸如应用制程的时间。若决定宽度应减小10纳米，则亦可相应的调整蚀刻制程的参数。
图1F绘示替换金属栅极117的形成。替换金属栅极117形成于沟槽115内，此沟槽115是通过蚀刻制程111以移除虚设栅极结构108所形成。替换金属栅极117可包括若干层。在本实例中，替换金属栅极117包括栅极介电层114及金属层116。
栅极介电层114用于将金属层116与通道分隔。所述通道是指在源极/漏极区101之间延伸的鳍式结构部分。在一些实例中，可通过氧化鳍式结构104的半导体材料形成栅极介电层114。例如，若鳍式结构104由硅组成，则可使用氧化制程以在鳍式结构104的周围及在底层基板102之上形成二氧化硅层。此二氧化硅层可具有在5至100纳米的范围内的厚度。
金属层116为晶体管的栅极结构提供导电性质。金属层116可包括由不同材料组成的各种不同次层。例如，金属层116可包括由诸如铝、钽、钨及其他合适导电材料的不同材料组成的各层。金属层116可依为栅极结构所属的晶体管装置提供所需的性能特点。
使用如图1A至图1F中所绘示的制程，可在栅极结构位置处，形成具有减小宽度的鳍式结构。没有对应于栅极结构的区域，可能具有较大的宽度并提供较大的机械稳定性。另外，在栅极结构下的鳍式结构104的部分则具有减小的宽度，以提供较好的装置效能。另外，尽管鳍式结构104仅绘示了单个晶体管，但亦可能在鳍式结构104内形成多个晶体管。
在图1A至图1F中以一种方式绘示半导体装置，以便传递本揭露内容描述的原理，但其不一定表示使用此种原理制造的实际半导体装置的几何形状及尺寸。例如，尽管所绘示的鳍式结构大体上为矩形，但是熟悉此技术者应理解，实际鳍式结构可能不一定为完美的矩形。例如，实际鳍式结构可包括圆角及轻微地非直线表面。另外，实际鳍式结构可朝着鳍式结构的上部逐渐变细。
图2为具有减小宽度的鳍式场效晶体管装置的各特征的示意图。具体而言，图2绘示两个不同鳍式结构201、203。原来形成时的第一鳍式结构201具有大于预定阈值宽度值的宽度206。因而，可决定使用如上所述的制造制程，以使与栅极结构重迭的部分204缩减至减小宽度210。没有由栅极结构覆盖的部分202则保留原始宽度206。
在一些实例中，宽度在部分202与部分204之间的晶体管附近的区域212中逐渐地变化。具体而言，宽度在自部分204至部分202延伸的区域212中增大。例如，在如上所述的修整蚀刻制程113之后，在鳍式结构的暴露部分与鳍式结构的未暴露部分之间的鳍式结构的宽度逐渐地变化。
如上所述，在一些实例中，执行蚀刻制程113是对于确定超过预定阈值宽度值的宽度所做出的反应。因此，如果鳍式结构的量测宽度小于预定阈值宽度值，则可不应用修整蚀刻制程113。鳍式结构203为这种方案的实例。鳍式结构203的原始宽度208小于预定阈值宽度值，因而不应用修整制程。在一些实例中，鳍式结构203的原始宽度208可类似于鳍式结构201的减小宽度210。
图3为用于形成具有减小宽度的鳍式场效晶体管装置的说明性方法的流程图。根据本实例，方法300包括在基板上形成鳍式结构的制程302。鳍式结构可以各种方式制造。在一实例中，可通过图案化基板制造鳍式结构。例如，在基板上的鳍式结构可由相同的原始沉积层或晶圆所制成。经由光蚀刻制程，可蚀刻基板以移除没有对应于鳍式结构的区域处的材料。在一些实例中，鳍式结构可通过在基板上磊晶生长半导体层而制造。在磊晶生长半导体层形成于基板上之后，可对此半导体层应用诸如光刻制程的图案化制程以形成鳍式结构。在一些实例中，基于所欲形成的晶体管类型而对鳍式结构进行掺杂。例如，对于PMOS晶体管，鳍式结构可掺杂n型掺杂剂。对于NMOS晶体管，鳍式结构可掺杂p型掺杂剂。鳍式结构可原位掺杂或在其形成之后进行掺杂。
根据本实例，方法300进一步包括形成包覆鳍式结构的虚设栅极结构的制程304。虚设栅极结构可由诸如多晶硅的导电材料组成。虚设栅极结构为最后由金属栅极结构替换的临时结构。在一些实例中，可使用光蚀刻制程形成虚设栅极结构。例如，多晶硅层可沉积于鳍式结构上方。随后，光阻剂可沉积于多晶硅层上方。光阻剂可暴露于穿过遮罩的光源，接着显影以使得光阻剂保留在待形成鳍式结构的区域的上方。随后，可应用蚀刻制程以移除没有被光阻剂覆盖的多晶硅材料。
根据本实例，方法300进一步包括量测鳍式结构的宽度的制程306。可使用各种量测工具进行此量测。例如，可使用扫描电子显微镜(scanning electron microscope；SEM)或经由透射电子显微术(transmission electron microscopy；TEM)进行量测制程。其他的量测方法亦可用于此量测制程。
根据本实例，方法300进一步包括在鳍式结构上方沉积层间介电(ILD)层的制程308。在一些实例中，通过沉积诸如二氧化硅的介电材料形成层间介电层。随后，应用化学机械研磨制程以暴露栅极结构的顶表面。在一些实例中，虚设栅极结构的顶表面可包括研磨停止层。这种研磨停止层可抵抗化学机械研磨处理，因而化学机械研磨制程的应用是发生于到达研磨停止层之前。如俯视图中所示，没有被虚设栅极结构覆盖的鳍式结构的部分，其仍然由层间介电层覆盖。
根据本实例，方法300包括移除虚设栅极结构的制程310。移除制程在层间介电层内留下沟槽。此沟槽暴露鳍式结构。如上所述，虚设栅极结构为最后由金属栅极结构替换的临时结构。在一些实例中，可使用蚀刻制程移除虚设栅极结构。蚀刻制程可为各向异性制程诸如干式蚀刻制程的。干式蚀刻制程可为选择性的，以便移除虚设栅极结构的材料而大体上完整地留下层间介电质的材料。例如，可设计蚀刻制程以移除多晶硅，而大体上完整地留下二氧化硅。在完成蚀刻制程之后，可暴露鳍式结构的侧面以及顶表面。
根据本实例，方法300包括制程312，其是对于确定超过预定阈值宽度值的宽度做出反应，而对鳍式结构的暴露部分执行蚀刻制程以减小鳍式结构的暴露部分的宽度。如上所述，可对于某些条件，做出执行蚀刻制程的反应，尤其是确定宽度超过预定阈值宽度值。例如，在形成虚设栅极结构之后，可量测虚设栅极结构的宽度。若虚设栅极结构的宽度低于预定阈值宽度值，则可决定不执行蚀刻制程。然而，若虚设栅极结构的量测宽度大于预定阈值宽度值，则可应用蚀刻制程以减小鳍式结构的宽度。
在一些实例中，配置蚀刻制程以将鳍式结构的宽度减小至一减小宽度，此减小宽度小于预定阈值宽度值。在一些实例中，减小宽度可为预定值。例如，预定减小宽度可为10纳米。若预定阈值宽度值为12纳米，而量测宽度为20纳米，则可应用蚀刻制程以减小鳍式结构宽度约10纳米，以将鳍式结构的宽度减小至预定减小宽度10纳米。在另一实例中，若量测宽度为15纳米时，则可配置蚀刻制程以减小鳍式结构的宽度约5纳米，以形成预定减小宽度约10纳米。
使用如上所述的方法，可在栅极结构位置处，形成具有减小宽度的鳍式结构。没有对应于栅极结构的区域，可能具有较大的宽度并提供较大的机械稳定性。另外，在栅极结构下的鳍式结构的部分具有减小宽度，以提供较好的装置效能。另外，尽管鳍式结构仅绘示了单个晶体管，但亦可能在鳍式结构内形成多个晶体管。
另外，使用本揭露内容描述的原理，可使各晶圆间的鳍片宽度具有较大的一致性。换言的，这能使在制造一组晶圆时，这组晶圆的鳍片宽度具有较窄分布。这是有益的，因为其允许目标鳍片宽度的设定低于其原本可能的宽度。
图4为鳍片宽度分布示意图400。根据本实例，横轴404表示鳍片宽度，纵轴402表示在特定鳍片宽度处的晶圆数目。第一虚线表示最小鳍片宽度406。换言之，线406表示一宽度，若形成此宽度的鳍片，则其具有过高的机率产生缺陷。当使用本揭露内容描述的原理时，第二虚线表示鳍片宽度目标408。当不是使用本揭露内容描述的原理时，第三虚线表示鳍片宽度目标410。当不是使用本揭露内容描述的原理时，目标的鳍片宽度的分布414较宽。各制程不一致导致晶圆间的鳍式结构最后宽度的微小变动。例如，10纳米的目标可能导致鳍式结构在8.0纳米至12.0纳米的范围中变化。
通过使用如上所述的鳍片修整制程，鳍片宽度的分布412较小。因此，可设置更小的目标408，因为更窄的分布曲线减小了鳍片宽度小于最小鳍片宽度406的风险。例如，若分布范围为+/-0.5纳米，而最小宽度为7.0纳米，则目标408可设置为8纳米而不是10纳米。较小的尺寸特征更加有利，因为可安装更多特征于晶片上，并且其消耗的电力可能更少。
图5A及图5B为包括氧化制程的鳍修整制程的示意图。如上所述，可使用蚀刻制程诸如湿式蚀刻制程修整鳍式结构104。在一些实例中，可经由使用氧化制程以改进蚀刻制程。
图5A绘示应用氧化制程504以形成围绕鳍式结构104的氧化层502。具体而言，氧化制程504将鳍式结构104的外部部分转变成氧化物材料层502。例如，若鳍式结构104由硅组成，则氧化物材料层502可为氧化硅。
在一些实例中，氧化制程504可为化学氧化制程。例如，氧化制程504可包括过氧化硫混合物(Sulfur Peroxide Mixture；SPM)的应用。所述过氧化硫混合物可在室温下应用。通过氧化制程504所形成的氧化物材料层502，其厚度可为约1纳米。在一些实例中，厚度可在约0.5至1.5纳米的范围内。
图5B绘示用以移除氧化物材料层502的移除制程506。因为氧化物材料层502由鳍式结构104的外部部分组成，所以氧化物材料层502的移除，减小了鳍式结构104的宽度。移除制程506可为蚀刻制程。例如，移除制程506可为湿式蚀刻制程。此种蚀刻制程可为选择性的，以便移除氧化物材料层502，而对鳍式结构104的半导体材料具有微不足道的影响。在移除制程506之后，鳍式结构104的暴露部分具有减小宽度508。换言之，在栅极间隔物及层间介电层110下的鳍式结构104的部分可具有原始宽度106。
如同上述的修整制程，仅当量测的宽度大于预定阈值时，应用氧化制程504及移除制程506。具体而言，在应用制造制程以形成特定晶圆的鳍式结构104之后，可使用各量测技术量测所述鳍式结构。若鳍式结构宽度低于预定阈值，则不再进行修整。然而，若鳍式结构宽度高于预定阈值，则可执行诸如如上所述的氧化及移除制程的修整制程。
图6A及图6B为与晶体管装置相关的多个鳍式结构602a、602b、604a、604b的俯视示意图。图6A绘示在移除虚设栅极结构以暴露鳍式结构602a、602b、604a、604b之后及在应用修整制程以减小鳍式结构602a、602b、604a、604b的宽度之前的鳍式结构602a、602b、604a、604b的俯视图。图6B绘示在应用鳍片修整制程以减小鳍式结构602a、602b、604a、604b的暴露部分的宽度之后的鳍式结构602a、602b、604a、604b的俯视图。
鳍式结构602a、602b、604a、604b可以类似于如上所述的鳍式结构104的方式形成。根据本实例，鳍式结构602a及602b与n型晶体管相关，而鳍式结构604a及604b与p型晶体管相关。在移除虚设栅极的情况下，暴露栅极间隔物606之间的鳍式结构602a、602b、604a、604b的部分。栅极间隔物606可类似于如上所述的栅极间隔物105。
鳍式结构602a、602b、604a、604b亦包括源极/漏极区610a、610b、608a、608b。具体而言，源极/漏极区610a、610b形成于鳍式结构602a、602b上并与n型晶体管相关。源极/漏极区608a、608b形成于鳍式结构604a、604b上并与p型晶体管相关。源极/漏极区608a、608b、610a、610b可类似于如上所述的源极/漏极区101。具体而言，可使用磊晶生长制程形成源极/漏极区608a、608b、610a、610b，并且可原位掺杂以使其具有所需的电性性质。
图7A、图7B、图7C及图7D为图6A及图6B中的装置的剖面示意图。图7A绘示在移除虚设栅极结构之后及在修整彼等鳍式结构602a、602b、604a、604b的宽度之前的鳍式结构602a、602b、604a、604b的剖面图(沿图6A的线7A)。因而，鳍式结构602a、602b、604a、604b暴露于间隙702内。在本实例中，鳍式结构602a、602b、604a、604b的下部部分嵌入在浅沟渠隔离(Shallow Trench Isolation；STI)区域704内。因而，鳍式结构602a、602b、604a、604b的下部部分将不暴露于鳍片修整制程中。在一些实例中，p型晶体管的鳍式结构604a、604b可由不同于n型晶体管的鳍式结构602a、602b的半导体材料组成。例如，鳍式结构604a、604b的上部可由硅锗组成，而鳍式结构602a、602b可由硅组成。
图7B绘示在应用鳍片修整制程之后的鳍式结构602a、602b、604a、604b的剖面图(沿图6B的线7B)。因而，鳍式结构602a、602b、604a、604b具有减小宽度。因为仅鳍式结构602a、602b、604a、604b的上部暴露于鳍片修整制程，鳍式结构602a、602b、604a、604b的上部具有修整宽度，而鳍式结构602a、602b、604a、604b的下部部分的宽度大体上相同。
图7C绘示在应用鳍片修整制程之后在栅极间隔物606下方的鳍式结构602a、602b、604a、604b的剖面图(沿图6B的线7C)。因为栅极间隔物606保护鳍式结构602a、602b、604a、604b免于鳍片修整制程，所以栅极间隔物606下的鳍式结构602a、602b、604a、604b的宽度类似于如图7A中绘示的鳍片修整制程之前的鳍式结构602a、602b、604a、604b的宽度。
图7D绘示形成源极/漏极区610a、610b、608a、608b位置处的鳍式结构602a、602b、604a、604b的剖面图(沿图6B的线7D)。在本实例中，作为n型晶体管的源极/漏极区610a、610b的形成，是不同于作为p型晶体管的源极/漏极区608a、608b。具体而言，使源极/漏极区610a、610b生长至足够大，以便使它们合并在一起。相反地，源极/漏极区608a、608b则不合并在一起。源极/漏极区610a、610b可由不同于源极/漏极区608a、608b的半导体材料组成。源极/漏极区610a、610b可具有不同于源极/漏极区608a、608b的掺杂浓度。源极/漏极区610a、610b可进行不同于源极/漏极区608a、608b的应变或压缩。因为在源极/漏极区下的鳍式结构610a、610b、608a、608b的部分不暴露于鳍片修整制程中，所以鳍式结构的这些部分的宽度不受影响。
图8为具有修整的鳍片宽度的装置的俯视示意图。图8绘示鳍式结构602a的局部放大图。鳍式结构602a具有在栅极间隔物606之间的宽度802及在栅极间隔物606下的宽度804，所述宽度804大于所述宽度802。给予鳍式结构一“哑铃”形状。
根据一实例，一种方法包括在基板上形成鳍式结构，形成包覆鳍式结构的虚设栅极结构，量测鳍式结构的宽度，在鳍式结构上方沉积层间介电(ILD)层，移除虚设栅极结构，及对于确定宽度超过预定阈值宽度值做出反应，而对鳍式结构的暴露部分执行蚀刻制程以减小鳍式结构的暴露部分的宽度。
在本揭露内容所述的其他实例中，方法进一步包含在鳍式结构的暴露部分上方沉积介电材料。
在本揭露内容所述的其他实例中，方法进一步包含在介电材料上方沉积金属栅极层。
在本文所述的其他实例中，其中应用蚀刻制程以将暴露部分的宽度减小至一预定减小宽度。
在本文所述的其他实例中，应用蚀刻制程历时一段时间，其是部分基于在蚀刻制程之前的鳍式结构的量测宽度。
在本文所述的其他实例中，其中虚设栅极结构包含多晶硅材料。
在本文所述的其他实例中，方法进一步包含在移除虚设栅极结构之前，在虚设栅极结构的两侧上的鳍式结构内形成源极/漏极区。
在本文所述的其他实例中，在蚀刻制程之后，在鳍式结构的暴露部分与鳍式结构的未暴露部分之间的鳍式结构的宽度逐渐地变化。
在本文所述的其他实例中，其中蚀刻制程为各向同性蚀刻制程。
根据本文所述原理的一实例，一种方法包括在基板上形成鳍式结构，形成包覆鳍式结构的虚设栅极结构，在鳍式结构上方沉积层间介电(ILD)层，移除虚设栅极结构以暴露鳍式结构的一部分，及对鳍式结构的部分执行移除制程以减小鳍式结构的部分的宽度。
在本文所述的其他实例中，方法进一步包含在执行移除制程之前，量测鳍式结构的宽度。
在本文所述的其他实例中，所述执行移除制程是对于确定在移除制程之前的鳍式结构的宽度超过预定阈值宽度值所做出的反应。
在本文所述的其他实例中，配置所述移除制程以将鳍式结构的宽度减小至减小宽度，减小宽度小于预定阈值宽度值。
在本文所述的其他实例中，所述移除制程包含对鳍式结构的暴露部分执行氧化制程以自鳍式结构的暴露部分的外部部分产生氧化物材料层。
在本文所述的其他实例中，方法进一步包含在执行氧化制程之后，应用蚀刻制程以移除氧化物材料层。
在本文所述的其他实例中，方法进一步包含在鳍式结构的部分上方形成金属置换栅极。
在本文所述的其他实例中，其中所述移除制程包含湿式蚀刻制程。
根据一实例，半导体装置包括基板、设置在基板上的鳍式结构，此鳍式结构具有第一宽度。装置进一步包括包覆鳍式结构的栅极结构。在栅极结构的第一边缘与栅极结构的第二边缘之间的鳍式结构的部分具有小于第一宽度的第二宽度。
在本文所述的其他实例中，其中在栅极结构的第一边缘与第二边缘之间的鳍式结构的部分的宽度，在邻近于第一边缘及第二边缘时，逐渐地延长至第一宽度。
在本文所述的其他实例中，其中栅极结构包含栅极介电质及金属栅极结构。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (10)

1.一种制造鳍式场效晶体管的方法，其特征在于，该方法包含以下步骤：
在一基板上形成一鳍式结构；
形成一包覆该鳍式结构的虚设栅极结构；
量测该鳍式结构的一宽度；
在该鳍式结构上方沉积一层间介电层；
移除该虚设栅极结构；以及
对于确定该宽度超过一预定阈值宽度值做出反应，而对该鳍式结构的一暴露部分执行一蚀刻制程，以减小该鳍式结构的该暴露部分的一宽度。
2.如权利要求1所述的制造鳍式场效晶体管的方法，其特征在于，进一步包含，在该鳍式结构的该暴露部分上方沉积一介电材料。
3.如权利要求2所述的制造鳍式场效晶体管的方法，其特征在于，进一步包含，在该介电材料上方沉积一金属栅极层。
4.如权利要求1所述的制造鳍式场效晶体管的方法，其特征在于，进一步包含，在移除该虚设栅极结构之前，在该虚设栅极结构的两侧上的该鳍式结构内形成源极/漏极区。
5.如权利要求1所述的制造鳍式场效晶体管的方法，其特征在于，在该蚀刻制程之后，在该鳍式结构的该暴露部分与该鳍式结构的一未暴露部分之间的该鳍式结构的一宽度逐渐地变化。
6.一种制造鳍式场效晶体管的方法，其特征在于，该方法包含以下步骤：
在一基板上形成一鳍式结构；
形成一包覆该鳍式结构的虚设栅极结构；
在该鳍式结构上方沉积一层间介电层；
移除该虚设栅极结构以暴露该鳍式结构的一部分；以及
对该鳍式结构的该部分执行一移除制程以减小该鳍式结构的该部分的一宽度。
7.如权利要求6所述的制造鳍式场效晶体管的方法，其特征在于，进一步包含，在执行该移除制程之前，量测该鳍式结构的一宽度。
8.如权利要求7所述的制造鳍式场效晶体管的方法，其特征在于，执行该移除制程是对于确定在该移除制程之前的该鳍式结构的该宽度超过一预定阈值宽度值所做出的反应。
9.如权利要求7所述的制造鳍式场效晶体管的方法，其特征在于，该移除制程包含对该鳍式结构的一暴露部分执行一氧化制程以自该鳍式结构的该暴露部分的外部部分产生一氧化物材料层。
10.一种半导体装置，其特征在于，包含：
一基板；
一鳍式结构，设置在该基板上，该鳍式结构具有一第一宽度；以及
一栅极结构，包覆该鳍式结构；
其中在该栅极结构的一第一边缘与该栅极结构的一第二边缘之间的该鳍式结构的一部分具有小于该第一宽度的一第二宽度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261523A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11949002B2 (en) 2018-11-30 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200083981A (ko) * 2017-11-30 2020-07-09 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US11158726B2 (en) 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
KR20220022576A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200574A1 (en) * 2003-04-11 2004-10-14 Applied Materials, Inc. Method for controlling a process for fabricating integrated devices
US20130313610A1 (en) * 2011-12-22 2013-11-28 Bernhard Sell Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US20140306286A1 (en) * 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
CN104124172A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104124171A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 P型鳍式场效应晶体管及其形成方法
CN104282566A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104347690A (zh) * 2013-07-30 2015-02-11 三星电子株式会社 具有场效应晶体管的半导体器件
CN104576388A (zh) * 2013-10-14 2015-04-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其制作方法
US20170005090A1 (en) * 2015-06-30 2017-01-05 International Business Machines Corporation FINFET with U-Shaped Channel
CN106504990A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 半导体装置以及制造鳍式场效晶体管装置的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US8257546B2 (en) * 2003-04-11 2012-09-04 Applied Materials, Inc. Method and system for monitoring an etch process
US6967175B1 (en) * 2003-12-04 2005-11-22 Advanced Micro Devices, Inc. Damascene gate semiconductor processing with local thinning of channel region
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7531423B2 (en) * 2005-12-22 2009-05-12 International Business Machines Corporation Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same
US7888750B2 (en) * 2008-02-19 2011-02-15 International Business Machines Corporation Multi-fin multi-gate field effect transistor with tailored drive current
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US9087687B2 (en) * 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8546891B2 (en) 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US8969974B2 (en) * 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
KR101994237B1 (ko) * 2012-08-28 2019-06-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
EP2709156A3 (en) * 2012-09-14 2014-04-23 Imec Band engineered semiconductor device and method for manufacturing thereof
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9263554B2 (en) 2013-06-04 2016-02-16 International Business Machines Corporation Localized fin width scaling using a hydrogen anneal
US9230992B2 (en) * 2014-04-30 2016-01-05 International Business Machines Corporation Semiconductor device including gate channel having adjusted threshold voltage
US9112032B1 (en) 2014-06-16 2015-08-18 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices
US20160027775A1 (en) 2014-07-25 2016-01-28 Globalfoundries Inc. Dual-width fin structure for finfets devices
US9324713B1 (en) 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
US9711533B2 (en) 2015-10-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having different source/drain proximities for input/output devices and non-input/output devices and the method of fabrication thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200574A1 (en) * 2003-04-11 2004-10-14 Applied Materials, Inc. Method for controlling a process for fabricating integrated devices
US20130313610A1 (en) * 2011-12-22 2013-11-28 Bernhard Sell Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US20140306286A1 (en) * 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
CN104124172A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104124171A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 P型鳍式场效应晶体管及其形成方法
CN104282566A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104347690A (zh) * 2013-07-30 2015-02-11 三星电子株式会社 具有场效应晶体管的半导体器件
CN104576388A (zh) * 2013-10-14 2015-04-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其制作方法
US20170005090A1 (en) * 2015-06-30 2017-01-05 International Business Machines Corporation FINFET with U-Shaped Channel
CN106504990A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 半导体装置以及制造鳍式场效晶体管装置的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261523A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111261523B (zh) * 2018-11-30 2023-12-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11949002B2 (en) 2018-11-30 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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