CN111261523A - 半导体器件及其形成方法 - Google Patents

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Abstract

在实施例中，一种方法包括：形成从衬底延伸的鳍，鳍在形成之后具有第一宽度和第一高度；在鳍的沟道区上方形成伪栅极堆叠件；在与沟道区相邻的鳍中生长外延源极/漏极；以及在生长外延源极/漏极之后，用金属栅极堆叠件替换伪栅极堆叠件，在替换之前，鳍的沟道区具有第一宽度和第一高度，在替换之后，鳍的沟道区具有第二宽度和第二高度，第二宽度小于第一宽度，第二高度小于第一高度。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸继续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应该解决的其他问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：形成从衬底延伸的鳍，在所述形成之后，所述鳍具有第一宽度和第一高度；在所述鳍的沟道区上方形成伪栅极堆叠件；在与所述沟道区相邻的所述鳍中生长外延源极/漏极；以及在生长所述外延源极/漏极之后，用金属栅极堆叠件替换所述伪栅极堆叠件，在所述替换之前，所述鳍的所述沟道区具有所述第一宽度和所述第一高度，在所述替换之后，所述鳍的所述沟道区具有第二宽度和第二高度，所述第二宽度小于所述第一宽度，所述第二高度小于所述第一高度。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在所述鳍周围形成浅沟槽隔离(STI)区，所述鳍从相邻的浅沟槽隔离区之间延伸，在所述形成之后，所述鳍具有第一宽度和第一高度；在所述浅沟槽隔离区和所述鳍上形成伪栅极堆叠件；在与所述伪栅极堆叠件相邻的所述鳍中生长源极/漏极区，在所述生长之后，所述鳍的部分保持所述第一宽度和所述第一高度；去除所述伪栅极堆叠件以形成暴露所述鳍的所述部分的凹槽；在去除所述伪栅极堆叠件之后，修整由所述凹槽暴露的所述鳍的所述部分，在所述修整之后，所述鳍的修整部分具有第二宽度和第二高度，所述第二宽度小于所述第一宽度，所述第二高度为小于所述第一高度；以及在所述鳍的修整部分上形成金属栅极堆叠件。
本发明的又一实施例提供了一种半导体器件，包括：鳍，从衬底延伸；金属栅极堆叠件，位于所述鳍的沟道区上方；轻掺杂源极/漏极(LDD)区，位于与所述沟道区相邻的所述鳍中，所述轻掺杂源极/漏极区具有凹形最顶部表面，所述凹形最顶部表面设置在所述沟道区之上；外延源极/漏极，位于与所述轻掺杂源极/漏极区相邻的所述鳍中，所述轻掺杂源极/漏极区的所述凹形最顶部表面从所述外延源极/漏极的侧壁延伸到所述金属栅极堆叠件的侧壁；以及栅极间隔件，具有沿所述金属栅极堆叠件的侧壁延伸的第一部分和沿所述轻掺杂源极/漏极区的所述凹形最顶部表面延伸的第二部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4和图5是根据一些实施例的FinFET的制造中的中间阶段的三维视图。
图6A、图6B、图7A、图7B、图8A、图8B、图8C、图8D、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A和图15B是根据一些实施例的FinFET的制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，鳍式场效应晶体管(FinFET)在后栅极工艺中由鳍(例如，半导体条)形成。在鳍修整工艺中修整鳍，这可以增强所得FinFET的栅极控制并减小所得FinFET中的短沟道效应(SCE)。然而，鳍修整工艺被延迟，直到形成源极/漏极区之后。具体地，在去除伪栅极堆叠件之后并且在形成替换栅极堆叠件之前执行鳍修整工艺。延迟鳍修整工艺允许在用于形成源极/漏极区的外延生长工艺期间获得更大的鳍表面积。此外，在形成源极/漏极区之后执行鳍修整工艺允许FinFET的沟道区与FinFET的源极/漏极区之间的垂直距离减小，这可以减小FinFET中的电流拥挤效应。因此，可以改善所得FinFET在一些应用(例如，直流应用、环形振荡器应用等)中的性能。
图1示出了根据一些实施例的三维视图中的简化FinFET的示例。为清楚起见，省略了FinFET的一些其他部件(下面讨论)。示出的FinFET可以以例如一个晶体管或多个晶体管(诸如两个晶体管)操作的方式电连接或耦合。
FinFET包括从衬底50延伸的鳍52。隔离区54设置在衬底50上方，并且鳍52在相邻隔离区54之上和之间突出。尽管隔离区54被描述/示出为与衬底50分隔开，如本文所用，术语“衬底”可以用于仅指半导体衬底或包括隔离区的半导体衬底。另外，尽管鳍52被示出为衬底50的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在这种情况下，鳍52指的是在相邻的隔离区54之间延伸的部分。
栅极电介质94沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极96位于栅极电介质94上方。源极/漏极区82相对于栅极电介质94和栅电极96设置在鳍52的相对侧中。在形成多个晶体管的实施例中，源极/漏极区82可以在各个晶体管之间共享。在其中一个晶体管由多个鳍52形成的实施例中，相邻的源极/漏极区82可以电连接，诸如通过外延生长来合并源极/漏极区82，或者通过相同的源极/漏极接触件耦合源极/漏极区82。
图1还示出了几个参考横截面。横截面A-A沿着栅电极96的纵轴并且在例如垂直于源极/漏极区82之间的电流方向的方向上。横截面B-B垂直于横截面A-A并且沿着鳍52的纵轴并且在例如源极/漏极区82之间的电流的方向上。横截面C-C平行于横截面A-A并且延伸穿过源极/漏极区82。为清楚起见，后续附图参考这些参考横截面。
图2、图3、图4和图5是根据一些实施例的FinFET的制造中的中间阶段的三维视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，衬底可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理地分隔开，并且任何数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)可以设置在区域50N和区域50P之间。
在图3中，鳍52形成在衬底50中。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法图案化鳍52。例如，可以使用一个或多个光刻工艺来图案化鳍52，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
在图4中，在沟槽50上方和相邻的鳍52之间形成浅沟槽隔离(STI)区54。作为形成STI区54的示例，在中间结构上方形成绝缘材料。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料使得多余的绝缘材料覆盖鳍52。虽然绝缘材料被示出为单层，但是一些实施例可以使用多个层。例如，在一些实施例中，可首先沿衬底50和鳍52的表面形成衬垫(未示出)。此后，可在衬垫上方形成填充材料，诸如上面讨论的那些。
然后，将去除工艺施加于绝缘材料，以去除鳍52上方的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺暴露出鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料的顶面是齐平的。
然后使绝缘材料凹进以形成STI区54。使绝缘材料凹进，使得区域50N中和区域50P中的鳍52的上部从相邻的STI区54之间突出。在凹进之后，鳍52的上部具有宽度W1和高度H1。宽度W1和高度H1是鳍52的未修整的宽度和高度，并且随后在鳍修整工艺期间减小(下面进一步讨论)。在一些实施例中，未修整的宽度W1在约3nm至约10nm的范围内，并且未修整的高度H1在约10nm至约90nm的范围内。此外，STI区54的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。通过适当的蚀刻，STI区54的顶面可以形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区54凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用合适的蚀刻工艺的化学氧化物去除，例如使用稀释的氢氟酸(dHF)。
上述工艺仅是如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺形成鳍。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，在用鳍52平坦化STI区54的绝缘材料之后，可以使鳍52凹进，并且可以在凹进的鳍52上方外延生长不同于鳍52的材料。在这样的实施例中，鳍52包括凹进材料以及设置在凹进材料上方的外延生长材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，使得异质外延结构从介电层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，外延生长材料可以在生长期间原位掺杂，这可以避免先前和随后的注入，但是可以一起使用原位和注入掺杂。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)来实现区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区54上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术对光刻胶进行图案化。一旦光刻胶被图案化，就在区域50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到区域50N中，诸如NMOS区域。n型杂质可以是磷、砷、锑等，在该区域中注入浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入区域50P之后，在区域50P中的鳍52和STI区54上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术对光刻胶进行图案化。一旦光刻胶被图案化，就可以在区域50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到诸如PMOS区域的区域50P中。p型杂质可以是硼、BF2、铟等，在该区域中注入浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，可以去除光刻胶，诸如通过可接受的灰化工艺。
在区域50N和区域50P的注入之后，可以执行退火以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是可以一起使用原位和注入掺杂。
在图5中，在鳍52上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪介电层60上方，然后诸如通过CMP平坦化。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料，并且可以选自包括非晶硅、多晶体硅(多晶硅)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由其他材料制成，这些材料具有与隔离区的蚀刻的高蚀刻选择性。掩模层64可以包括例如SiN、SiON等。在该示例中，在区域50N和区域50P上形成单个伪介电层60、单个伪栅极层62和单个掩模层64，覆盖STI区54。应注意，这些层被示出用于仅用于说明目的。在一些实施例中，伪介电层60可以不是连续层，而是可以形成为仅覆盖鳍52。
图6A至图15B是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。沿图1中所示的参考横截面A-A示出图6A、图7A、图8A、图9A、图10A、图11A、图12A、图14A和图15A。沿图1中所示的参考横截面B-B示出图6B、图7B、图8B、图9B、图10B、图11B、图12B、图14B和图15B，并且仅示出区域50N和区域50P中的任一个中的部件。例如，所示结构可适用于区域50N和区域50P。区域50N和区域50P的结构中的差异(如果有的话)在每个附图的文本中描述。沿着图1中所示的参考横截面C-C示出图8C和图8D。
在图6A和图6B中，使用可接受的光刻和蚀刻技术将掩模层64图案化以形成掩模74。然后通过可接受的蚀刻技术将掩模74的图案转移到伪栅极层62以形成伪栅极72。掩模74的图案进一步转移到伪介电层60以形成伪栅极电介质70。伪栅极72覆盖鳍52的相应沟道区56。掩模74的图案可用于将每个伪栅极72与相邻的伪栅极物理分隔开。伪栅极72还可以具有与鳍52的纵向方向基本垂直的纵向方向。
伪介电层60和鳍52相对于用于图案化伪栅极72和伪栅极电介质70的蚀刻工艺具有高蚀刻选择性。但是在蚀刻期间可以去除鳍52的一些材料，但是去除量可能很小。例如，在一些实施例中，鳍52的暴露部分经受距离DL的高度损失，距离DL在约0.2nm至约2nm的范围内，可以是未修整高度H1的约0.5％至约15％。因此，鳍52的暴露表面可以凹进到伪栅极电介质70下方。
在图7A和图7B中，通过在伪栅极72、掩模74、STI区54和/或鳍52的暴露表面上共形地沉积绝缘材料来形成栅极间隔件层76。绝缘材料可以由氧化硅、氮化硅、碳氮化硅、它们的组合等形成。在一些实施例中，栅极间隔件层76包括多个子层。例如，第一子层(有时称为栅极密封间隔件层)可以通过热氧化或沉积形成，并且第二子层(有时称为主栅极间隔件层)可以共形地沉积在第一子层上。由于鳍52遭受高度损失，鳍52在伪栅极72之间具有凹形最顶部表面。在鳍52上方延伸的栅极间隔件层76的部分也具有凹形形状。
在形成栅极间隔件层76之后，可以执行用于鳍52中的轻掺杂源极/漏极(LDD)区80的注入。在具有不同器件类型的实施例中，类似于上面讨论的注入，可以在区域50N上方形成掩模，诸如光刻胶，同时暴露区域50P，并且可以将适当类型(例如，p型)杂质注入到区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成诸如光刻胶的掩模，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。LDD区80可具有约1015cm-3至约1016cm-3的杂质浓度。退火可用于激活注入的杂质。由于鳍52遭受高度损失，鳍52在伪栅极72之间具有凹形的最顶部表面。因此，LDD区80也具有凹形的最顶部表面。
在图8A和图8B中，外延源极/漏极区82形成在鳍52中。外延源极/漏极区82可以在各个沟道区56中施加应力，从而改善性能。外延源极/漏极区82形成在鳍52中，使得每个伪栅极72设置在相应的相邻的外延源极/漏极区82对之间。外延源极/漏极区82可以具有平坦的顶面。在一些实施例中，外延源极/漏极区82可以延伸到鳍52中并且还可以穿透鳍52。在一些实施例中，栅极间隔件层76用于将外延源极/漏极区82与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区82不会使随后形成的所得FinFET的栅极短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区82可以通过掩蔽区域50P(例如，PMOS区域)和蚀刻区域50N中的鳍52的源极/漏极区以形成凹槽来形成。使用可接受的蚀刻技术形成凹槽，诸如用(或不用)掩模层(未示出)执行的各向异性蚀刻。凹槽延伸穿过栅极间隔件层76，穿过掩模层(如果存在的话)并进入鳍52。凹槽的蚀刻还去除栅极间隔件层76的一些部分，诸如位于伪栅极72上面的部分。区域50N中的栅极间隔件层76的剩余部分形成栅极间隔件84。在凹槽中外延生长区域50N中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区82可以包括在沟道区56中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
区域50P(例如，PMOS区)中的外延源极/漏极区82可以通过掩蔽区域50N(例如，NMOS区域)和蚀刻区域50P中的鳍52的源极/漏极区以形成凹槽来形成。使用可接受的蚀刻技术形成凹槽，诸如用(或不用)掩模层(未示出)执行的各向异性蚀刻。凹槽延伸穿过栅极间隔件层76，穿过掩模层(当存在时)，并进入鳍52。凹槽的蚀刻还去除栅极间隔件层76的一些部分，诸如位于伪栅极72上面的部分。区域50P中的栅极间隔件层76的剩余部分形成栅极间隔件84。在凹进中外延生长区域50P中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，诸如适合于p型FinFET。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区82可以包括在沟道区56中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。区域50P中的外延源极/漏极区82也可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区82和/或鳍52以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区的杂质浓度可以在约1019cm-3和约1021cm-3之间。源极/漏极区的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区82可以在生长期间原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区82的外延工艺的结果，外延源极/漏极区的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得相同FinFET的相邻外延源极/漏极区82合并，如图8C所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区82保持分隔开，如图8D所示。
在图9A和图9B中，在中间结构上方沉积第一层间电介质(ILD)88。第一ILD88可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)86设置在第一ILD88与外延源极/漏极区82、掩模74和栅极间隔件84之间。CESL 86可包括介电材料，诸如氮化硅、氧化硅、氧氮化硅等，具有与上面的第一ILD88的材料不同的蚀刻速率。
在图10A和图10B中，可以执行平坦化工艺，诸如CMP，以使第一ILD88的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺也可以去除伪栅极72上的掩模74，以及沿掩模74的侧壁的栅极间隔件84的部分。在平坦化工艺之后，伪栅极72、栅极间隔件84和第一ILD88的顶面是齐平的。因此，伪栅极72的顶面通过第一ILD88暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD88的顶面与掩模74的顶面齐平。
在图11A和图11B中，在蚀刻步骤中去除伪栅极电介质70、伪栅极72和掩模74(如果存在的话)，从而形成凹槽90。图11C是沿参考横截面11C-11C示出的截面图，并且结合图11A和图11B进行描述。还可以去除凹槽90中的伪栅极电介质70。在一些实施例中，仅去除伪栅极72并且伪栅极电介质70保留并由凹槽90暴露。在一些实施例中，伪栅极电介质70从管芯的第一区域(例如，核心逻辑区)中的凹槽90去除并保留在管芯的第二区域(例如，输入/输出区)中的凹槽90中。每个凹槽90暴露相应鳍52的沟道区56。每个沟道区56设置在相邻的外延源极/漏极区82对之间。在一些实施例中，蚀刻步骤包括用于去除伪栅极72的第一蚀刻工艺和用于去除伪栅极电介质70的第二蚀刻工艺。在一些实施例中，第一蚀刻工艺是各向异性干蚀刻工艺。例如，第一蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻第一ILD88或栅极间隔件84。在一些实施例中，第二蚀刻工艺是干或湿蚀刻，并且可以是各向异性的。在去除期间，当蚀刻伪栅极72时，伪栅极电介质70可以用作蚀刻停止层。
如上所述，鳍52具有未修整的宽度W1，并且当蚀刻伪栅极72时，伪栅极电介质70用作蚀刻停止层。此外，根据一些实施例，在去除伪栅极电介质70之前省略鳍修整工艺。因此，在去除伪栅极电介质70之后，鳍52(包括LDD区80)保持未修整宽度W1和未修整高度H1。
在图12A和图12B中，执行鳍修整工艺92以减小鳍52的暴露部分的宽度和高度。图12C是沿参考横截面12C-12C示出的截面图，并且结合图12A和图12B描述。在鳍修整工艺92期间，蚀刻鳍52的暴露的沟道区56。值得注意的是，鳍修整工艺92对鳍52的沟道区56具有选择性，例如对鳍52的未掺杂材料具有选择性。因此，在鳍修整工艺92之后，LDD区80可基本上保持其未修整宽度W1和未修整高度H1。因此，LDD区80的最顶部表面可以在截面图中延伸到沟道区56的最顶部表面之上，因此在顶视图中，LDD区80的宽度大于沟道区56的宽度。修整鳍52可有助于增强所得FinFET的栅极控制并减小所得FinFET中的短沟道效应(SCE)。
在一些实施例中，鳍修整工艺92包括执行多个氧化和蚀刻循环。每个循环可以是自限制的。例如，在每个氧化循环期间，可以氧化相同量的鳍52，并且在每个蚀刻循环期间，仅去除鳍52的氧化部分。重复氧化和蚀刻循环，直到从鳍52的沟道区56修整所需的量。例如，氧化和蚀刻循环可以循环重复预定的次数。氧化可以通过任何可接受的氧化工艺完成，诸如原生氧化工艺、热氧化工艺、快速热氧化(RTO)工艺、化学氧化工艺、原位流生成(ISSG)工艺等。例如，可以在含氧环境中执行诸如快速热退火(RTA)的热氧化工艺。热氧化工艺可以在约300℃至约1050℃的温度下执行，持续约10秒至约600秒的时间跨度。温度和时间跨度可能有助于氧化量，其中较高的温度和较长的时间跨度导致更大量的鳍52被氧化。可以执行其他氧化工艺或它们的组合。例如，可以执行化学氧化工艺，其中鳍52暴露于湿化学氧化剂，诸如水。可以通过使载气鼓泡通过保持在沸点附近的去离子水，并使鳍52暴露于饱和水蒸气来提供水。蚀刻可以通过任何可接受的蚀刻工艺完成，诸如湿蚀刻、干蚀刻或它们的组合。例如，可以使用利用合适的蚀刻工艺的化学氧化物去除，例如使用稀释的氢氟酸(dHF)。
在一些实施例中，鳍修整工艺92包括执行一个或多个蚀刻工艺。对蚀刻工艺进行定时，并执行预定量的时间。蚀刻工艺可以包括干(例如，等离子体)蚀刻工艺、湿蚀刻工艺或它们的组合，并且可以对鳍52的未掺杂材料(例如，硅)具有选择性。等离子体蚀刻工艺可包括使用碳氟化合物(CxFy)气体、氯氟烃(CxClyFz)气体、氯化碳(CxCly)气体、氟化氢(HF)气体、氯化氢(HCl)气体、溴化氢(HBr)气体、氯气(Cl2)气体等或它们的组合。湿蚀刻工艺可包括使用标准清洁-1(SC1)、标准清洁-2(SC2)、硫酸-过氧化氢混合物(SPM)、稀释氢氟(dHF)酸、缓冲氧化物蚀刻剂(BOE)等的一种或多种溶液或它们的组合。当使用干蚀刻时，可以执行约3秒至约100秒的时间跨度，并且当使用湿蚀刻时，可以执行约3秒至约60秒的时间跨度。
在鳍修整工艺92之后，鳍52的沟道区56具有修整高度H2和修整宽度W2。鳍修整工艺92将鳍52的高度减小距离D1，该距离D1可以是未修整高度H1的约0.5％至约15％。例如，鳍修整工艺92可以将鳍52的高度减小距离D1，范围为约0.2nm至约2nm。在一些实施例中，修整高度H2在约10nm至约90nm的范围内。鳍修整工艺92将鳍52的宽度减小距离D2，该距离D2可以是未修整宽度W1的约0.5％至约50％。例如，鳍修整工艺92可以将鳍52的宽度减小距离D2，距离D2在约0.2nm至约5nm的范围内。如上所述，修整鳍52可有助于增强所得FinFET的栅极控制并减小所得FinFET中的SCE。在一些实施例中，修整宽度W2在约2nm至约20nm的范围内。在鳍修整工艺92之后，从外延源极/漏极区82突出的LDD区80的部分具有长度L1。在一些实施例中，长度L1在约0.2nm至约6nm的范围内。
从宽度W1(例如，在LDD区80处)到宽度W2(例如，在沟道区56处)的过渡可以具有多种可能的界面形状。图13A、图13B和图13C是图12C中所示的区域10的详细截面图，示出了几种类型的界面形状。界面可以是包括一个或多个阶梯的阶梯界面(参见图13A)、线性界面(参见图13B)、弯曲界面(参见图13C)等。其他界面形状也是可能的。
值得注意的是，在去除伪栅极电介质70之后执行鳍修整工艺92。延迟鳍修整工艺92，直到形成外延源极/漏极区82之后，允许鳍52在用于形成外延源极/漏极区82的外延生长工艺期间具有更大的未修整宽度W1。因此在外延生长工艺期间可获得更大的生长表面，允许形成更大体积(并因此更高性能)的外延源极/漏极区82形成为具有更少的缺陷。此外，如上所述，当图案化伪栅极72时，鳍52可能遭受DL的高度损失(参见图6B)。高度损失在外延源极/漏极区82和鳍52的沟道区56之间引入垂直间隙。垂直间隙可能加剧沟道区56中的电流拥挤效应，这可能降低在一些应用(例如，直流应用、环形振荡器应用等)中的所得FinFET的性能。延迟鳍修整工艺92直到形成外延源极/漏极区82之后，还允许垂直间隙减小，从而减小电流拥挤效应。
在图14A和图14B中，形成栅极电介质94和栅电极96用于替换栅极。图14C示出了图14B的区域12的详细视图。栅极电介质94共形地沉积在凹槽90中，诸如在鳍52的顶面和侧壁上以及栅极间隔件84的侧壁上。栅极电介质94也可以形成在第一ILD 88的顶面上。根据一些实施例，栅极电介质94包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极电介质94包括高k介电材料，并且在这些实施例中，栅极电介质94可具有大于约7.0的k值，并且可包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐和它们的组合。栅极电介质94的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在伪栅极电介质70的部分保留在凹槽90中的实施例中，栅极电介质94包括伪栅极电介质60的材料(例如，SiO2)。
栅电极96分别沉积在栅极电介质94上方，并填充凹槽90的其余部分。栅电极96可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。例如，尽管在图14B中示出了单层栅电极96，但是栅电极96可以包括任何数量的衬垫层96A、任意数量的功函调节层96B和填充材料96C，如图14C所示。在填充栅电极96之后，可以执行诸如CMP的平坦化工艺以去除栅极电介质94的多余部分和栅电极96的材料，多余部分位于ILD88的顶面上方。因此，栅电极96和栅极电介质94的材料的剩余部分形成所得FinFET的替换栅极。每个栅电极96和对应的栅极电介质94可以统称为“栅极堆叠件”或“金属栅极堆叠件”。栅极堆叠件沿着鳍52的沟道区56的侧壁延伸。
区域50N和区域50P中的栅极电介质94的形成可以同时发生，使得每个区域中的栅极电介质94由相同的材料形成，并且栅电极96的形成可以同时发生，使得每个区域中的栅电极96由相同的材料形成。在一些实施例中，每个区域中的栅极电介质94可以通过不同的工艺形成，使得栅极电介质94可以是不同的材料，和/或每个区域中的栅电极96可以通过不同的工艺形成，使得栅电极96可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图15A和图15B中，第二ILD 108沉积在第一ILD 88上方，并且栅极接触件110和源极/漏极接触件112形成为穿过第二ILD 108和第一ILD88。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD和PECVD。根据一些实施例，在形成第二ILD 108之前，使栅极堆叠件(包括栅极电介质94和对应的上面的栅电极96)凹进，使得在栅极堆叠件正上方和栅极间隔件84的相对部分之间形成凹槽。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模98，然后进行平坦化工艺以去除在第一ILD 88上方延伸的介电材料的多余部分。随后形成的栅极接触件110穿过栅极掩模98以接触凹进的栅电极96的顶面。
根据一些实施例，栅极接触件110和源极/漏极接触件112形成为穿过第二ILD 108和第一ILD 88。穿过第一ILD88和第二ILD108形成用于源极/漏极接触件112的开口，并且穿过第二ILD108和栅极掩模98形成用于栅极接触件110的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 108的表面去除多余材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112物理地和电气地耦合到外延源极/漏极区82，并且栅极接触件110物理地和电气地耦合到栅电极96。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以在相同的工艺中形成。尽管示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一个可以形成在不同的横截面中，这可以避免接触件的短路。
实施例可以实现优点。延迟鳍修整工艺92直到形成外延源极/漏极区82之后，允许鳍52的更大表面积在外延期间可用。因此，外延源极/漏极区82可以形成为具有更少缺陷的更大体积，从而提高所得FinFET的性能。修整鳍可以有助于减小所得FinFET中的SCE，并且在替换伪栅极72时这样做允许减小沟道区58与外延源极/漏极区82之间的垂直间隔。减小垂直间隔可有助于减小电流拥挤效应，从而进一步提高所得FinFET的性能，特别是在直流和环形振荡器应用中。
在实施例中，一种方法包括：形成从衬底延伸的鳍，鳍在形成之后具有第一宽度和第一高度；在鳍的沟道区上方形成伪栅极堆叠件；在与沟道区相邻的鳍中生长外延源极/漏极；以及在生长外延源极/漏极之后，用金属栅极堆叠件替换伪栅极堆叠件，在替换之前，鳍的沟道区具有第一宽度和第一高度，在替换之后，鳍的沟道区具有第二宽度和第二高度，第二宽度小于第一宽度，第二高度小于第一高度。
在该方法的一些实施例中，用金属栅极堆叠件替换伪栅极堆叠件包括：去除伪栅极堆叠件以暴露鳍的沟道区；修整鳍的暴露沟道区；以及在鳍的修整沟道区上形成金属栅极堆叠件。在该方法的一些实施例中，修整鳍的沟道区包括：氧化鳍的暴露沟道区的表面；以及去除鳍的沟道区的氧化表面，其中氧化和去除循环重复预定次数。在该方法的一些实施例中，修整鳍的沟道区包括：蚀刻鳍的暴露的沟道区预定的时间量。在一些实施例中，该方法还包括：在与沟道区相邻的鳍中形成轻掺杂源极/漏极(LDD)区，外延源/漏极至少部分地在鳍的LDD区中生长，其中在替换伪栅极堆叠件之后，LDD区的最顶部表面在沟道区的最顶部表面之上延伸。在该方法的一些实施例中，LDD区在外延源极/漏极和沟道区之间延伸，LDD区具有6nm或更小的长度。在该方法的一些实施例中，第一高度和第二高度之间的第一差异为0.2nm至2nm。在该方法的一些实施例中，第一宽度和第二宽度之间的第二差异为0.2nm至5nm。
在实施例中，一种方法包括：在鳍周围形成浅沟槽隔离(STI)区，鳍从相邻的STI区之间延伸，鳍在形成之后具有第一宽度和第一高度；在STI区和鳍上形成伪栅极堆叠件；在与伪栅极堆叠件相邻的鳍中生长源极/漏极区，鳍的部分在生长之后保持第一宽度和第一高度；去除伪栅极堆叠件以形成暴露鳍的部分的凹槽；在去除伪栅极堆叠件之后，修整由凹槽暴露的鳍的部分，修整后的鳍的修整部分具有第二宽度和第二高度，第二宽度小于第一宽度，第二高度为小于第一高度；以及在鳍的修整部分上形成金属栅极堆叠件。
在该方法的一些实施例中，修整鳍的部分包括：氧化由凹槽暴露的鳍的部分的表面；以及去除鳍的氧化表面，其中氧化和去除循环重复预定次数。在该方法的一些实施例中，氧化鳍的部分的表面包括：对鳍执行热氧化工艺，热氧化工艺在300℃至1050℃的温度下执行，并且时间跨度从10秒到600秒。在该方法的一些实施例中，氧化鳍的部分的表面包括：将鳍暴露于化学氧化剂。在该方法的一些实施例中，去除鳍的氧化表面包括：用稀释的氢氟(dHF)酸蚀刻鳍的氧化表面。在该方法的一些实施例中，修整鳍的部分包括：蚀刻由凹槽暴露的鳍的部分的表面预定时间量。在该方法的一些实施例中，蚀刻鳍的部分的表面包括：利用包括稀释的氢氟(dHF)酸、缓冲氧化物蚀刻剂(BOE)、标准清洁-1(SC1)、标准清洁-2(SC2)或硫酸-过氧化氢混合物(SPM)的蚀刻剂对鳍执行湿蚀刻，时间跨度为3秒至100秒。在该方法的一些实施例中，蚀刻鳍的部分的表面包括：利用包括碳氟化合物(CxFy)气体、氯氟烃(CxClyFz)气体、氯化碳(CxCly)气体、氟化氢(HF)气体、氯化氢(HCl)气体或溴化氢(HBr)气体的蚀刻剂对鳍执行干蚀刻，时间跨度为3秒至100秒。在该方法的一些实施例中，第一高度和第二高度之间的第一差异是第一高度的0.5％至15％。在该方法的一些实施例中，第一宽度和第二宽度之间的第二差异是第一宽度的0.5％至50％。
在实施例中，一种器件包括：鳍，从衬底延伸；金属栅极堆叠件，位于鳍的沟道区上方；轻掺杂源极/漏极(LDD)区，位于与沟道区相邻的鳍中，LDD区具有凹形最顶部表面，凹形最顶部表面设置在沟道区之上；外延源极/漏极，位于与LDD区相邻的鳍中，LDD区的凹形最顶部表面从外延源极/漏极的侧壁延伸到金属栅极堆叠件的侧壁；以及栅极间隔件，具有沿金属栅极堆叠件的侧壁延伸的第一部分和沿LDD区的凹形最顶部表面延伸的第二部分。
在器件的一些实施例中，在顶视图中，LDD区的宽度大于沟道区的宽度。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍，在所述形成之后，所述鳍具有第一宽度和第一高度；
在所述鳍的沟道区上方形成伪栅极堆叠件；
在与所述沟道区相邻的所述鳍中生长外延源极/漏极；以及
在生长所述外延源极/漏极之后，用金属栅极堆叠件替换所述伪栅极堆叠件，在所述替换之前，所述鳍的所述沟道区具有所述第一宽度和所述第一高度，在所述替换之后，所述鳍的所述沟道区具有第二宽度和第二高度，所述第二宽度小于所述第一宽度，所述第二高度小于所述第一高度。
2.根据权利要求1所述的方法，其中，用所述金属栅极堆叠件替换所述伪栅极堆叠件包括：
去除所述伪栅极堆叠件以暴露所述鳍的所述沟道区；
修整所述鳍的暴露沟道区；以及
在所述鳍的修整沟道区上形成所述金属栅极堆叠件。
3.根据权利要求2所述的方法，其中，修整所述鳍的所述沟道区包括：
氧化所述鳍的所述暴露沟道区的表面；以及
去除所述鳍的所述沟道区的氧化表面，
其中，所述氧化和所述去除循环重复预定次数。
4.根据权利要求2所述的方法，其中，修整所述鳍的所述沟道区包括：
蚀刻所述鳍的所述暴露沟道区预定的时间量。
5.根据权利要求1所述的方法，还包括：
在与所述沟道区相邻的所述鳍中形成轻掺杂源极/漏极(LDD)区，所述外延源/漏极至少部分地在所述鳍的所述轻掺杂源极/漏极区中生长，
其中，在替换所述伪栅极堆叠件之后，所述轻掺杂源极/漏极区的最顶部表面在所述沟道区的最顶部表面之上延伸。
6.根据权利要求5所述的方法，其中，所述轻掺杂源极/漏极区在所述外延源极/漏极和所述沟道区之间延伸，所述轻掺杂源极/漏极区具有6nm或更小的长度。
7.根据权利要求1所述的方法，其中，所述第一高度和所述第二高度之间的第一差异为0.2nm至2nm。
8.根据权利要求1所述的方法，其中，所述第一宽度和所述第二宽度之间的第二差异为0.2nm至5nm。
9.一种形成半导体器件的方法，包括：
在所述鳍周围形成浅沟槽隔离(STI)区，所述鳍从相邻的浅沟槽隔离区之间延伸，在所述形成之后，所述鳍具有第一宽度和第一高度；
在所述浅沟槽隔离区和所述鳍上形成伪栅极堆叠件；
在与所述伪栅极堆叠件相邻的所述鳍中生长源极/漏极区，在所述生长之后，所述鳍的部分保持所述第一宽度和所述第一高度；
去除所述伪栅极堆叠件以形成暴露所述鳍的所述部分的凹槽；
在去除所述伪栅极堆叠件之后，修整由所述凹槽暴露的所述鳍的所述部分，在所述修整之后，所述鳍的修整部分具有第二宽度和第二高度，所述第二宽度小于所述第一宽度，所述第二高度为小于所述第一高度；以及
在所述鳍的修整部分上形成金属栅极堆叠件。
10.一种半导体器件，包括：
鳍，从衬底延伸；
金属栅极堆叠件，位于所述鳍的沟道区上方；
轻掺杂源极/漏极(LDD)区，位于与所述沟道区相邻的所述鳍中，所述轻掺杂源极/漏极区具有凹形最顶部表面，所述凹形最顶部表面设置在所述沟道区之上；
外延源极/漏极，位于与所述轻掺杂源极/漏极区相邻的所述鳍中，所述轻掺杂源极/漏极区的所述凹形最顶部表面从所述外延源极/漏极的侧壁延伸到所述金属栅极堆叠件的侧壁；以及
栅极间隔件，具有沿所述金属栅极堆叠件的侧壁延伸的第一部分和沿所述轻掺杂源极/漏极区的所述凹形最顶部表面延伸的第二部分。
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