CN113380712A - 用于制造半导体器件的方法 - Google Patents

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CN113380712A
CN113380712A CN202110587513.7A CN202110587513A CN113380712A CN 113380712 A CN113380712 A CN 113380712A CN 202110587513 A CN202110587513 A CN 202110587513A CN 113380712 A CN113380712 A CN 113380712A
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CN
China
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gate
fin
gate spacer
source
forming
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CN202110587513.7A
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萧旭明
谢明哲
曹修豪
林纮平
陈哲夫
魏安祺
陈臆仁
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

用于制造半导体器件的方法包括在衬底上方形成第一鳍。该方法包括在第一鳍上形成伪栅极堆叠件。该方法包括沿着伪栅极堆叠件的侧形成第一栅极间隔件。第一栅极间隔件包括第一介电材料。该方法包括沿着第一栅极间隔件的侧形成第二栅极间隔件。第二栅极间隔件包括半导体材料。该方法包括在与第二栅极间隔件相邻的第一鳍中形成源极/漏极区域。该方法包括去除第二栅极间隔件的至少一部分以形成在第一栅极间隔件和源极/漏极区域之间延伸的空隙。

Description

用于制造半导体器件的方法
技术领域
本公开总体上涉及半导体器件和用于制造半导体器件的方法，并且更具体地涉及制造非平面晶体管的方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸来持续改进各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
本申请的一些实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一鳍；在所述第一鳍上形成伪栅极堆叠件；沿着所述伪栅极堆叠件的侧形成第一栅极间隔件，所述第一栅极间隔件包括第一介电材料；沿着所述第一栅极间隔件的侧形成第二栅极间隔件，所述第二栅极间隔件包括半导体材料；在与所述第二栅极间隔件相邻的所述第一鳍中形成源极/漏极区域；以及去除所述第二栅极间隔件的至少一部分以形成在所述第一栅极间隔件和所述源极/漏极区域之间延伸的空隙。
本申请的另一些实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一鳍和第二鳍，所述第一鳍和所述第二鳍彼此相邻；在所述第一鳍和所述第二鳍上形成伪栅极堆叠件；沿着所述伪栅极堆叠件的侧形成所述第一栅极间隔件，所述第一栅极间隔件包括第一介电材料；沿着所述第一栅极间隔件的侧形成第二栅极间隔件，所述第二栅极间隔件包括半导体材料；在与所述第二栅极间隔件相邻的所述第一鳍和所述第二鳍两者中形成源极/漏极区域，所述源极/漏极区域包括所述第一鳍和所述第二鳍之间的合并部分；以及去除所述第二栅极间隔件的至少一部分以形成在所述第一栅极间隔件和所述源极/漏极区域之间延伸的空隙。
本申请的又一些实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍；在所述鳍上方形成伪栅极堆叠件；沿着所述伪栅极堆叠件的侧形成栅极间隔件，所述栅极间隔件包括由介电材料形成的第一层和由半导体材料形成的第二层；在与所述栅极间隔件相邻的所述鳍中形成源极/漏极区域；用有源栅极堆叠件替换所述伪栅极堆叠件；去除所述栅极间隔件的第二层的至少一部分，以形成在所述有源栅极堆叠件和所述源极/漏极区域之间延伸的空隙。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的立体图。
图2、图3、图4、图5、图6、图7A、图7B、图7C、图7D、图7E、图8A、图8B、图8C、图8D、图8E、图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图10E、图11A、图11B、图11C、图11D、图11E、图12A、图12B、图12C、图12D、图12E、图12F、图13A、图13B、图13C、图13D、图13E、图14A、图14B、图14C、图14D、图14E、图15A、图15B、图15C、图15D和图15E示出了根据一些实施例的各个制造阶段期间的图1的示例性FinFET的截面图。
图16示出了根据一些实施例的用于制造非平面晶体管器件的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，形成用于FinFET的多个栅极间隔件，并且去除栅极间隔件之一以在所得的FinFET中限定空隙。空隙占据先前由去除的栅极间隔件占据的区域的至少一部分，并保留在最终的FinFET器件中。空隙可以充满空气或可以处于真空中，从而使得FinFET的栅电极和源极/漏极区域之间的区域可以具有较低的相对介电常数。FinFET的栅电极与源极/漏极接触件之间的电容因此可以减小，从而减小了FinFET中的电流泄漏。
图1以立体图示出了根据各个实施例的简化鳍式场效应晶体管(FinFET)100的示例。为了图示清楚，省略了FinFET的一些其他部件(下面讨论)。所示的FinFET可以以作为例如一个晶体管或多个晶体管(诸如两个晶体管)操作的方式电连接或耦接。
FinFET 100包括从衬底50延伸的鳍52。隔离区域56设置在衬底50上方，并且鳍52从相邻的隔离区域56上方和之间突出。虽然隔离区域56描述/示出为与衬底50分离，但是如本文所用，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍52被示为衬底50的单一连续材料，但是鳍52和/或衬底50可包括单一材料或多种材料。在本文中，鳍52是指在相邻隔离区域56之间延伸的部分。
栅极电介质106沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极108位于栅极电介质106上方。源极/漏极区域92设置在鳍52的相对于栅极电介质106和栅电极108的相对侧。栅极间隔件86将源极/漏极区域92与栅极电介质106和栅电极108分隔开。在形成多个晶体管的实施例中，源极/漏极区域92可以在各个晶体管之间共享。在其中一个晶体管由多个鳍52形成的实施例中，相邻的源极/漏极区域92可以电连接，诸如通过外延生长将源极/漏极区域92聚结，或者通过将源极/漏极区域92与相同的源极/漏极接触件耦接。
图1进一步示出了若干参考截面。例如，截面A-A是沿着隔离区域56的在相邻源极/漏极区域92下方的部分；截面B-B平行于截面A-A并且沿着鳍52的纵轴；截面C-C平行于截面A-A，并且沿着聚结的源极/漏极区域92之间的隔离区域56的部分；截面D-D垂直于截面A-A，并且沿着栅电极108的纵轴；并且截面E-E垂直于截面A-A，并且横跨相邻的源极/漏极区域92。为清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅工艺。而且，一些实施例考虑了在诸如平面FET的平面器件和/或诸如全环栅(GAA)晶体管的其他非平面器件中使用的各个方面。
图2、图3、图4、图5和图6示出了根据一些实施例的在制造示例性FinFET 100中的中间阶段的立体图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理上分隔开，并且可以在区域50N和区域50P之间设置任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，鳍52形成在衬底50中。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍52。例如，可以使用包括双重图案化工艺或多重图案化工艺的一个或多个光刻工艺来图案化鳍52。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
在图4中，隔离区域56(有时被称为浅沟槽隔离(STI)56)形成在衬底50上方和相邻鳍52之间。作为形成STI区域56的示例，在中间结构上方形成绝缘材料。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，在远程等离子体系统中进行基于化学气相沉积(CVD)的材料沉积，并进行后固化以使其转变为另一种材料，诸如氧化物)等或其组合来形成。可以使用通过任何可接受的方法形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖鳍52。一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如上述填充材料的填充材料。对绝缘材料施加去除工艺以去除鳍52上方过量的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露鳍52，从而使得鳍52和绝缘材料的顶面在平坦化工艺完成之后齐平。然后使绝缘材料凹进，绝缘材料的剩余部分形成STI区域56。使绝缘材料凹进为使得区域50N和区域50P中的鳍52的上部从相邻STI区域56之间突出。STI区域56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻工艺来凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用利用例如稀释的氢氟(dHF)酸通过适当的蚀刻工艺的化学氧化物去除。
上述工艺仅仅是鳍52如何形成的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过该介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进为使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，在STI区域56的绝缘材料与鳍52平坦化之后，可以使鳍52凹进，并且可以在凹进的鳍52上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料上方的外延生长材料。在进一步实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过该介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进为使得异质外延结构从介电层突出以形成鳍52。在同质外延或异质外延结构是外延生长的一些实施例中，可以在生长期间原位掺杂外延生长材料，其可以避免先前和随后的注入，但是原位和注入掺杂可以一起使用。
更进一步，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，则在区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到诸如NMOS区域的区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在区域50P的注入之后，在区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，则可以在区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入到诸如PMOS区域的区域50P中。p型杂质可以是注入到该区域中的硼、BF2、铟等，其浓度等于或小于1018cm-3，诸如在约1017cm-3至约1018cm-3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光刻胶。
在注入区域50N和区域50P之后，可以实施退火以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位和注入掺杂可以一起使用。
在图5中，在鳍52上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。可以在伪介电层60上方沉积伪栅极层62，并且然后诸如CMP来平坦化。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如SiN、SiON等。在该示例中，横跨区域50N和区域50P形成单个伪栅极层62和单个掩模层64。应当注意，仅出于说明目的，示出的伪介电层60仅覆盖鳍52。在一些实施例中，伪介电层60可以沉积为使得伪介电层60覆盖STI区域56，该STI区域在伪栅极层62和STI区域56之间延伸。
在图6中，使用可接受的光刻和蚀刻技术来图案化掩模层64以形成掩模74。然后，通过可接受的蚀刻技术将掩模74的图案转移至伪栅极层62以形成伪栅极72。掩模74的图案进一步转移至伪栅极介电层60以形成伪栅极电介质70。伪栅极72覆盖鳍52的相应沟道区域。伪栅极电介质70和伪栅极72有时可以被统称为“伪栅极堆叠件”。掩模74的图案可以用于将每个伪栅极72与相邻的伪栅极物理分隔开。伪栅极72还可以具有基本垂直于相应的外延鳍52的纵向方向的纵向方向。
图7A至图15E是根据一些实施例的在制造FinFET 10中的其他中间阶段的截面图。图7A至图15E示出了区域50N和区域50P中的任一个中的部件。例如，所示的结构可以适用于区域50N和区域50P两者。在每个附图所附的文字中描述了区域50N和区域50P的结构上的差异(如果存在的话)。简要概述，图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A示出为沿着图1所示的参考截面A-A；图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B示出为沿着图1所示的参考截面B-B；图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C和图15C示出为沿着图1所示的参考截面C-C；图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D和图15D示出为沿着图1所示的参考截面D-D；并且图7E、图8E、图9E、图10E、图11E、图12E、图13E、图14E和图15E示出为沿着图1所示的参考截面E-E。
在图7A至图7E中，在掩模74、伪栅极72、伪栅极电介质70、STI区域56和/或鳍52的暴露表面上形成第一栅极间隔件层80。第一栅极间隔件层80由诸如氮化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、硅、金属氧化物等或它们的组合的介电材料形成，并且可以通过诸如CVD、PECVD等的共形沉积工艺来形成。
在形成第一栅极间隔件层80之后，实施用于轻掺杂源极/漏极(LDD)区域82的注入。在具有不同器件类型的实施例中，可以在区域50N上方形成掩模，诸如光刻胶，同时暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入到区域50P中的暴露鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成掩模，诸如光刻胶，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)注入到区域50N中的暴露鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活注入的杂质。
在形成LDD区域82之后，在第一栅间隔件层80上形成第二栅间隔件层84。第二栅间隔件层84由诸如Si1-xGex的半导体材料形成，该半导体材料包括小于50％(x＜0.5)Ge的摩尔比。Ge以摩尔比可包含Si1-xGex的第二栅极间隔件层84的约10％至40％。可以通过诸如分子束沉积(MBD)、ALD、PECVD等的共形沉积工艺来形成第二栅极间隔件层84。第二栅间隔件层84是掺杂的，并且可以掺杂有n型杂质(例如，磷)或p型杂质(例如，硼)。如图所示，第二栅间隔件层84是与第一栅间隔件层80不同的材料。第二栅间隔件层84和第一栅间隔件层80相对于相同的蚀刻工艺具有高的蚀刻选择性，例如，在相同蚀刻工艺期间，第二栅极间隔件层84的蚀刻速率大于第一栅极间隔件层80的蚀刻速率。在一些实施例中，可以在后续处理中掺杂第二栅极间隔件层84，从而进一步增加第二栅极间隔件层84和第一栅极间隔件层80之间的蚀刻选择性，这将在下面进一步详细讨论。
在形成第二栅极间隔件层84之后，在第二栅极间隔件层84上形成第三栅极间隔件层90。第三栅极间隔件层90由选自第一栅极间隔件层80的候选介电材料的介电材料形成，并且可以通过选自形成第一栅极间隔件层80的候选方法的方法形成，或者可以通过不同的方法形成。在一些其他实施例中，第三栅极间隔件层90由与第一栅极间隔件层80不同的材料形成。特别地，第三栅极间隔件层90与第一栅极间隔件层80可具有高蚀刻选择性。如将在下面进一步讨论的，第三栅间隔件层90也在随后的处理中被掺杂，这进一步增加了第三栅间隔件层90和第一栅间隔件层80之间的蚀刻选择性。
在图8A至图8E中，在鳍52中形成外延源极/漏极区域92，以在相应的沟道区域58中施加应力，从而提高性能。外延源极/漏极区域92形成在鳍52中，从而使得每个伪栅极72设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，外延源极/漏极区域92可以延伸到鳍52并且可以穿透鳍52。第一栅间隔件层80、第二栅间隔件层84和第三栅间隔件层90用于将外延源极/漏极区域92与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域92不会使所得的FinFET的随后形成的栅极短路。
可以通过掩蔽例如PMOS区域的区域50P并蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽，来形成区域50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域92可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区域92可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
可以通过掩蔽例如NMOS区域的区域50N并蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽，来形成区域50P(例如PMOS区域)中的外延源极/漏极区域92。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如适合于p型FinFET。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域92可以包括在沟道区域58中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。区域50P中的外延源极/漏极区域92还可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
在一些实施例中，在形成外延源极/漏极区域92的工艺之前形成第三栅间隔件层90，并且可以在每个区域中形成第三栅间隔件层90。例如，第三栅极间隔件层90可以与区域50N中的外延源极/漏极区域92形成，而区域50P被掩蔽，第三栅极间隔件层90可以与区域50P中的外延源极/漏极区域92形成，而区域50N被掩蔽。第三栅极间隔件层90在鳍52的源极/漏极区域的凹进期间用作附加的蚀刻掩模，从而在鳍52的源极/漏极区域的蚀刻期间保护第二栅极间隔件层84的垂直部分。源极/漏极凹槽因此可以形成为较大的深度和较窄的宽度。
在鳍52的源极/漏极区域的凹进期间，蚀刻第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90。在第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90中形成开口，从而暴露鳍52的源极/漏极区域，并且这些开口延伸到鳍52中以形成用于外延源极/漏极区域92的凹槽。蚀刻可以是例如各向异性蚀刻，诸如干蚀刻。第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90可以(或者可以不)以不同的工艺蚀刻。
外延源极/漏极区域92和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间原位掺杂。
由于用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过鳍52的侧壁。在一些实施例中，这些小平面使得同一FinFET的相邻外延源极/漏极区域92如图所示合并。空隙94可以形成在相邻的鳍52之间的合并的外延源极/漏极区域92下方，在图8E中更好的示出。两个或更多相邻区域可能合并。在其他实施例中(在下面进一步讨论)，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分离。在隔离区域56上和鳍52之间(例如，图8A以及图9A、图10A、图11A、图12A、图13A、图14A和图15A)切割的截面图中，第三栅极间隔件层90的其余部分被示为可观察到的，例如，沿着源极/漏极区域92中的每个的底面和至少一个侧壁延伸(与之物理接触)。然而，应当理解，第三栅极间隔件层90的这种剩余部分间隔件层90可以被蚀刻，例如形成空隙94的一部分，同时保持在本公开的范围内。
在外延源极/漏极区域92的掺杂期间，也可以掺杂第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90。例如，当通过注入来掺杂时，一些杂质可以被注入到各个间隔件中。同样地，当在生长期间原位实施掺杂时，各个间隔件可暴露于外延工艺的掺杂剂前体。因为第三栅极间隔件层90覆盖第二栅极间隔件层84，所以第二栅极间隔件层84可以具有比第三栅极间隔件层90低的掺杂剂浓度。类似地，因为第二栅极间隔件层84覆盖第一栅极间隔件层80，所以第一栅极间隔件层80可以具有比第二栅极间隔件层84低的掺杂剂浓度。此外，与间隔件层的其他区域(例如，下部区域)相比，第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90的一些区域(例如，上部区域)可以掺杂到更高的杂质浓度。由于上面讨论的掩模步骤，区域50N中的第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90掺杂为与区域50N中的外延源极/漏极区域92具有相同的杂质。同样，区域50P中的第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90掺杂为与区域50P中的外延源极/漏极区域92具有相同的杂质。这样，每个外延源极/漏极区域92的导电类型(例如，多数载流子类型)与第一栅极间隔件层80、第二栅极间隔件层84和第三栅极间隔件层90的与外延源极/漏极区域92相邻的部分相同。
在形成外延源极/漏极区域92之后，第一栅极间隔件层80和第二栅极间隔件层84的剩余部分分别形成第一栅极间隔件86和第二栅极间隔件88。此外，可以部分地去除第三栅极间隔件层90。去除可以通过适当的蚀刻工艺，诸如使用热H3PO4酸的湿蚀刻。在一些实施例中，第三栅极间隔件层90的残留部分在去除之后保留，该残留部分设置在第二栅极间隔件88与外延源极/漏极区域92的凸起表面之间，并且位于外延源极/漏极区域92的空隙94中。第三栅极间隔件层90的残留部分称为残留间隔件96。
在图9A至图9E中，沿着第二栅极间隔件88并且在外延源极/漏极区域92和残留间隔件96上方形成接触蚀刻停止层(CESL)98。CESL98可以由选自第一栅极间隔件层80(86)的候选介电材料形成，或者可以包括不同的介电材料。CESL 98可以通过选自形成第一栅极间隔件层80的候选方法的方法来形成，或者可以通过不同的方法来形成。如图所示，CESL 98是与第二栅极间隔件层84(88)不同的介电材料。第二栅极间隔件层84和CESL 98相对于相同的蚀刻工艺具有高蚀刻选择性，例如，在蚀刻工艺期间，第二栅极间隔件层84的蚀刻速率大于CESL 98的蚀刻速率。在一些实施例中，CESL 98和第一栅极间隔件层80由相同的介电材料形成。
此外，在CESL 98上方沉积第一层间电介质(ILD)101。ILD 101可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的方法形成的其他绝缘材料。
在图10A至图10E中，可以实施诸如化学机械抛光(CMP)的平坦化工艺以使ILD 101的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺去除掩模74上方的CESL 98的部分，并且也去除了伪栅极72上的掩模74。在平坦化工艺之后，伪栅极72、第一栅极间隔件86、第二栅极间隔件88、CESL 98和ILD 101的顶面齐平。因此，伪栅极72的顶面通过ILD 101暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使ILD101的顶面与掩模74的顶面齐平。
在图11A至图11E中，在蚀刻步骤中去除伪栅极72和掩模74(如果存在的话)，从而形成凹槽104。凹槽104中的伪栅极电介质70也可以被去除。在一些实施例中，仅伪栅极72被去除，并且伪栅极电介质70保留并且由凹槽104暴露。在一些实施例中，伪栅极电介质70从管芯的第一区域(例如，核心逻辑区域)中的凹槽104去除并保留在管芯的第二区域(例如，输入/输出区域)中的凹槽104中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而不蚀刻第一栅极间隔件86、第二栅极间隔件88、CESL 98或ILD 101。每个凹槽104暴露相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻伪栅72时，伪栅极电介质70可以用作蚀刻停止层。然后，在去除伪栅极72之后，可以可选地去除伪栅极电介质70。
在图12A至图12E中，形成栅极电介质106和栅电极108以用于替换栅极。图12F示出了图12B的区域11的详细视图。栅极电介质106共形地沉积在凹槽104中，诸如沉积在鳍52的顶面和侧壁上以及在第一栅极间隔件86的侧壁上。栅极电介质106也可以形成在ILD 101的顶面上。根据一些实施例，栅极电介质106包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质106包括高k介电材料，并且在这些实施例中，栅极电介质106可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐及其组合。栅极电介质106的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪栅极电介质70保留在凹槽104中的实施例中，栅极电介质106包括伪栅极电介质70的材料(例如，SiO2)。
栅电极108分别沉积在栅极电介质106上方，并填充凹槽104的剩余部分。栅电极108可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其组合或多层。例如，虽然图12A至图12D中示出了单层栅电极108，但是栅电极108可以包括任意数量的衬垫层108A、任意数量的功函调整层108B和填充材料108C，如图12F所示。在填充栅电极108之后，可以实施诸如CMP的平坦化工艺以去除栅极电介质106和栅电极108的材料的过量部分，这些过量部分位于ILD 101的顶面上方。栅电极108和栅极电介质106的材料的剩余部分因此形成所得FinFET的替换栅极。栅电极108和栅极电介质106有时可以统称为“有源栅极堆叠件”。有源栅极堆叠件可以沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极电介质106的形成可以同时发生，从而使得每个区域中的栅极电介质106由相同的材料形成，并且栅电极108的形成可以同时发生，从而使得每个区域中的栅电极108由相同的材料形成。在一些实施例中，每个区域中的栅极电介质106可以通过不同的工艺形成，从而使得栅极电介质106可以是不同的材料，和/或每个区域中的栅电极108可以通过不同的工艺形成，从而使得栅电极108可以是不同的材料。当使用不同的工艺时，可以使用各个掩模步骤来掩蔽和暴露适当的区域。
在图13A至图13E中，去除第二栅极间隔件88以沿着有源栅极堆叠件延伸空隙94。根据各个实施例，由于第二栅极间隔件88与第一栅极间隔件86和残留间隔件96两者之间的高蚀刻选择性，在去除第二栅极间隔件88时，可以保留第一栅极间隔件86和残留间隔件96基本完整。因此，空隙94可以继承第二栅极间隔件88的尺寸和轮廓，第二栅间隔件88的轮廓可以具有沿着空隙94行进的共形间隔。在一些其他实施例中，在去除第二栅极间隔件88的同时，也可以蚀刻沿着空隙94相邻的层/部件(例如，86、96、98)，但是数量要少得多。因此，空隙94可表现出沿着空隙94行进的不均匀的间隔。例如，栅极间隔件86和88之间的蚀刻选择性以及栅极间隔件88和96之间的蚀刻选择性可以不同，这可以使得空隙94在不同部分具有不同的间隔。
如以上关于图8A所提到的，在形成源极/漏极区域92时，残留间隔件96可以保持在相邻的源极/漏极区域92的合并部分的底面和侧壁延伸。这样的残留间隔件96可以第二栅极间隔件88的去除期间进一步保护源极/漏极区域92。此外，由于第二栅极间隔件88和ILD101之间的高蚀刻选择性，所以即使没有在其顶部形成保护头盔，ILD 101也可以保持基本完整。在去除之后，空隙94将有源栅极堆叠件与外延源极/漏极区域92分隔开。具体地，空隙94将第一栅间隔件层86的一部分与CESL 98和ILD 101的一部分物理分隔开。
通过一个或多个蚀刻工艺去除第二栅极间隔件88。如上所述，第二栅极间隔件88相对于第一栅极间隔件86、残留间隔件96和ILD 101的材料具有高蚀刻选择性。因此，蚀刻工艺可以以比第一栅极间隔件86、残留间隔件96和ILD 101的材料高的速率蚀刻第二栅极间隔件88的材料。
在一些实施例中，蚀刻工艺是单蚀刻工艺。单蚀刻工艺可以包括使用等离子体(例如，含氟等离子体(使用气态氟化氢(HF)和/或氟(F2))的干蚀刻工艺。由于氢原子的迁移，HF可以帮助部分地去除Ge。蚀刻工艺包括在低于约50℃，具体地低于约40℃，并且更具体地在约25℃至35℃的范围内实施的工艺。当空隙94沿有源栅极堆叠件延伸时，有源栅极堆叠件具有较少的横向支撑。在降低横向支撑时，在低温和低压下实施单蚀刻工艺可以帮助避免有源栅极堆叠件的变形。
在一些实施例中，蚀刻工艺包括多个蚀刻工艺，例如，第一蚀刻工艺和第二蚀刻工艺。如上所述，当形成外延源极/漏极区域92时，第二栅极间隔件88可以掺杂有外延源极/漏极区域92的杂质，并且上部区域可以掺杂为比下部区域更高的杂质浓度。第一蚀刻工艺在较高杂质浓度下具有较高的蚀刻速率，并且用于去除第二栅极间隔件88的上部区域，并且第二蚀刻工艺在较低杂质浓度下具有较高的蚀刻速率，并且用于去除第二栅极间隔件88的下部区域。第一和第二蚀刻工艺中的每个可以包括使用等离子体(例如，含氟等离子体(使用气态氟化氢(HF)和/或氟(F2))的干蚀刻工艺。第一蚀刻工艺和第二蚀刻工艺中的每个都包括在约50℃以下，具体地在约40℃以下，并且更具体地在约25℃至35℃的范围内实施的工艺。
在一些实施例中，可以以不同的速率去除区域50P和50P中的第二栅极间隔件88。特别地，以比掺杂有p型杂质的第二栅极间隔件88(例如，在区域50P中)快的速率去除掺杂有n型杂质的第二栅极间隔件88(例如，在区域50N中)。因此，一些残留物(未示出)可以保留在区域50P中，但是没有保留在区域50N中。残留物可以是第二栅极间隔件88的介电材料。
在图14A至图14E中，在第一栅极间隔件86、ILD 101、栅极电介质106和栅电极108上形成介电层114。介电层114可以由诸如氮化硅、氧化硅、碳氮化硅、碳氮氧化硅、碳氧化硅等的介电材料形成，并且可以通过诸如ALD的沉积工艺形成。如图所示，介电层114部分地填充空隙94的上部。空隙94因此被密封，从而使得在随后的工艺期间材料可以不沉积在空隙94中。
在图15A至图15E中，可以实施平坦化工艺以去除介电层114的位于ILD 101上面的部分。平坦化工艺可以是研磨、CMP等。介电层114的剩余部分形成介电插塞116，从而密封空隙94。在平坦化工艺之后，ILD 101、介电插塞116、第一栅极间隔件86、CESL 98、栅极电介质106和栅电极108的顶面齐平。
图16示出了根据本发明的一个或多个实施例的形成非平面晶体管器件的方法1600的流程图。例如，方法1600的至少一些操作(或步骤)可以用于形成FinFET 100。但是，应当理解，方法1600的一些操作可以用于制造其他类型的非平面器件，诸如例如，纳米片晶体管器件、纳米线晶体管器件、垂直晶体管器件、全环栅(GAA)晶体管器件等的任何一种，同时仍保持在本发明的范围之内。应该注意，方法1600仅是示例，并且不旨在限制本发明。因此，应当理解，可以在图16的方法1600之前、期间和之后提供附加的操作，并且此处仅简要描述一些其他操作。
在一些实施例中，方法1600的操作可以分别与如图2、图3、图4、图5、图6、图7A至图7E、图8A至图8E、图9A至图9E、图10A至图10E、图11A至图11E、图12A至图12F、图13A至图13E、图14A至图14E和图15A至图15E所示的各个制造阶段的示例性FinFET 100的截面图相关联。
方法1600从提供衬底(例如，图2的50)的操作1602开始。方法1600继续到形成多个鳍(例如，图3的52)的操作1604。方法1600继续到形成隔离区域(例如，图4的56)的操作1606。方法1600继续到操作1608，该操作1608形成伪介电层、伪栅极层和掩模层(例如，分别为图5的60、62和64)。方法1600进行到形成一个或多个伪栅极堆叠件(例如，图6的70和72)的操作1610。方法1600继续到形成第一栅极间隔件层、第二栅极间隔件层和第三栅极间隔件层(例如，分别为图7A至图7E的80、84和90)的操作1612。方法1600继续到形成源极/漏极区域(例如，图8A至图8E的92)的操作1614。方法1600继续到形成ILD(例如，图9A至图9E的101)的操作1616。方法1600继续到实施CMP(例如，图10A至图10E)的操作1618。方法1600继续到去除伪栅极堆叠件(例如，图11A至图11E)的操作1620。方法1600继续到形成栅极电介质和栅电极(例如，分别为图12A至图12F的106和108)的操作1622。方法1600继续到去除第二栅极间隔件层(例如，图13A至图13E)的操作1624。通过去除第二栅极间隔件层，可以形成或扩展空隙。方法1600继续到形成介电层(例如，图14A至图14E的114)的操作1626。方法1600继续到形成介电插塞(例如，图15A至图15E的116)的操作1628。通过平坦化介电层以密封空隙来形成介电插塞。
本发明的各个实施例可以实现多个优势。空隙94包括空气或真空，两者的相对介电常数均比去除的第二栅极间隔件88的材料的介电材料低。在较小的器件尺寸下，连接到源极/漏极区域92(未示出)和栅电极108的源极/漏极接触件之间的电容可以是电路电容的重要来源。减小源极/漏极接触件与栅电极108之间的空间的相对介电常数可以减小该电容。电容减小可以提高所得的FinFET 100的最终器件性能。
在本公开的一个方面，公开了用于制造半导体器件的方法。该方法包括在衬底上方形成第一鳍。该方法包括在第一鳍上形成伪栅极堆叠件。该方法包括沿着伪栅极堆叠件的侧形成第一栅极间隔件。第一栅极间隔件包括第一介电材料。该方法包括沿着第一栅极间隔件的侧形成第二栅极间隔件。第二栅极间隔件包括半导体材料。该方法包括在与第二栅极间隔件相邻的第一鳍中形成源极/漏极区域。该方法包括去除第二栅极间隔件的至少一部分以形成在第一栅极间隔件和源极/漏极区域之间延伸的空隙。
在一些实施例中，方法还包括：在源极/漏极区域上方沉积层间电介质(ILD)，所述层间电介质包括第二介电材料；以及在去除所述第二栅极间隔件的至少一部分的步骤期间，暴露所述层间电介质的顶面。在一些实施例中，去除所述第二栅极间隔件的至少一部分的步骤使所述第一栅极间隔件和所述层间电介质保持完整。在一些实施例中，所述空隙进一步在所述第一栅极间隔件与所述层间电介质之间延伸。在一些实施例中，所述半导体材料包括硅锗。在一些实施例中，去除所述第二栅极间隔件的至少一部分的步骤包括：使用气态氟化氢(HF)或氟(F2)中的至少一种实施干蚀刻工艺。在一些实施例中，方法还包括：在所述空隙上方沉积介电层；和通过平坦化工艺去除设置在所述空隙外部的所述介电层的部分，从而使所述介电层的剩余部分形成所述介电塞以密封所述空隙。在一些实施例中，方法还包括：在所述衬底上方形成第二鳍，所述伪栅极堆叠件还形成在所述第二鳍上方，所述源极/漏极区域还形成在所述第二鳍中，所述空隙进一步在所述源极/漏极区域下方延伸。在一些实施例中，方法还包括：用有源栅极堆叠件替换所述伪栅极堆叠件，所述第一栅极间隔件沿着所述有源栅极堆叠件的侧延伸。在一些实施例中，所述空隙进一步在所述有源栅极堆叠件与所述源极/漏极区域之间延伸。
在本公开的另一方面，公开了用于制造半导体器件的方法。该方法包括在衬底上方形成第一鳍和第二鳍。第一鳍和第二鳍彼此相邻。该方法包括在第一鳍和第二鳍上形成伪栅极堆叠件。该方法包括沿着伪栅极堆叠件的侧形成第一栅极间隔件，该第一栅极间隔件包括第一介电材料。该方法包括沿着第一栅极间隔件的侧形成第二栅极间隔件。第二栅极间隔件包括半导体材料。该方法包括在与第二栅极间隔件相邻的第一鳍和第二鳍两者中形成源极/漏极区域。源极/漏极区域包括第一鳍和第二鳍之间的合并部分。该方法包括去除第二栅极间隔件的至少一部分以形成在第一栅极间隔件和源极/漏极区域之间延伸的空隙。
在一些实施例中，所述空隙进一步在所述源极/漏极区域的合并部分下方延伸。在一些实施例中，所述半导体材料包括硅锗。在一些实施例中，方法还包括：在所述源极/漏极区域上方沉积层间电介质(ILD)，所述层间电介质包括第二介电材料；以及在去除所述第二栅极间隔件的至少一部分的步骤期间，暴露所述层间电介质的顶面。在一些实施例中，去除所述第二栅极间隔件的至少一部分的步骤使所述第一栅极间隔件和所述层间电介质保持完整。在一些实施例中，所述空隙还在所述第一栅极间隔件和所述层间电介质之间延伸。在一些实施例中，去除所述第二栅极间隔件的至少一部分的步骤包括：使用气态氟化氢(HF)或氟(F2)中的至少一种实施干蚀刻工艺。在一些实施例中，方法还包括：用有源栅极堆叠件替换所述伪栅极堆叠件，所述第一栅极间隔件沿着所述有源栅极堆叠件的侧延伸，所述空隙进一步在所述有源栅极堆叠件与所述源极/漏极区域之间延伸。
在本公开的又一方面，公开了用于制造半导体器件的方法。该方法包括在衬底上方形成鳍。该方法包括在鳍上方形成伪栅极堆叠件。该方法包括沿着伪栅极堆叠件的侧形成栅极间隔件。栅极间隔件包括由介电材料形成的第一层和由半导体材料形成的第二层。该方法包括在与栅极间隔件相邻的鳍中形成源极/漏极区域。该方法包括用有源栅极堆叠件替换伪栅极堆叠件。该方法包括去除栅极间隔件的第二层的至少一部分，以形成在有源栅极堆叠件和源极/漏极区域之间延伸的空隙。
在一些实施例中，方法还包括：在所述源极/漏极区域上方沉积层间电介质(ILD)；以及在去除所述栅极间隔件的第二层的至少一部分的步骤期间，暴露所述层间电介质的顶面。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
在衬底上方形成第一鳍；
在所述第一鳍上形成伪栅极堆叠件；
沿着所述伪栅极堆叠件的侧形成第一栅极间隔件，所述第一栅极间隔件包括第一介电材料；
沿着所述第一栅极间隔件的侧形成第二栅极间隔件，所述第二栅极间隔件包括半导体材料；
在与所述第二栅极间隔件相邻的所述第一鳍中形成源极/漏极区域；以及
去除所述第二栅极间隔件的至少一部分以形成在所述第一栅极间隔件和所述源极/漏极区域之间延伸的空隙。
2.根据权利要求1所述的方法，还包括：
在源极/漏极区域上方沉积层间电介质(ILD)，所述层间电介质包括第二介电材料；以及
在去除所述第二栅极间隔件的至少一部分的步骤期间，暴露所述层间电介质的顶面。
3.根据权利要求2所述的方法，其中，去除所述第二栅极间隔件的至少一部分的步骤使所述第一栅极间隔件和所述层间电介质保持完整。
4.根据权利要求2所述的方法，其中，所述空隙进一步在所述第一栅极间隔件与所述层间电介质之间延伸。
5.根据权利要求1所述的方法，其中，所述半导体材料包括硅锗。
6.根据权利要求1所述的方法，其中，去除所述第二栅极间隔件的至少一部分的步骤包括：使用气态氟化氢(HF)或氟(F2)中的至少一种实施干蚀刻工艺。
7.根据权利要求1所述的方法，还包括：
在所述空隙上方沉积介电层；以及
通过平坦化工艺去除设置在所述空隙外部的所述介电层的部分，从而使所述介电层的剩余部分形成所述介电塞以密封所述空隙。
8.根据权利要求1所述的方法，还包括：在所述衬底上方形成第二鳍，所述伪栅极堆叠件还形成在所述第二鳍上方，所述源极/漏极区域还形成在所述第二鳍中，所述空隙进一步在所述源极/漏极区域下方延伸。
9.一种用于制造半导体器件的方法，包括：
在衬底上方形成第一鳍和第二鳍，所述第一鳍和所述第二鳍彼此相邻；
在所述第一鳍和所述第二鳍上形成伪栅极堆叠件；
沿着所述伪栅极堆叠件的侧形成所述第一栅极间隔件，所述第一栅极间隔件包括第一介电材料；
沿着所述第一栅极间隔件的侧形成第二栅极间隔件，所述第二栅极间隔件包括半导体材料；
在与所述第二栅极间隔件相邻的所述第一鳍和所述第二鳍两者中形成源极/漏极区域，所述源极/漏极区域包括所述第一鳍和所述第二鳍之间的合并部分；以及
去除所述第二栅极间隔件的至少一部分以形成在所述第一栅极间隔件和所述源极/漏极区域之间延伸的空隙。
10.一种用于制造半导体器件的方法，包括：
在衬底上方形成鳍；
在所述鳍上方形成伪栅极堆叠件；
沿着所述伪栅极堆叠件的侧形成栅极间隔件，所述栅极间隔件包括由介电材料形成的第一层和由半导体材料形成的第二层；
在与所述栅极间隔件相邻的所述鳍中形成源极/漏极区域；
用有源栅极堆叠件替换所述伪栅极堆叠件；
去除所述栅极间隔件的第二层的至少一部分，以形成在所述有源栅极堆叠件和所述源极/漏极区域之间延伸的空隙。
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