CN113363155A - 半导体结构和形成半导体结构的方法 - Google Patents

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Abstract

一种示例性方法包括：形成从半导体衬底延伸的鳍；在鳍上沉积层间介电(ILD)层；在ILD层上形成掩模层；在掩模层上形成切割掩模，切割掩模包括第一介电材料，切割掩模具有暴露掩模层的第一开口，第一开口中的每个的所有侧由第一介电材料围绕；在切割掩模上和第一开口中形成线掩模，线掩模具有槽开口，槽开口暴露切割掩模的部分和掩模层的部分，槽开口是垂直于鳍延伸的带；通过蚀刻掩模层的由第一开口和槽开口暴露的部分图案化掩模层；以及使用图案化的掩模层作为蚀刻掩模在ILD层中蚀刻接触开口。本申请的实施例还涉及半导体结构和形成半导体结构的方法。

Description

半导体结构和形成半导体结构的方法
技术领域
本申请的实施例涉及半导体结构和形成半导体结构的方法。
背景技术
半导体器件用于各种电子应用中，诸如例如个人计算机、手机、数码相机和其他电子设备。通常，通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层，以在其上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域。然而，随着最小部件尺寸的减小，出现了应该解决的额外的问题。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底延伸的第一鳍；在所述第一鳍中生长源极/漏极区域；在所述第一鳍上方形成金属栅极，所述金属栅极设置在所述源极/漏极区域和所述第一鳍的第一伪区域之间；在所述源极/漏极区域和所述第一伪区域上方沉积层间介电(ILD)层；在所述层间介电层上方形成切割掩模，所述切割掩模具有第一切割部分、第二切割部分和第一修整部分，所述第一切割部分和所述第二切割部分的每个沿着所述第一鳍的纵轴延伸，所述第一鳍横向设置在所述第一切割部分和所述第二切割部分之间，所述第一修整部分将所述第一切割部分连接至所述第二切割部分，所述第一修整部分设置在所述第一伪区域上方；使用所述切割掩模作为蚀刻掩模图案化位于所述层间介电层中的接触开口，在所述图案化之后，位于所述第一修整部分之下的所述层间介电层的部分保留在所述第一伪区域上方；以及在所述接触开口中形成源极/漏极接触件，所述源极/漏极接触件耦接至所述源极/漏极区域。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底延伸的鳍；在所述鳍上沉积层间介电(ILD)层；在所述层间介电层上形成掩模层；在所述掩模层上形成切割掩模，所述切割掩模包括第一介电材料，所述切割掩模具有暴露所述掩模层的第一开口，所述第一开口中的每个的所有侧由所述第一介电材料围绕；在所述切割掩模上和所述第一开口中形成线掩模，所述线掩模具有槽开口，所述槽开口暴露所述切割掩模的部分和所述掩模层的部分，所述槽开口是垂直于所述鳍延伸的带；通过蚀刻所述掩模层的由所述第一开口和所述槽开口暴露的部分来图案化所述掩模层；以及使用图案化的掩模层作为蚀刻掩模在层间介电层中蚀刻接触开口。
本申请的又一些实施例提供了一种半导体结构，包括：半导体衬底，具有主表面；第一鳍，从所述半导体衬底延伸，所述第一鳍具有沿着第一方向的第一纵轴，所述第一方向平行于所述半导体衬底的所述主表面；源极/漏极区域，位于所述第一鳍中；第一金属栅极，位于所述第一鳍上方，所述第一金属栅极设置在所述源极/漏极区域和所述第一鳍的伪区域之间；第二金属栅极，位于所述第一鳍上方，所述伪区域设置在所述第二金属栅极和所述第一金属栅极之间；接触蚀刻停止层(CESL)，位于所述源极/漏极区域和所述伪区域上方，所述接触蚀刻停止层物理接触所述伪区域并且沿着所述伪区域连续延伸；第一层间介电(ILD)层，位于所述接触蚀刻停止层上方；以及第一源极/漏极接触件，延伸穿过所述第一层间介电层和所述接触蚀刻停止层，所述第一源极/漏极接触件物理接触所述源极/漏极区域，所述第一源极/漏极接触件具有宽度和长度，所述长度大于所述宽度，所述长度沿着第二方向测量，所述第二方向平行于所述半导体衬底的所述主表面，所述第二方向垂直于所述第一方向。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的在三维视图中的FinFET的实例。
图2A至图5B是根据一些实施例的在FinFET的制造中的中间阶段的各个视图。
图6A至图10B是根据一些实施例的在FinFET的制造中的进一步中间阶段的各个视图。
图11A至图12B是根据一些其他实施例的在FinFET的制造中的进一步中间阶段的各个视图。
图13A至图15B是根据一些其他实施例的在FinFET的制造中的进一步中间阶段的各个视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，切割掩模和线掩模组合使用以限定将在介电层(诸如层间介电(ILD)层)中形成接触件的区域。线掩模具有在第一方向上延伸的槽开口，并且切割掩模具有在垂直的第二方向上延伸、与槽开口相交的介电线。槽开口限定在其中将形成接触件的区域，并且介电线限定在其中将不形成接触件的区域。线掩模还包括在第一方向上延伸的修整部分，并且限定在其中将不形成接触件的额外的区域。具体地，将包含伪接触件的未使用区域从与线掩模的修整部分的接触件形成中排除。通过减少伪接触件的数量，可以避免其他导电部件上的寄生电容。减小FinFET的寄生电容对于一些应用(诸如环形振荡器)尤其有利，其中性能最多可以提高1％。
图1示出了根据一些实施例在三维视图中的简化的鳍式场效应晶体管(FinFET)的实例。为了清楚起见，省略了FinFET的一些其他部件(以下讨论的)。所示的FinFET可以以例如作为一个晶体管或多个晶体管(诸如两个晶体管)操作的方式电连接或耦接。
FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区域56设置在衬底50上方，并且鳍52在相邻的STI区域56之上并且从相邻的STI区域56之间突出。虽然STI区域56被描述/示出为与衬底50分隔开，但是如本文中所使用的术语“衬底”可以用于仅指半导体衬底或包括隔离区域在内的半导体衬底。另外，虽然鳍52被示为衬底50的单一、连续的材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52指的是在相邻的STI区域56之间延伸的部分。
栅极电介质82沿着侧壁并且位于鳍52的顶面上方，并且栅电极84位于栅极电介质82上方。源极/漏极区域70相对于栅极电介质82和栅电极84设置在鳍52的相对侧中。栅极间隔件66将源极/漏极区域70与栅极电介质82和栅电极84分隔开。在形成多个晶体管的实施例中，源极/漏极区域70可以在各个晶体管之间共用。在一个晶体管由多个鳍52形成的实施例中，相邻的源极/漏极区域70可以电连接，诸如通过外延生长合并源极/漏极区域70，或通过将源极/漏极区域70与相同的源极/漏极接触件耦接。
图1还示出了若干参考截面。截面A-A沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域70之间的电流流动的方向上。截面B-B垂直于截面A-A，并且沿着栅电极84的纵轴。截面C-C垂直于截面A-A，并且延伸穿过FinFET的源极/漏极区域70。为了清楚起见，随后附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在平面器件(诸如平面FET)中使用的方面。
图2A至图5B是根据一些实施例的在FinFET的制造中的中间阶段的截面图。图2A、图3A、图4A和图5A是沿着图1中的参考截面A-A示出的截面图，除了多个鳍/FinFET外。图2B、图3B、图4B和图5B是沿着图1中的参考截面B-B示出的截面图，除了多个鳍/FinFET外。图2C和图2D是沿着图1中的参考截面C-C示出的截面图，除了多个鳍/FinFET外。
在图2A和图2B中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂物质)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。例如，当形成p型器件时，衬底50可以是应变材料，诸如具有在约0％至约40％范围内的锗浓度的硅锗(SixGe1-x，其中x可以在0至1的范围内)，从而使得形成具有p型全应变沟道(PFSC)区域的FinFET。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理分隔开，并且任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在区域50N和区域50P之间。
鳍52形成为从衬底50延伸。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在形成之后，鳍52具有宽度W1，并且在相同区域50N/50P中的鳍52间隔开间距P1。宽度W1可以在约11nm至约14nm的范围内，并且间距P1可以在约55nm至约60nm的范围内。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件图案化鳍。
在衬底50上方和相邻鳍52之间形成STI区域56。作为形成STI区域56的实例，在中间结构上方形成绝缘材料。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动化学汽相沉积(FCVD)(例如，远程等离子体系统中的基于材料沉积的化学汽相沉积(CVD)和后固化以使其转换为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。在实施例中，形成绝缘材料，从而使得过量的绝缘材料覆盖鳍52。一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如以上讨论的填充材料。对绝缘材料应用去除工艺以去除位于鳍52上方的过量的绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在平坦化工艺完成之后鳍52和绝缘材料的顶面是齐平的。然后使绝缘材料凹进，绝缘材料的剩余的部分形成STI区域56。使绝缘材料凹进，从而使得位于区域50N和位于区域50P中的鳍52的上部从相邻的STI区域56之间突出。在凹进之后，鳍52的暴露部分在STI区域56的顶面之上延伸高度H1。高度H1可以大于约40nm，诸如在约50nm至约80nm的范围内。鳍52的暴露部分包括将成为所得FinFET的沟道区域的区域。
此外，STI区域56的顶面可以具有所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域56凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用例如使用稀释的氢氟酸(dHF)通过合适的蚀刻工艺去除化学氧化物。
以上描述的工艺仅仅是鳍52如何形成的一个实例。在一些实施例中，可以通过外延生长工艺形成鳍。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，在用鳍52平坦化STI区域56的绝缘材料之后，可以使鳍52凹进，并且可以在凹进的鳍52上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料上方的外延生长的材料。在甚至进一步实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免之前和随后的注入，但是原位和注入掺杂可以一起使用。
更进一步，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，诸如PMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就在区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入至区域50N(诸如NMOS区域)中。n型杂质可以是注入至区域中的磷、砷、锑等，其浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。
在区域50P的注入之后，在位于区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就可以在区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至区域50P(诸如PMOS区域)中。p型杂质可以是注入至区域中的硼、BF2、铟等，其浓度等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。
在区域50N和区域50P的注入之后，可以实施退火以激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但是原位和注入掺杂可以一起使用。
在鳍52上方形成伪栅极电介质60，并且在伪栅极电介质60上方形成伪栅极62。可以将伪栅极电介质60和伪栅极62统称为“伪栅极堆叠件”，每个伪栅极堆叠件包括伪栅极电介质60和伪栅极62。伪栅极堆叠件沿着鳍52的侧壁延伸。虽然仅示出了一个伪栅极堆叠件，但是应该理解，同时形成多个伪栅极堆叠件，并且每个鳍52可以具有形成在其上的多个伪栅极堆叠件。
作为形成伪栅极电介质60和伪栅极62的实例，在鳍52上形成伪介电层。伪介电层可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层上方形成伪栅极层，并且在伪栅极层上方形成掩模层。可以在伪介电层上方沉积伪栅极层，并且然后平坦化(诸如通过CMP)伪栅极层。可以在伪栅极层上方沉积掩模层。伪栅极层可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly硅锗)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域中已知和用于沉积导电材料的其他技术沉积伪栅极层。伪栅极层可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层可以包括例如氮化硅、氮氧化硅等。在该实例中，横跨区域50N和区域50P形成单个伪栅极层和单个掩模层。应该指出，仅出于说明的目的，示出的伪介电层仅覆盖鳍52。在一些实施例中，伪介电层可以沉积为使得伪介电层覆盖STI区域56、在STI栅极层和STI区域56之间延伸。然后使用可接受的光刻和蚀刻技术图案化掩模层以形成掩模64。然后通过可接受的蚀刻技术将掩模64的图案转移至伪栅极层以形成伪栅极62。将掩模64的图案进一步转移至伪介电层以形成伪栅极电介质60。伪栅极62覆盖鳍52的相应的沟道区域。掩模64的图案可以用于将伪栅极62中的每个与相邻的伪栅极物理分隔开。伪栅极62还可以具有基本垂直于相应的鳍52的长度方向的长度方向。
在伪栅极62、掩模64和/或鳍52的暴露的表面上形成栅极间隔件66。可以通过共形沉积绝缘材料并且随后蚀刻绝缘材料形成栅极间隔件66。栅极间隔件66的绝缘材料可以是氮化硅、氮化硅碳、它们的组合等。在一些实施例中(未示出)，栅极间隔件66由多层绝缘材料形成，并且包括多个层。例如，栅极间隔件66可以包括多个氮化硅层，或可以包括设置在两个氮化硅层之间的氧化硅层。栅极间隔件66的蚀刻可以是各向异性的。在蚀刻之后，栅极间隔件66可以具有直的侧壁或弯曲的侧壁。
在栅极间隔件66的形成之前或期间，可以实施用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于所讨论的注入，可以在区域50N上方形成掩模，诸如光刻胶，同时暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入至位于区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P上方形成掩模，诸如光刻胶，同时暴露区域50N，并且可以将适当类型(例如，n型)的杂质注入至区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。可以使用退火激活注入的杂质。
然后在鳍52中形成外延源极/漏极区域70。在鳍52中形成外延源极/漏极区域70，从而使得伪栅极62设置在外延源极/漏极区域70的相应的相邻对之间。在一些实施例中，外延源极/漏极区域70可以延伸至位于STI区域56的顶面之下的鳍52的部分中。在一些实施例中，栅极间隔件66用于将外延源极/漏极区域70与伪栅极62分隔开适当的横向距离，使得外延源极/漏极区域70不会使所得FinFET的随后形成的栅极短路。外延源极/漏极区域70可以在鳍52的相应的沟道区域58中施加应力，从而提高性能。
由于用于形成外延源极/漏极区域70的外延工艺，外延源极/漏极区域70的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得相同FinFET的相邻的外延源极/漏极区域70合并，如图2C所示。例如，当一个晶体管由多个鳍(例如，鳍组52G)形成时，可以形成合并的外延源极/漏极区域70。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区域70保持分隔开，如图2D所示。例如，当一个晶体管由单个鳍52S形成时，可以形成未合并的外延源极/漏极区域70。在图2C和图2D中所示的实施例中，栅极间隔件66形成为覆盖在STI区域56之上延伸的鳍52的侧壁的部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件66的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸至STI区域56的表面。
在图3A和图3B中，在中间结构上方沉积第一ILD层74。第一ILD层74可以由介电材料形成，并且可以通过任何合适的方法(诸如CVD、等离子体增强CVD(PECVD)或FCVD的)沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)，未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)72设置在第一ILD层74和外延源极/漏极区域70、掩模64以及栅极间隔件66之间。CESL72可以包括具有与第一ILD层74的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图4A和图4B中，可以实施平坦化工艺，诸如CMP，以使第一ILD层74的顶面与伪栅极62或掩模64的顶面齐平。平坦化工艺还可去除位于伪栅极62上的掩模64以及沿着掩模64的侧壁的栅极间隔件66的部分。在平坦化工艺之后，伪栅极62、栅极间隔件66和第一ILD层74的顶面是齐平的。因此，通过第一ILD层74暴露伪栅极62的顶面。在一些实施例中，可以保留掩模64，在这种情况下，平坦化工艺使第一ILD层74的顶面与掩模64的顶面齐平。
在图5A和图5B中，去除伪栅极62并且由金属栅极80替换。金属栅极80包括栅极电介质82和栅电极84。作为形成金属栅极80的实例，在一个或多个蚀刻步骤中去除伪栅极62和掩模64(如果存在)，从而形成凹槽。也可以去除伪栅极电介质60的位于凹槽中的部分。在一些实施例中，仅去除伪栅极62并且伪栅极电介质60保留并且通过凹槽暴露。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的凹槽中去除伪栅极电介质60，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极62。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性蚀刻伪栅极62而不蚀刻第一ILD层74或栅极间隔件66。凹槽暴露鳍52。具体地，沟道区域58通过凹槽暴露。每个沟道区域58设置在外延源极/漏极区域70的相邻对之间。在去除期间，当蚀刻伪栅极62时，伪栅极电介质60可以用作蚀刻停止层。然后可以在伪栅极62的去除之后可选地去除伪栅极电介质60。在去除之后，将栅极电介质82共形沉积在凹槽中，诸如沉积在鳍52的顶面和侧壁上以及在栅极间隔件66的侧壁上。也可以在第一ILD层74的顶面上形成栅极电介质82。根据一些实施例，栅极电介质82包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极电介质82包括高k介电材料，并且在这些实施例中，栅极电介质82可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极电介质82的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在伪栅极电介质60的部分保留在凹槽中的实施例中，栅极电介质82包括伪栅极电介质60的材料(例如，SiO2)。栅电极84分别沉积在栅极电介质82上，并且填充凹槽的剩余部分。栅电极84可以包括含金属的材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层。例如，虽然示出了单层栅电极84，但是每个栅电极84可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。在填充栅电极84之后，可以实施平坦化工艺(诸如CMP)以去除栅极电介质82的过量的部分和栅电极84的材料，这些过量的部分位于第一ILD层74的顶面上方。栅电极84和栅极电介质82的材料的剩余的部分因此形成所得FinFET的替换栅极。金属栅极80也可以称为“栅极堆叠件”或“替换栅极堆叠件”。金属栅极80可以沿着鳍52的沟道区域58的侧壁延伸。
位于区域50N和区域50P中的栅极电介质82的形成可以同时发生，从而使得位于每个区域中的栅极电介质82由相同的材料形成，并且栅电极84的形成可以同时发生，从而使得位于每个区域中的栅电极84由相同的材料形成。在一些实施例中，可以通过不同的工艺形成位于每个区域中的栅极电介质82，从而使得栅极电介质82可以是不同的材料，和/或可以通过不同的工艺形成位于每个区域中的栅电极84，从而使得栅电极84可以是不同的材料。当使用不同的工艺时，可以使用各个掩模步骤掩蔽和暴露适当的区域。
图6A至图10B是根据一些实施例的在FinFET的制造中的进一步中间阶段的各个视图。图6A、图7A、图8A、图9A和图10A是沿着图1中的参考截面A-A示出的截面图。图6B、图7B、图8B、图9B和图10B是顶视图。
图6A至图10B示出了其中未在所有金属栅极80附近形成外延源极/漏极区域70的实施例。金属栅极80中的一些可以与一个外延源极/漏极区域70或没有外延源极/漏极区域70相邻。例如，图6A示出了与成对的外延源极/漏极区域70相邻并且位于相应的沟道区域58上方的金属栅极80A，并且还示出了仅与一个外延源极/漏极区域70相邻并且没有形成在相应的沟道区域上方的金属栅极80B。
此外，图6A至图10B示出了由多个鳍(例如，鳍组52G)形成晶体管的实施例(见图2C)。因此，至外延源极/漏极区域70(在下面进一步讨论)的接触件将在相应的鳍组52G上方延伸。应该理解，与以下讨论的技术类似的技术可以用于其中晶体管由单个鳍52S形成的实施例(见图2D)。
在图6A中，在金属栅极80和第一ILD层74上方形成一个或多个掩模层90。图6B是顶视图，其中沿着图6B中的参考截面A-A示出了图6A，但是为了图示的清楚省略了一些部件。在所示的实施例中，掩模层90是包括下掩模层90A和位于下掩模层90A上的上掩模层90B的多层结构。在一些实施例中，使用单个掩模层90。然后在掩模层90上方形成切割掩模92。切割掩模92具有暴露掩模层90(诸如在掩模层90包括多层的实施例中的上掩模层90B)的切割开口94。
在金属栅极80和第一ILD上方形成下掩模层90A。下掩模层90A可以由包括金属(例如氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(例如，碳化钨)等)和/或准金属(例如，氮化硅、氮化硼、碳化硅等)的材料形成。在一些实施例中，确定下掩模层90A的材料组成以提供相对于其他层(诸如第一ILD层74)和/或随后形成的层(诸如上掩模层90B(下面将更详细描述))的高蚀刻选择性。可以通过工艺(诸如化学汽相沉积(CVD)、ALD等)形成下掩模层90A。可以使用其他工艺和材料。在一些实施例中，下掩模层90A具有在约15nm至约20nm的范围内的厚度，但是在其他实施例中，下掩模层90A可以具有另一厚度。在随后的处理步骤中，使用本文所描述的图案化技术在下掩模层90A中形成图案。然后将下掩模层90A用作用于蚀刻第一ILD层74的蚀刻掩模，其中下掩模层90A的图案转移至第一ILD层74。
在下掩模层90A上形成上掩模层90B。在随后的处理步骤中，使用本文所描述的图案化技术在上掩模层90B中形成图案。然后，将图案化的上掩模层90B用作用于图案化下掩模层90A的蚀刻掩模。上掩模层90B可以由氧化硅(诸如硼磷硅酸盐正硅酸乙脂(BPTEOS)或未掺杂的正硅酸乙脂(TEOS)氧化物)形成，并且可以通过CVD、ALD、等离子体增强的原子层沉积(PEALD)、旋涂等形成。上掩模层90B可以包括低温(LT)氧化物层，其在低温(例如，低于约100℃)下沉积。在一些实施例中，可以确定上掩模层90B的材料组成以提供相对于其他层(诸如下掩模层90A)的高蚀刻选择性。上掩模层90B可以包括多于一层，并且可以由多于一种材料形成。在一些实施例中，上掩模层90B具有在约38nm至约40nm的范围内的厚度，但是在其他实施例中，上掩模层90B可以具有另一厚度。在随后的处理步骤中，使用本文所描述的图案化技术在上掩模层90B中形成图案。
相对于将用于图案化切割开口94的蚀刻工艺，切割掩模92由相对于掩模层90具有高蚀刻选择性的介电材料形成。例如，切割掩模92可以包括无机材料，诸如氮化物(诸如氮化硅)、氧氮化物(诸如氧氮化硅)、氧化物(诸如氧化硅)等，并且可以通过工艺(诸如CVD、ALD、旋涂等)形成。在一些实施例中，切割掩模92由氮化硅形成。作为形成切割掩模92的实例，可以将介电材料层沉积至约30nm至约35nm范围内的厚度。然后，可以用暴露掩模层90的切割开口94图案化介电材料的层。可以通过可接受的光刻和蚀刻工艺天图案化切割开口94。例如，可以使用光刻胶作为蚀刻掩模实施各向异性湿蚀刻以图案化切割开口94。
切割掩模92具有切割部分92C和修整部分92T。切割部分92C是带，并且在顶视图中可以具有基本均匀的宽度。此外，切割部分92C垂直于金属栅极80行进并且与金属栅极80重叠，但是平行于鳍52行进并且不与鳍52重叠。每个切割部分92C横向设置在一个或多个鳍52之间，诸如位于设置在一个或多个鳍52之间的部件正上方。每个切割部分92C横向设置在相应的鳍组52G(或相应的鳍52S，见图2D)之间。换句话说，鳍组52G(或鳍52S，见图2D)横向设置在相邻的一对切割部分92C之间。如下面进一步讨论的，切割部分92C限定切割位于随后形成的接触件之间的位置。修整部分92T垂直于切割部分92C，例如，修整部分92T垂直于鳍52行进并且与鳍52重叠，但是平行于金属栅极80行进并且不与金属栅极80重叠。每个修整部分92T横向设置在两个金属栅极80之间，诸如位于设置在两个金属栅极80之间的部件正上方。每个修整部分92T在鳍组52G(或相应的鳍52S，见图2D)上方延伸，并且连接沿着相应的鳍组52G(或相应的鳍52S，见图2D)延伸的切割部分92C。如下面进一步讨论的，修整部分92T限定随后将不形成接触件的位置。
如图6A所示，鳍52的一些未使用区域52U(也称为伪区域)不包含外延源极/漏极区域70，并且鳍52的一些区域不包含沟道区域58。鳍52的未使用区域52U可以设置在金属栅极80B之间，例如，位于未设置在外延源极/漏极区域70的相应的相邻对之间的金属栅极80之间。CESL 72直接接触并且沿着鳍52的未使用区域52U的顶面延伸。具体地，成对的栅极间隔件66可以暴露鳍52的未使用区域52U，CESL 72在鳍52的位于一对栅极间隔件66之间的部分上方并且沿着栅极间隔件66的侧壁连续延伸。根据一些实施例，在鳍52中的每个的未使用区域52U上方形成修整部分92T。如上面所指出，修整部分92T限定随后将不形成接触件的位置。因为在鳍52的未使用区域52U中没有外延源极/漏极区域70，所以形成至鳍52的未使用区域52U的任何接触件将被电隔离并且保持未使用，例如，将是伪接触件。这样的伪接触件将在相邻的金属栅极80上引起寄生电容。通过在鳍52的未使用区域52U上方形成修整部分92T，可以避免至鳍52的未使用区域52U的不期望的伪接触件的形成。具体地，位于鳍52的未使用区域52U上方并且位于金属栅极80B之间的所有介电部件(例如，栅极间隔件66、CESL72和第一ILD层74)没有导电部件。
如图6B所示，切割开口94由切割部分92C和修整部分92T限定。一些切割开口94由两个切割部分92C和两个修整部分92T限定。具体地，在顶视图中，至少切割开口94R中的一些可以具有规则形状，例如四边形形状，其中，切割开口94R由切割掩模92的介电材料的四个笔直段限定。相反，其他切割开口94N在顶视图中具有不规则形状，并且由切割掩模92的介电材料的多于四个的直段限定。例如，切割开口94N可以由多于两个的切割部分92C和多于两个的修整部分92T限定。
切割开口94可以具有各种形状和尺寸，取决于切割部分92C和修整部分92T的位置和长度。然而，可以基于将用于图案化随后形成的接触件的光刻工艺的范围以及基于鳍52(见图2B)的宽度W1和间距P1限制切割开口94R的最小尺寸。此外，可以紧挨着一起形成相邻的修整部分92T。从上面继续该实例，切割部分92C之间的距离可以限制为最小距离D1，其可以在约30nm至约42nm的范围内，并且修整部分92T之间的最小距离也可以限制为最小距离D2，其可以在约50nm至约100nm的范围内。在该实施例中，距离D2可以小于距离D1。此外，修整部分92T形成为宽度W2，其沿着平行于鳍52的纵轴的方向测量。宽度W2可以在约30nm至约40nm的范围内。限制开口94R的尺寸允许第一ILD层74被图案化而没有欠蚀刻，具体地，当使用多个掩模(例如，切割掩模92和线掩模96)图案化第一ILD层74时。
在图7A中，在切割掩模92上以及在通过切割开口94暴露的掩模层90的部分上形成线掩模96。图7B是顶视图，其中沿着图7B中的参考截面A-A示出了图7A，但是为了图示的清楚省略了一些部件。线掩模96具有暴露下面的切割掩模92和掩模层90的槽开口98。位于线掩模96中的槽开口98限定将在第一ILD层74中形成接触件并且将其耦接至所得FinFET的外延源极/漏极区域70的区域。如下面进一步讨论的，位于切割掩模92中的切割开口94限定切割位于随后形成在第一ILD层74中的接触件之间的位置。在开口94R中(见图6B)形成线掩模96的一些部分。
线掩模96可以由光刻胶(诸如单层光刻胶、双层光刻胶、三层光刻胶等)形成。在一些实施例中，线掩模96是三层掩模，包括底层(例如，底部抗反射涂(BARC)层)、中间层(例如，氮化物、氧化物、氮氧化物等)和顶层(例如，光刻胶)。所使用的掩模的类型(例如，单层掩模、双层掩模、三层掩模等)可以取决于用于图案化线掩模96的光刻工艺。例如，在极紫外(EUV)光刻工艺中，线掩模96可以是单层掩模或双层掩模。可以使用可接受的光刻技术图案化线掩模96，以形成槽开口98。槽开口98是带，并且在顶视图中可以具有基本均匀的宽度。此外，槽开口98垂直于鳍52行进并且与鳍52重叠，但是平行于金属栅极80行进并且不与金属栅极80重叠。槽开口98还与第一ILD层74和切割掩模92重叠。位于槽开口98和切割掩模92之间的重叠区域对应于将位于随后形成在第一ILD层74中的接触件之间的切割。
槽开口98形成为宽度W3，其沿着平行于鳍52的纵轴的方向测量。宽度W3可以在约13nm至约15nm的范围内。尤其，槽开口98的宽度W3小于切割掩模92的修整部分92T的宽度W2(见图6B)。通过将宽度W3限制为小于宽度W2，鳍52的未使用区域52U可以在随后的图案化期间保持充分保护，使得可以避免至鳍52的未使用区域52U的不期望的伪接触件的形成。
在图8A中，使用线掩模96和切割掩模92(见图7A)作为组合的蚀刻掩模来蚀刻掩模层90，以使槽开口98延伸穿过掩模层90。图8B是顶视图，其中沿着图8B中的参考截面A-A示出了图8A，但是为了图示的清楚省略了一些部件。在蚀刻期间，切割掩模92用作蚀刻停止层，以防止槽开口98延伸至掩模层90的位于切割掩模92正下方的部分中。换句话说，蚀刻第一ILD层74的未由线掩模96和切割掩模92覆盖的部分(并且因此通过槽开口98和切割开口94暴露)。蚀刻可以是各向异性的，使得槽开口98延伸穿过掩模层90并且在掩模层90中具有与它们在线掩模96中相同的尺寸。蚀刻可以包括一个或多个蚀刻工艺，侵蚀掩模层90，但是不侵蚀切割掩模92。例如，当掩模层90包括多层时，可以实施第一蚀刻工艺以图案化上掩模层90B，并且可以实施第二蚀刻工艺以图案化下掩模层90A。
第一蚀刻工艺可以包括相对于下掩模层90A和切割掩模92具有上掩模层90B的较高的蚀刻选择性的干蚀刻工艺。在一些实施例中，干蚀刻工艺可以包括以约150瓦至约1500瓦的功率生成的感应耦合的等离子体，并且可以在约3mTorr至约80mTorr的压力下实施。在一些实施例中，干蚀刻工艺可以使用基于氟的腐蚀气体，诸如CF4、CH2F2、CHF3或其他类型的工艺气体。在其他实施例中可以使用其他蚀刻技术。在上掩模层90B的蚀刻期间，可以至少部分消耗线掩模96。在当同时蚀刻上掩模层90B没有完全消耗线掩模96时的实施例中，可以实施合适的去除工艺(例如，灰化或剥离工艺)以去除线掩模96的剩余的残留物。
第二蚀刻工艺可以包括相对于上掩模层90B、第一ILD层74和切割掩模92具有下掩模层90A的较高的蚀刻选择性的湿蚀刻工艺。在一些实施例中，湿蚀刻工艺可以使用蚀刻剂，诸如稀氢氟酸(稀HF)、去离子水(DIW)、SC-1(例如，DIW、氨水和H2O2的组合)等，并且可以在约50℃至约70℃范围内的温度下实施。在其他实施例中可以使用其他蚀刻技术。在第二蚀刻工艺之后，暴露第一ILD层74的部分。然后可以去除切割掩模92的任何剩余的部分，诸如通过湿清洁工艺。
使用两个掩模(例如，线掩模96和切割掩模92)图案化位于掩模层90中的槽开口98允许保持掩模层90中图案的均匀性。具体地，形成具有槽开口98的线掩模96允许在槽开口98之间保持均匀的距离，并且形成具有切割部分92C的切割掩模92允许保持切割之间的均匀距离。
然后，使用图案化的掩模层90作为蚀刻掩模蚀刻第一ILD层74，以使槽开口98延伸穿过第一ILD层74和CESL 72。可以使用可接受的蚀刻技术延伸槽开口98。例如，可以使用第一蚀刻工艺将槽开口98延伸穿过第一ILD层74，并且然后可以使用第二蚀刻工艺将CESL 72打开。可以在蚀刻期间消耗掩模层90，或者可以在蚀刻之后去除。可以通过例如湿清洁工艺、CMP工艺等去除。
槽开口98暴露外延源极/漏极区域70和STI区域56的部分。如上面所指出，切割掩模92的修整部分92T(见图6B)限定将不形成槽开口98的区域，在鳍52的未使用区域52U上方形成修整部分92T。结果，槽开口98中的每个暴露至少一个外延源极/漏极区域70。换句话说，如图8B所示，槽开口98都不暴露鳍52的未使用区域52U。此外，槽开口98S的子集暴露多个外延源极/漏极区域70，并且限定其中将用于暴露的外延源极/漏极区域70形成公用接触件的区域。有利地，通过避免至鳍52的未使用区域52U的槽开口98的形成，可以避免不期望的伪接触件的形成。
在图9A中，在槽开口98中(见图8A和图8B)形成下源极/漏极接触件100。图9B是顶视图，其中沿着图9B中的参考截面A-A示出了图9A，但是为了图示的清楚省略了一些部件。在槽开口98中形成衬垫(诸如扩散阻挡层、粘合层等)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施平坦化工艺(诸如CMP)以从第一ILD层74的表面去除过量的材料。剩余的衬垫和导电材料在槽开口98中形成下源极/漏极接触件100。可以实施退火工艺以在位于外延源极/漏极区域70和下源极/漏极接触件100之间的界面处形成硅化物。下源极/漏极接触件100物理和电耦接至外延源极/漏极区域70。
如上面所指出，切割掩模92的修整部分92T(见图6B)限定将不形成接触件的区域，在鳍52的未使用区域52U上方形成修整部分92T。结果，下源极/漏极接触件100中的每个耦接至至少一个外延源极/漏极区域70。换句话说，下源极/漏极接触件100都不耦接至鳍52的未使用区域52U。相反，鳍52的所有未使用区域52U与CESL 72接触(见图9A)。此外，在槽开口98S中形成下源极/漏极接触件100S的子集，并且因此耦接至多个外延源极/漏极区域70。下源极/漏极接触件100S是共用接触件，其可以在一些类型器件(诸如存储器，例如静态随机存取存储器(SRAM)单元)中形成。
如上面所指出，线掩模96的槽开口98(见图7A和图7B)限定形成下源极/漏极接触件100的区域。同样如上所述，槽开口98是带。结果，下源极/漏极接触件100也是带，并且延伸横跨相应的鳍组52G(或相应的鳍52S，见图2D)。具体地，下源极/漏极接触件100沿着其纵轴具有长度L1，并且沿着其横轴具有宽度W4。长度L1大于宽度W4，并且下源极/漏极接触件100的纵轴垂直于鳍52的纵轴(见图9B)。鳍52和下源极/漏极接触件100的纵轴平行于衬底50的主表面。用有槽的掩模形成下源极/漏极接触件100允许下源极/漏极接触件100形成为小尺寸。例如，长度L1可以在约30nm至约40nm的范围内，并且宽度W4可以在约15nm至约18nm的范围内。
在图10A中，在第一ILD层74和下源极/漏极接触件100上方沉积第二ILD层110。图10B是顶视图，其中沿着图10B中的参考截面A-A示出了图10A，但是为了图示的清楚省略了一些部件。在一些实施例中，第二ILD层110是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD层110由介电材料(诸如PSG、BSG、BPSG、USG等)形成，并且可以通过任何合适的方法(诸如CVD和PECVD)沉积。根据一些实施例，在第二ILD层110的形成之前，可以使金属栅极80凹进，使得在金属栅极80正上方和栅极间隔件66的相对部分之间形成凹槽。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模(未示出)填充至凹槽中，随后是平坦化工艺以去除在第一ILD层74上方延伸的介电材料的过量的部分。
然后穿过第二ILD层110形成栅极接触件114和上源极/漏极接触件116。穿过第二ILD层110形成用于栅极接触件114和上源极/漏极接触件116的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬垫(诸如扩散阻挡层、粘合层等)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施平坦化工艺(诸如CMP)以从第二ILD层110的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成上源极/漏极接触件116和栅极接触件114。上源极/漏极接触件116物理和电耦接至下源极/漏极接触件100，并且栅极接触件114物理和电耦接至金属栅极80。栅极接触件114可以穿透栅极掩模(如果存在)。可以以不同的工艺形成上源极/漏极接触件116和栅极接触件114，或可以以相同的工艺形成。上源极/漏极接触件116和栅极接触件114中的每个可以形成为不同的截面，这可以避免接触件的短路。
实施例可以实现优势。利用修整部分92T形成切割掩模92允许在下源极/漏极接触件100的形成期间保护鳍52的未使用区域52U。具体地，在用于图案化第一ILD层74的工艺期间，切割掩模92的修整部分92T用作蚀刻停止层。在没有修整部分92T的情况下，伪接触件将形成至鳍52的未使用区域52U。虽然此类伪接触件将被电隔离并且在最终器件中不使用，但是此类伪接触件将在相邻的金属栅极80上引起寄生电容。通过完全避免伪接触件的形成，可以避免或至少减小这种寄生电容。因此，可以提高所得FinFET的性能，特别是在一些应用中，诸如环形振荡器，其性能可以提高1％。
图11A至图12B是根据一些实施例的在FinFET的制造中的进一步中间阶段的各个视图。图11A和图11B示出了与图6A和图6B所示的类似的处理步骤的结构。在该实施例中，鳍组52G(或鳍52S，见图2D)与单个修整部分92T而不是两个修整部分92T交叉。因此，在修整部分92T的任一侧上限定的切割开口94是不规则的切割开口94N。图12A和图12B示出了与图10A和图10B所示的类似的处理步骤的结构。鳍52的未使用区域52U可以在所有侧上由下源极/漏极接触件100界定。
图13A至图15B是根据一些实施例的在FinFET的制造中的进一步中间阶段的各个视图。图13A和图13B示出了与图6A和图6B所示的类似的处理步骤的结构。在该实施例中，鳍组52G(或鳍52S，见图2D)由两个修整部分92T交叉，并且修整部分92T之间的距离D2更大，使得开口94R可以足够大以容纳用于下面的外延源极/漏极区域70的下源极/漏极接触件100的形成。在该实施例中，距离D2可以大于距离D1。具体地，修整部分92T可以足够接近以使得开口94R足够大以容纳用于单个外延源极/漏极区域70的单个下源极/漏极接触件100的形成。图14A和图14B示出了与图7A和图7B所示的类似的处理步骤的结构。在该实施例中，开口94R的中心可以与对应的槽开口98R的中心对准。图15A和图15B示出了与图10A和图10B所示的类似的处理步骤的结构。如图所示，在由开口94R限定的区域中形成一个下源极/漏极接触件100R。具体地，下源极/漏极接触件100R及其对应的外延源极/漏极区域70横向设置在鳍52的未使用区域52U的相邻对之间。
在实施例中，方法包括：形成从半导体衬底延伸的第一鳍；在第一鳍中生长源极/漏极区域；在第一鳍片上形成金属栅极，金属栅极设置在源极/漏极区域和第一鳍的第一伪区域之间；在源极/漏极区域和第一伪区域上方沉积层间介电(ILD)层；在ILD层上方形成切割掩模，切割掩模具有第一切割部分、第二切割部分和第一修整部分，第一切割部分和第二切割部分每个沿着第一鳍的纵轴延伸，第一鳍横向设置在第一切割部分和第二切割部分之间，第一修整部分将第一切割部分连接至第二切割部分，第一修整部分设置在第一伪区域上方；使用切割掩模作为蚀刻掩模图案化位于ILD层中的接触开口，在图案化之后，位于第一修整部分之下的ILD层的部分保留在第一伪区域上方；以及在接触开口中形成源极/漏极接触件，源极/漏极接触件耦接至源极/漏极区域。
在一些实施例中，方法还包括：形成从半导体衬底延伸的第二鳍，其中，第二鳍横向设置在切割掩模的第一切割部分和第二切割部分之间；在第二鳍中生长源极/漏极区域；以及在第二鳍上方形成金属栅极，金属栅极设置在源极/漏极区域和第二鳍的第二伪区域之间，其中，切割掩模的第一修整部分设置在第二伪区域上方。在一些实施例中，方法还包括：在源极/漏极区域和第一伪区域上方形成接触蚀刻停止层(CESL)，其中，ILD层沉积在CESL上方；以及蚀刻穿过CESL的接触开口，其中，在蚀刻接触开口之后，CESL物理接触第一伪区域并且横跨第一伪区域延伸。在该方法的一些实施例中，使用切割掩模作为蚀刻掩模在ILD层中图案化接触开口包括：在切割掩模上方形成线掩模，线掩模包括第一槽开口，第一槽开口设置在源极/漏极区域上方，第一槽开口暴露切割掩模的第一切割部分和第二切割部分；以及在ILD层的由第一槽开口暴露并且未由切割掩模的第一切割部分和第二切割部分覆盖的部分中蚀刻接触开口。在该方法的一些实施例中，线掩模包括第二槽开口，第二狭槽开口设置在第一伪区域上方，第二槽开口暴露切割掩模的第一修整部分，并且还包括：蚀刻ILD层的由第二槽开口暴露并且未由切割掩模的第一修整部分覆盖的部分。在该方法的一些实施例中，切割掩模的第一修整部分具有第一宽度，第二槽开口具有第二宽度，并且第一宽度大于第二宽度。在该方法的一些实施例中，切割掩模具有第二修整部分，第二修整部分将第一切割部分连接至第二切割部分，第二修整部分设置在第一鳍的第二伪区域上方，其中，在图案化之后，位于第二修整部分之下的ILD层的部分保持在第二伪区域上方。在该方法的一些实施例中，第一切割部分与第二切割部分分隔开第一距离，第一修整部分与第二修整部分分隔开第二距离，并且第二距离大于第一距离。在该方法的一些实施例中，第一距离在30nm至42nm的范围内，并且第二距离在50nm至100nm的范围内。
在实施例中，方法包括：形成从半导体衬底延伸的鳍；在鳍上沉积层间介电(ILD)层；在ILD层上形成掩模层；在掩模层上形成切割掩模，切割掩模包括第一介电材料，切割掩模具有暴露掩模层的第一开口，第一开口中的每个的所有侧由第一介电材料围绕；在切割掩模上和第一开口中形成线掩模，线掩模具有槽开口，槽开口暴露切割掩模的部分和掩模层的部分，槽开口是垂直于鳍延伸的带；通过蚀刻掩模层的由第一开口和槽开口暴露的部分来图案化掩模层；以及使用图案化的掩模层作为蚀刻掩模在ILD层中蚀刻接触开口。
在该方法的一些实施例中，第一介电材料是氮化硅，并且掩模层包括氮化钛层和氧化硅层，氮化钛层设置在ILD层和氧化硅层之间。在该方法的一些实施例中，图案化掩模层包括：通过干蚀刻工艺蚀刻氧化硅层，其中，干蚀刻工艺以比切割掩模更大的速率蚀刻氧化硅层；以及通过湿蚀刻工艺蚀刻氮化钛层，其中，湿蚀刻工艺以比切割掩模更大的速率蚀刻氮化钛层。在该方法的一些实施例中，利用包括CF4、CH2F2或CHF3的蚀刻剂实施干蚀刻工艺。在该方法的一些实施例中，利用包括稀氢氟酸、去离子水或去离子水、氨水和水性H2O2的组合的蚀刻剂实施湿蚀刻工艺。在该方法的一些实施例中，第一开口中的一个具有第一中心，槽开口中的一个具有第二中心，并且第一中心与第二中心对准。在该方法的一些实施例中，第一开口的第一子集的四个侧由第一介电材料的直段围绕。在该方法的一些实施例中，第一开口的第二子集的四个侧以上由第一介电材料的直段围绕。
在实施例中，结构包括：半导体衬底，具有主表面；第一鳍，从半导体衬底延伸，第一鳍具有沿着第一方向的第一纵轴，第一方向平行于半导体衬底的主表面；源极/漏极区域，位于第一鳍中；第一金属栅极，位于第一鳍上方，第一金属栅极设置在源极/漏极区域和第一鳍的伪区域之间；第二金属栅极，位于第一鳍上方，伪区域设置在第二金属栅极和第一金属栅极之间；接触蚀刻停止层(CESL)，位于源极/漏极区域和伪区域上方，CESL物理接触并且沿着伪区域连续延伸；第一层间介电(ILD)层，位于接触蚀刻停止层上方；以及第一源极/漏极接触件，延伸穿过第一层间介电层和接触蚀刻停止层，第一源极/漏极接触件物理接触源极/漏极区域，第一源极/漏极接触件具有宽度和长度，长度大于宽度，沿着第二方向测量长度，第二方向平行于半导体衬底的主表面，第二方向垂直于第一方向。
在一些实施例中，该结构还包括：第二层间介电层，位于第一层间介电层和第一源极/漏极接触件上方；以及第二源极/漏极接触件，延伸穿过第二ILD层，第二源极/漏极接触件物理接触第一源极/漏极接触件。在一些实施例中，该结构还包括：第一栅极间隔件，与第一金属栅极相邻；以及第二栅极间隔件，与第二金属栅极相邻，其中，在CESL和第一ILD层的部分中没有设置导电部件，第一层间介电层设置在第一鳍上方并且在第一栅极间隔件和第二栅极间隔件之间。
本申请的一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底延伸的第一鳍；在所述第一鳍中生长源极/漏极区域；在所述第一鳍上方形成金属栅极，所述金属栅极设置在所述源极/漏极区域和所述第一鳍的第一伪区域之间；在所述源极/漏极区域和所述第一伪区域上方沉积层间介电(ILD)层；在所述层间介电层上方形成切割掩模，所述切割掩模具有第一切割部分、第二切割部分和第一修整部分，所述第一切割部分和所述第二切割部分的每个沿着所述第一鳍的纵轴延伸，所述第一鳍横向设置在所述第一切割部分和所述第二切割部分之间，所述第一修整部分将所述第一切割部分连接至所述第二切割部分，所述第一修整部分设置在所述第一伪区域上方；使用所述切割掩模作为蚀刻掩模图案化位于所述层间介电层中的接触开口，在所述图案化之后，位于所述第一修整部分之下的所述层间介电层的部分保留在所述第一伪区域上方；以及在所述接触开口中形成源极/漏极接触件，所述源极/漏极接触件耦接至所述源极/漏极区域。在一些实施例中，该方法还包括：形成从所述半导体衬底延伸的第二鳍，其中，所述第二鳍横向设置在所述切割掩模的所述第一切割部分和所述第二切割部分之间；在所述第二鳍中生长所述源极/漏极区域；以及在所述第二鳍上方形成所述金属栅极，所述金属栅极设置在所述第二鳍的所述源极/漏极区域和第二伪区域之间，其中，所述切割掩模的所述第一修整部分设置在所述第二伪区域上方。在一些实施例中，该方法还包括：在所述源极/漏极区域和所述第一伪区域上方形成接触蚀刻停止层(CESL)，其中，在所述接触蚀刻停止层上方沉积所述层间介电层；以及蚀刻穿过所述接触蚀刻停止层的所述接触开口，其中，在蚀刻所述接触开口之后，所述接触蚀刻停止层物理接触所述第一伪区域并且横跨所述第一伪区域延伸。在一些实施例中，使用所述切割掩模作为所述蚀刻掩模图案化位于所述层间介电层中的所述接触开口包括：在所述切割掩模上方形成线掩模，所述线掩模包括第一槽开口，所述第一槽开口设置在所述源极/漏极区域上方，所述第一槽开口暴露所述切割掩模的所述第一切割部分和所述第二切割部分；以及在所述层间介电层的由所述第一槽开口暴露并且未由所述切割掩模的所述第一切割部分和所述第二切割部分覆盖的部分中蚀刻所述接触开口。在一些实施例中，所述线掩模包括第二槽开口，所述第二槽开口设置在所述第一伪区域上方，所述第二槽开口暴露所述切割掩模的所述第一修整部分，并且还包括：蚀刻所述层间介电层的由所述第二槽开口暴露并且未由所述切割掩模的所述第一修整部分覆盖的部分。在一些实施例中，所述切割掩模的第一修整部分具有第一宽度，所述第二槽开口具有第二宽度，并且所述第一宽度大于所述第二宽度。在一些实施例中，所述切割掩模具有第二修整部分，所述第二修整部分将所述第一切割部分连接至所述第二切割部分，所述第二修整部分设置在所述第一鳍的第二伪区域上方，其中，在所述图案化之后，位于所述第二修整部分之下的所述层间介电层的部分保持在所述第二伪区域上方。在一些实施例中，所述第一切割部分与所述第二切割部分分隔开第一距离，其中，所述第一修整部分与所述第二修整部分分隔开第二距离，并且其中，所述第二距离大于所述第一距离。在一些实施例中，所述第一距离在30nm至42nm的范围内，并且所述第二距离在50nm至100nm的范围内。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底延伸的鳍；在所述鳍上沉积层间介电(ILD)层；在所述层间介电层上形成掩模层；在所述掩模层上形成切割掩模，所述切割掩模包括第一介电材料，所述切割掩模具有暴露所述掩模层的第一开口，所述第一开口中的每个的所有侧由所述第一介电材料围绕；在所述切割掩模上和所述第一开口中形成线掩模，所述线掩模具有槽开口，所述槽开口暴露所述切割掩模的部分和所述掩模层的部分，所述槽开口是垂直于所述鳍延伸的带；通过蚀刻所述掩模层的由所述第一开口和所述槽开口暴露的部分来图案化所述掩模层；以及使用图案化的掩模层作为蚀刻掩模在层间介电层中蚀刻接触开口。在一些实施例中，所述第一介电材料是氮化硅，并且其中，所述掩模层包括氮化钛层和氧化硅层，所述氮化钛层设置在所述层间介电层和所述氧化硅层之间。在一些实施例中，图案化所述掩模层包括：通过干蚀刻工艺蚀刻所述氧化硅层，其中，所述干蚀刻工艺以比所述切割掩模更大的速率蚀刻所述氧化硅层；以及通过湿蚀刻工艺蚀刻所述氮化钛层，其中，所述湿蚀刻工艺以比所述切割掩模更大的速率蚀刻所述氮化钛层。在一些实施例中，利用包括CF4、CH2F2或CHF3的蚀刻剂实施所述干蚀刻工艺。在一些实施例中，利用包括稀氢氟酸、去离子水或去离子水、氨水和水性H2O2的组合的蚀刻剂实施所述湿蚀刻工艺。在一些实施例中，所述第一开口中的一个具有第一中心，其中，所述槽开口中的一个具有第二中心，并且其中，所述第一中心与所述第二中心对准。在一些实施例中，所述第一开口的第一子集的四个侧由所述第一介电材料的直段围绕。在一些实施例中，所述第一开口的第二子集的四个侧以上由所述第一介电材料的直段围绕。
本申请的又一些实施例提供了一种半导体结构，包括：半导体衬底，具有主表面；第一鳍，从所述半导体衬底延伸，所述第一鳍具有沿着第一方向的第一纵轴，所述第一方向平行于所述半导体衬底的所述主表面；源极/漏极区域，位于所述第一鳍中；第一金属栅极，位于所述第一鳍上方，所述第一金属栅极设置在所述源极/漏极区域和所述第一鳍的伪区域之间；第二金属栅极，位于所述第一鳍上方，所述伪区域设置在所述第二金属栅极和所述第一金属栅极之间；接触蚀刻停止层(CESL)，位于所述源极/漏极区域和所述伪区域上方，所述接触蚀刻停止层物理接触所述伪区域并且沿着所述伪区域连续延伸；第一层间介电(ILD)层，位于所述接触蚀刻停止层上方；以及第一源极/漏极接触件，延伸穿过所述第一层间介电层和所述接触蚀刻停止层，所述第一源极/漏极接触件物理接触所述源极/漏极区域，所述第一源极/漏极接触件具有宽度和长度，所述长度大于所述宽度，所述长度沿着第二方向测量，所述第二方向平行于所述半导体衬底的所述主表面，所述第二方向垂直于所述第一方向。在一些实施例中，该半导体结构还包括：第二层间介电层，位于所述第一层间介电层和所述第一源极/漏极接触件上方；以及第二源极/漏极接触件，延伸穿过所述第二层间介电层，所述第二源极/漏极接触件物理接触所述第一源极/漏极接触件。在一些实施例中，该半导体结构还包括：第一栅极间隔件，与所述第一金属栅极相邻；以及第二栅极间隔件，与所述第二金属栅极相邻，其中，在所述接触蚀刻停止层和所述第一层间介电层的部分中没有设置导电部件，所述第一层间介电层设置在所述第一鳍上方并且设置在所述第一栅极间隔件和所述第二栅极间隔件之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
形成从半导体衬底延伸的第一鳍；
在所述第一鳍中生长源极/漏极区域；
在所述第一鳍上方形成金属栅极，所述金属栅极设置在所述源极/漏极区域和所述第一鳍的第一伪区域之间；
在所述源极/漏极区域和所述第一伪区域上方沉积层间介电(ILD)层；
在所述层间介电层上方形成切割掩模，所述切割掩模具有第一切割部分、第二切割部分和第一修整部分，所述第一切割部分和所述第二切割部分的每个沿着所述第一鳍的纵轴延伸，所述第一鳍横向设置在所述第一切割部分和所述第二切割部分之间，所述第一修整部分将所述第一切割部分连接至所述第二切割部分，所述第一修整部分设置在所述第一伪区域上方；
使用所述切割掩模作为蚀刻掩模图案化位于所述层间介电层中的接触开口，在所述图案化之后，位于所述第一修整部分之下的所述层间介电层的部分保留在所述第一伪区域上方；以及
在所述接触开口中形成源极/漏极接触件，所述源极/漏极接触件耦接至所述源极/漏极区域。
2.根据权利要求1所述的方法，还包括：
形成从所述半导体衬底延伸的第二鳍，其中，所述第二鳍横向设置在所述切割掩模的所述第一切割部分和所述第二切割部分之间；
在所述第二鳍中生长所述源极/漏极区域；以及
在所述第二鳍上方形成所述金属栅极，所述金属栅极设置在所述第二鳍的所述源极/漏极区域和第二伪区域之间，其中，所述切割掩模的所述第一修整部分设置在所述第二伪区域上方。
3.根据权利要求1所述的方法，还包括：
在所述源极/漏极区域和所述第一伪区域上方形成接触蚀刻停止层(CESL)，其中，在所述接触蚀刻停止层上方沉积所述层间介电层；以及
蚀刻穿过所述接触蚀刻停止层的所述接触开口，其中，在蚀刻所述接触开口之后，所述接触蚀刻停止层物理接触所述第一伪区域并且横跨所述第一伪区域延伸。
4.根据权利要求1所述的方法，其中，使用所述切割掩模作为所述蚀刻掩模图案化位于所述层间介电层中的所述接触开口包括：
在所述切割掩模上方形成线掩模，所述线掩模包括第一槽开口，所述第一槽开口设置在所述源极/漏极区域上方，所述第一槽开口暴露所述切割掩模的所述第一切割部分和所述第二切割部分；以及
在所述层间介电层的由所述第一槽开口暴露并且未由所述切割掩模的所述第一切割部分和所述第二切割部分覆盖的部分中蚀刻所述接触开口。
5.根据权利要求4所述的方法，其中，所述线掩模包括第二槽开口，所述第二槽开口设置在所述第一伪区域上方，所述第二槽开口暴露所述切割掩模的所述第一修整部分，并且还包括：
蚀刻所述层间介电层的由所述第二槽开口暴露并且未由所述切割掩模的所述第一修整部分覆盖的部分。
6.根据权利要求5所述的方法，其中，所述切割掩模的第一修整部分具有第一宽度，所述第二槽开口具有第二宽度，并且所述第一宽度大于所述第二宽度。
7.根据权利要求1所述的方法，其中，所述切割掩模具有第二修整部分，所述第二修整部分将所述第一切割部分连接至所述第二切割部分，所述第二修整部分设置在所述第一鳍的第二伪区域上方，其中，在所述图案化之后，位于所述第二修整部分之下的所述层间介电层的部分保持在所述第二伪区域上方。
8.根据权利要求7所述的方法，其中，所述第一切割部分与所述第二切割部分分隔开第一距离，其中，所述第一修整部分与所述第二修整部分分隔开第二距离，并且其中，所述第二距离大于所述第一距离。
9.一种形成半导体结构的方法，包括：
形成从半导体衬底延伸的鳍；
在所述鳍上沉积层间介电(ILD)层；
在所述层间介电层上形成掩模层；
在所述掩模层上形成切割掩模，所述切割掩模包括第一介电材料，所述切割掩模具有暴露所述掩模层的第一开口，所述第一开口中的每个的所有侧由所述第一介电材料围绕；
在所述切割掩模上和所述第一开口中形成线掩模，所述线掩模具有槽开口，所述槽开口暴露所述切割掩模的部分和所述掩模层的部分，所述槽开口是垂直于所述鳍延伸的带；
通过蚀刻所述掩模层的由所述第一开口和所述槽开口暴露的部分来图案化所述掩模层；以及
使用图案化的掩模层作为蚀刻掩模在层间介电层中蚀刻接触开口。
10.一种半导体结构，包括：
半导体衬底，具有主表面；
第一鳍，从所述半导体衬底延伸，所述第一鳍具有沿着第一方向的第一纵轴，所述第一方向平行于所述半导体衬底的所述主表面；
源极/漏极区域，位于所述第一鳍中；
第一金属栅极，位于所述第一鳍上方，所述第一金属栅极设置在所述源极/漏极区域和所述第一鳍的伪区域之间；
第二金属栅极，位于所述第一鳍上方，所述伪区域设置在所述第二金属栅极和所述第一金属栅极之间；
接触蚀刻停止层(CESL)，位于所述源极/漏极区域和所述伪区域上方，所述接触蚀刻停止层物理接触所述伪区域并且沿着所述伪区域连续延伸；
第一层间介电(ILD)层，位于所述接触蚀刻停止层上方；以及
第一源极/漏极接触件，延伸穿过所述第一层间介电层和所述接触蚀刻停止层，所述第一源极/漏极接触件物理接触所述源极/漏极区域，所述第一源极/漏极接触件具有宽度和长度，所述长度大于所述宽度，所述长度沿着第二方向测量，所述第二方向平行于所述半导体衬底的所述主表面，所述第二方向垂直于所述第一方向。
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