KR20180121313A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스 및 방법은 기판 상에 제 1 핀 및 제 2 핀을 형성하는 단계; 제 1 핀 및 제 2 핀 위에 더미 게이트 재료를 형성하는 단계; 제 1 핀과 제 2 핀 사이의 더미 게이트 재료 내에 리세스를 형성하는 단계; 리세스에서 더미 게이트 재료의 측벽 상에 희생 산화물을 형성하는 단계; 리세스에서 더미 게이트 재료의 측벽 상의 희생 산화물 사이에 절연 재료를 충진하는 단계; 더미 게이트 재료 및 희생 산화물을 제거하는 단계; 및 제 1 핀 위의 제 1 대체 게이트 및 제 2 핀 위의 제 2 대체 게이트를 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 응용물에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 상부에 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 사이즈에서의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 지속적으로 향상시키고, 이것은 더 많은 컴포넌트들이 주어진 면적 내에 집적될 수 있게 한다. 그러나 최소 피처 사이즈가 감소함에 따라 사용되는 각 공정 내에서 추가 문제가 발생하며 이러한 추가 문제가 해결되어야 한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 일례를 3차원도로 예시한다.
도 2a 내지 도 19c는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면 및 평면도를 예시한다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 배치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
반도체 디바이스 및 그 형성 방법이 다양한 실시예에 따라 제공된다. 특히, FinFET 디바이스의 이웃하는 게이트 사이에 격리 영역(isolation region)이 형성된다. FinFET 디바이스는 제조의 중간 단계에서 더미 게이트가 폴리실리콘으로 형성되는 게이트-라스트 공정에서 형성된다. 이웃하는 핀들 사이의 더미 게이트 내에 리세스가 형성되고, 더미 게이트의 노출된 측벽은 산화되어 희생 산화물을 형성한다. 리세스는 격리 영역을 형성하는 절연 재료로 충진된다. 더미 게이트 및 희생 산화물은 제거되고 금속 게이트로 대체된다. 격리 영역을 형성한 이후이지만, 금속 게이트를 형성하기 이전에 희생 산화물을 형성하는 것은 격리 영역과 금속 게이트 사이의 갭 충진 거리를 증가시킨다. 이와 같이, 격리 영역과 금속 게이트 사이의 보이드(void) 및 피트(pit)의 형성은 금속 게이트가 형성될 때 감소될 수 있다.
도 1은 FinFET의 일례를 3차원도로 예시한다. FinFET은 기판(50) 상에 핀(fin)(56)을 포함한다. 기판(50)은 격리 영역(54)을 포함하고, 핀(56)은 이웃하는 격리 영역(54) 사이로부터 위로 돌출한다. 게이트 유전체(102)는 핀(56)의 최상위 표면 위에 측벽을 따라 있고, 게이트 전극(104)은 게이트 유전체(102) 위에 있다. 소스/드레인 영역(82)은 게이트 유전체(102) 및 게이트 전극(104)에 대해 핀(56)의 대향 측면에 배치된다. 도 1은 또한 이후의 도면에서 사용되는 참조 단면 및 라인을 예시한다. 단면 A-A는 FinFET의 채널, 게이트 유전체(102) 및 게이트 전극(104)을 가로지른다. 단면 B-B는 단면 A-A에 직교하고, 핀(56)의 종축(longitudinal axis)을 따르며, 예를 들어 소스/드레인 영역(82) 사이의 전류 흐름의 방향이다. 후속하는 도면은 명확성을 위해 이러한 참조 단면을 참조한다.
도 2 내지 도 5는 일부 실시예에 따른 FinFET 제조의 중간 단계의 단면도이다. 도 2 내지도 5는 다중 FinFET을 제외하고 도 1의 단면 A-A를 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 도핑될 수 있거나(예를 들어, p형 또는 n형 도펀트로) 도핑되지 않은 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은 예를 들어, 매립 산화물(BOX; buried oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에 있어서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물를 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제 1 영역(50B) 및 제 2 영역(50C)을 가진다. 제 1 영역(50B)은 예를 들어 n형 FinFET과 같은 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor; NMOS) 전계 효과 트랜지스터와 같은 n형 디바이스를 형성하기 위한 것일 수 있다. 제 2 영역(50C)은 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 전계 효과 트랜지스터와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. 일부 실시예에 있어서, 제 1 영역(50B) 및 제 2 영역(50C) 모두는 n형 디바이스 또는 p형 디바이스를 위한 두 영역과 같은, 동일한 유형의 디바이스를 형성하기 위해 사용된다.
도 3에서, 핀(52)이 기판(50) 내에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에 있어서, 핀(52)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭 (neutral beam etch; NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 핀(52)은 각각 평행한 종축을 가질 수 있다.
도 4에서, 절연 재료(54)는 절연 영역(54)을 형성하기 위해 이웃하는 핀(52)사이에 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)[예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 성막 및 그것을 산화물과 같은 다른 재료로 전환시키 위한 후경화(post cur ing)]등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 도시된 실시예에서, 절연 재료(54)는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. 절연 재료(54)는 격리 영역(54)으로서 지칭될 수도 있다. 또한, 도 4에서, 화학 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 임의의 과잉 절연 재료(54)를 제거하고 격리 영역(54)의 최상위 표면 및 핀(52)의 최상위 표면을 같은 레벨에 있도록 형성할 수 있다.
도 5에서, 격리 영역(54)은 리세스되어 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역(54)을 형성한다. 격리 영역(54)은 제 1 영역(50B) 및 제 2 영역(50C) 내의 핀(56)이 이웃하는 격리 영역(54) 사이로부터 돌출하도록 리세스된다. 또한, 격리 영역(54)의 최상위 표면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면[디싱(dishing)과 같은] 또는 이들의 조합을 가질 수 있다. 격리 영역(54)의 최상위 표면은 적절한 에칭에 의해 평탄하고, 볼록하고 그리고/또는 오목하게 형성될 수 있다. 격리 영역(54)은 격리 영역(54)의 재료에 선택적인 것과 같은 허용가능한 에칭 공정을 이용하여 리세스될 수 있다. 예를 들면, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석 플루오르화물(dilute hydrofluoric; dHF) 산을 사용한 화학적 산화물 제거가 사용될 수 있다.
당업자는 도 2 내지 도 5와 관련하여 설명된 공정은 단지 핀(56)이 형성될 수 있는 방법의 일례임을 쉽게 이해할 것이다. 일부 실시예에 있어서, 유전체층은 기판(50)의 최상위 표면 위에 형성될 수 있고; 트렌치는 유전체층을 통해 에칭될 수 있고; 호모에피택셜(homoepitaxial) 구조체가 트렌치 내에 에피택셜하게 성장될 수 있고; 호모에피택셜 구조체가 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세스될 수 있다. 일부 실시예에 있어서, 헤테로에피텍셜(heteroepitaxial) 구조체가 핀(52)에 사용될 수 있다. 예를 들어, 도 4의 핀(52)은 리세스될 수 있고, 핀(52)과는 상이한 재료가 그들 위치에서 에피택셜하게 성장될 수 있다. 또 다른 실시예에서, 유전체층은 기판(50)의 최상위 표면 위에 형성될 수 있고; 트렌치는 유전체층을 통해 에칭될 수 있고; 헤테로에피택셜 구조체는 기판(50)과는 상이한 재료를 사용하여 트렌치들 내에 에피택셜하게 성장될 수 있고; 헤테로에피택셜 구조체가 유전체층으로부터 돌출하여 핀(56)을 형성하도록 유전체층이 리세스될 수 있다. 호모에피택셜 또는 헤테로에피텍셜 구조체가 에피택셜하게 성장되는 일부 실시예에 있어서, 성장된 재료는 성장 동안에 인 시츄(in situ) 도핑될 수 있으며, 이는 인 시츄 및 주입 도핑이 함께 사용될 수 있지만 이전 및 후속 주입을 배제할 수 있다. 또한, PMOS 영역에서의 재료와는 상이한 NMOS 영역에서의 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0과 1 사이일 수 있다), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 한정되지는 않는다.
또한, 도 5에서, 핀(56), 핀(52) 및/또는 기판(50)에 적절한 웰(well)(도시 생략)이 형성될 수 있다. 일부 실시예에 있어서, P 웰이 제 1 영역(50B) 내에 형성될 수 있고, N 웰이 제 2 영역(50C) 내에 형성될 수 있다. 일부 실시예에 있어서, P 웰 또는 N 웰은 제 1 영역(50B) 및 제 2 영역(50C) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 제 1 영역(50B) 및 제 2 영역(50C)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 성취될 수 있다. 예를 들어, 포토레지스트가 제 1 영역(50B)에서 핀(56) 및 격리 영역(54) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 제 2 영역(50C)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있고, 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 제 2 영역(50C)에서 수행되고, 포토레지스트는 NMOS 영역과 같은 제 1 영역(50B)으로 n형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 1018cm- 3와 동등하거나 작은, 예를 들어 약 1017cm-3 내지 약 1018cm-3 사이의 농도로 제 1 영역에 주입된 인, 비소 등일 수 있다. 주입 후에, 포토레지스트는 허용가능한 애싱 공정 등에 의해 제거된다.
제 2 영역(50C)의 주입에 후속하여, 포토레지스트가 제 2 영역(50C)에서 핀(56) 및 격리 영역(54) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 제 1 영역(50B)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 제 1 영역(50B)에서 수행될 수 있고, 포토레지스트는 PMOS 영역과 같은 제 2 영역(50C)으로 p형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 1018cm-3와 동등하거나 작은, 예를 들어 약 1017cm-3 내지 약 1018cm-3 사이의 농도로 제 1 영역에 주입된 붕소, BF2 등일 수 있다. 주입 후에, 포토레지스트는 허용가능한 애싱 공정 등에 의해 제거된다.
제 1 영역(50B) 및 제 2 영역(50C)의 주입 후에, 주입되었던 p형 및/또는 n 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에 있어서, 에피택셜 핀의 성장된 재료는 성장 동안에 인 시츄 도핑될 수 있고, 이는 인 시츄 및 주입 도핑이 함께 사용될 수 있지만 주입을 배제할 수 있다.
도 6a 내지 도 19c는 일부 실시예에 따른 FinFET의 제조에 있어서의 추가의 중간 단계의 단면도 및 평면도이다. 도 6a 내지 도 19c에서, "A" 명칭으로 끝나는 도면은 다중 FinFET을 제외하고 도 1의 단면 A-A에 따라 도시된다. "B" 명칭으로 끝나는 도면은 도 1의 단면 B-B에 따라 도시되고, 제 1 영역(50B) 또는 제 2 영역(50C) 중 어느 하나의 FinFET을 나타낼 수 있다. "C" 명칭으로 끝나는 도면은 단면도에 도시된 각각의 C-C 라인에 대해 도시된 평면도이다.
도 6a 및 도 6b에서, 더미 유전체층(58)은 핀(56) 상에 형성된다. 더미 유전체층(58)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 또는 허용가능한 기술에 따라 성막되거나 열적으로 성장될 수 있다. 일부 실시예에 있어서, 더미 유전체층(58)은 핀(56) 및 격리 영역(54) 위에 컨포멀하게 형성된다. 일부 실시예(도시되지 않음)에 있어서, 더미 유전체층(58)은 핀(56)의 최상위 표면 및 측벽 상에만 형성되고, 격리 영역(54) 위에는 형성되지 않는다.
EH한, 도 6a 및 도 6b에서, 더미 게이트층(60)은 더미 유전체층(58) 위에 형성된다. 더미 게이트층(60)은 더미 유전체층(58) 위에 성막된 후에, CMP 등에 의해 평탄화될 수 있다. 더미 게이트층(60)은 도전성 재료일 수 있고, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 일실시예에 있어서, 비정질 실리콘이 성막되고 재결정화(recrystallize)되어 폴리실리콘을 생성한다. 더미 게이트층(60)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 성막 또는 도전성 재료를 성막하기 위해 당업계에 공지되고 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트층(60)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 이루어질 수 있다.
또한, 도 6a 및 도 6b에서, 마스크층(62)은 더미 게이트층(60) 위에 형성된다. 마스크층(62)은 더미 게이트층(60) 위에 성막될 수 있다. 마스크층(62)은 유전체로부터 형성될 수 있고, 예를 들어, SiN, SiON 등을 포함할 수 있다.
이 예에서, 제 1 영역(50B) 및 제 2 영역(50C)을 가로질러 단일 더미 게이트층(60) 및 단일 마스크층(62)이 형성된다. 일부 실시예에 있어서, 제 1 영역(50B) 및 제 2 영역(50C) 내에 개별의 더미 게이트층이 형성될 수 있고, 제 1 영역(50B) 및 제 2 영역(50C) 내에 개별의 마스크층이 형성될 수 있다.
도 7a 및 도 7b에서, 마스크(72)를 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크층(62)이 패터닝될 수 있다. 이어서, 더미 게이트(70)를 형성하기 위해 허용가능한 에칭 기술을 사용하여 마스크(72)의 패턴이 더미 게이트층(60) 및 더미 유전체층(58)에 전이될 수 있다. 더미 게이트(70)는 핀(56)의 각각의 채널 영역을 덮는다. 더미 게이트(70)는 또한 각각의 에피택셜 핀의 종방향에 실질적으로 직교하는 종방향을 가질 수 있다.
또한, 도 7a 및 도 7b에서, 더미 게이트(70), 마스크(72) 및/또는 핀(56)의 노출된 표면 상에 게이트 밀봉 스페이서(gate seal spacer)(80)가 형성될 수 있다. 이방성 에칭이 뒤따라오는 성막 또는 열 산화가 게이트 밀봉 스페이서(80)를 형성할 수 있다.
게이트 밀봉 스페이서(80)의 형성 후에, 저농도 도핑된 소스/드레인(ightly doped source/drain; LDD) 영역(도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형의 실시예에 있어서, 도 4a 및 도 4b에서 상기 논의된 주입과 마찬가지로, 제 2 영역(50C)을 노출시키면서 제 1 영역(50B) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 적절한 유형(예를 들어, n형 또는 p 형)의 불순물이 제 2 영역(50C)에서 노출된 핀(56)에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 제 1 영역(50B)을 노출시키면서 제 2 영역(50C) 위에 형성될 수 있고, 적절한 유형의 불순물이 제 1 영역(50B)에서 노출된 핀(56)에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. n형 불순물이 이전에 논의된 n형 불순물 중 어느 것일 수 있고, p형 불순물은 이전에 논의된 p형 불순물 중 어느 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015cm-3 내지 약 1016cm-3의 불순물 농도를 가질 수 있다. 어닐링은 주입된 불순물을 활성화시키는데 사용될 수 있다.
도 8a 및 도 8b에서, 에피택셜 소스/드레인 영역(82)은 핀(56) 내에 형성된다. 에피택셜 소스/드레인 영역(82)은 핀(56)에서 각각의 더미 게이트(70)가 각각의 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 배치되도록 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(52)으로 연장될 수 있다.
제 1 영역(50B), 예를 들어 NMOS 영역 내의 에피택셜 소스/드레인 영역(82)은 제 2 영역(50C), 예를 들어 PMOS 영역을 마스킹하고, 제 1 영역(50B)에 더미 스페이서층을 컨포멀하게 성막함으로써 형성될 수 있고, 제 1 영역(50B) 내의 더미 게이트(70) 및/또는 게이트 밀봉 스페이서(80)의 측벽을 따라 더미 게이트 스페이서(도시되지 않음)를 형성하기 위해 이방성 에칭이 뒤따른다. 이어서, 제 1 영역(50B) 내의 에피택셜 핀의 소스/드레인 영역이 에칭되어 리세스를 형성한다. 제 1 영역(50B) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(82)은 n형 FinFET에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다. 후속하여, 제 1 영역(50B) 내의 더미 게이트 스페이서는, 제 2 영역(50C) 상의 마스크인 것처럼, 예를 들어 에칭에 의해 제거된다.
제 2 영역(50C), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역(82)은 제 1 영역(50B), 예를 들어 NMOS 영역을 마스킹하고, 제 2 영역(50C)에 더미 스페이서층을 컨포멀하게 성막함으로써 형성될 수 있고, 제 2 영역(50C) 내의 더미 게이트(70) 및/또는 게이트 밀봉 스페이서(80)의 측벽을 따라 더미 게이트 스페이서(도시되지 않음)를 형성하기 위해 이방성 에칭이 뒤따른다. 이어서, 제 2 영역(50C) 내의 에피택셜 핀의 소스/드레인 영역이 에칭되어 리세스를 형성한다. 제 2 영역(50C) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(82)은 p형 FinFET에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다. 후속하여, 제 2 영역(50C) 내의 더미 게이트 스페이서는, 제 1 영역(50B) 상의 마스크인 것처럼, 예를 들어 에칭에 의해 제거된다.
도 9a 및 도 9b에서, 게이트 스페이서(86)는 더미 게이트(70) 및 마스크(72)의 측벽을 따라 게이트 밀봉 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는 재료를 컨포멀하게 증착하고, 후속하여 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 재료는 실리콘 질화물, SiCN, 또는 이들의 조합 등과 같은 변증적(dialectic) 재료일 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 에피택셜 핀은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 공정와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 어닐링이 뒤따른다. 소스/드레인 영역은 약 1019cm-3 내지 약 1021cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p 형 불순물은 이전 논의된 불순물 중 어느 것일 수 있다. 일부 실시예에 있어서, 에피택셜 소스/드레인 영역(82)은 성장 동안에 인 시츄 도핑될 수 있다.
도 10a 및 도 10b에서, ILD(88)는 도 9a 및 도 9b에 도시된 구조체 위에 성막된다. ILD(88)는 유전체 재료 또는 반도체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 반도체 재료는 비정질 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있다), 순수한 게르마늄 등을 포함할 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 또는 반도체 재료가 사용될 수 있다.
도 11a 및 11b에서, CMP와 같은 평탄화 공정이 수행되어 ILD(88)의 최상위 표면을 더미 게이트(70)의 최상위 표면과 같은 레벨에 있을 수 있다. 평탄화 공정은 또한 더미 게이트(70), 및 게이트 밀봉 스페이서(80) 및 게이트 스페이서(86)의 일부분들 상의 마스크(72)를 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(70), 게이트 밀봉 스페이서(80), 게이트 스페이서(86) 및 ILD(88)의 최상위 표면은 같은 레벨에 있다. 따라서, 더미 게이트(70)의 최상위 표면은 ILD(88)를 통해 노출된다.
도 12a 및 도 12b에서, 하드 마스크와 같은 마스크층(90)은 도 11a 및 도 11b에 도시된 구조체 위에 성막된다. 마스크층(90)은 SiN, SiON, SiO2 등 또는 이들의 조합으로 이루어질 수 있다. 마스크층(90)은 CVD, PVD, 원자 층 증착(atomic layer deposition; ALD), 스핀-온-유전체 공정 등 또는 이들의 조합에 의해 형성될 수 있다.
도 13a 및 도 13b에서, 마스크층(90) 위에 포토레지스트(92)가 형성되고 패터닝된다. 일부 실시예에 있어서, 포토레지스트(92)는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트(92)가 패터닝된 후에, 트리밍 공정이 포토레지스트(92) 상에 수행되어 패터닝된 포토레지스트(92)의 폭을 감소시킬 수 있다. 일실시예에 있어서, 트리밍 공정은 O2, CO2, N2/H2, H2 등, 이들의 조합, 또는 포토레지스트 트리밍에 적합한 임의의 다른 가스를 포함한 공정 가스를 이용한 이방성 플라즈마 에칭 공정이다.
일부 실시예에 있어서, 포토레지스트(92)는 3층(tri-layer) 포토레지스트이다. 이들 실시예에 있어서, 3층 포토레지스트(92)는 상부 포토레지스트층, 중간층 및 저부층을 포함한다. 어드밴스드 반도체 제조 공정에 의해 포토리소그래피 공정의 한계에 도달함에 따라, 더 작은 공정 윈도우를 달성하기 위해 더 얇은 상부 포토레지스트층에 대한 필요성이 제기되고 있다. 그러나, 얇은 상부 포토레지스트층들은 타겟층[예를 들어, 마스크층(90)]의 에칭을 지원하기에 충분히 강력하지 않을 수 있다. 3층 포토레지스트는 비교적 얇은 상부 포토레지스트층을 제공한다. 중간층은 상부 포토레지스트층의 처리의 노광 및 포커스를 돕기 위해 반사 방지 재료[예를 들어, 후면 반사 방지 코팅(backside anti-reflective coating; BARC)층]를 포함할 수 있다. 중간층을 가짐으로써, 얇은 상부 포토레지스트층은 중간층을 패터닝하는데만 사용된다. 저부층은 O2 또는 N2/H2 플라즈마에 의해 용이하게 제거되는 탄소 함유 재료와 같은 하드 마스크 재료를 포함할 수 있다. 중간층은 저부층을 패터닝하는데 사용된다. 일부 실시예에서, 중간층은 저부층에 대해 높은 에칭 선택도를 가지고, 일부 실시예에서 하부층은 중간층보다 10배 이상 두껍다. 따라서, 3층 포토레지스트(92)는 상대적으로 얇은 상부 포토레지스트층을 여전히 제공하면서 아래놓인 층[예를 들어, 마스크층(90)]의 강력한 패터닝을 가능하게 한다.
3층 포토레지스트(92)의 상부 포토레지스트층은 임의의 적합한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 상부 포토레지스트층 위에 포토마스크(도시되지 않음)를 배치할 수 있고, 이어서, 크립톤 불화물(KrF) 엑시머 레이저로부터의 248nm 빔, 아르곤 불화물(ArF) 엑시머 레이저로부터의 193nm 빔, 또는 F2 엑시머 레이저로부터의 157nm 빔과 같은 엑시머 레이저 또는 자외선(UV)을 포함하는 방사선 빔에 노광될 수 있다. 상부 포토레지스트층의 노광은 해상력을 증가시키고 최소 달성가능한 피치를 감소시키도록 액침(immersion) 리소그래피 시스템을 사용하여 수행될 수 있다. 베이킹 또는 경화 동작이 상부 포토레지스트층을 경화시키기 위해 수행될 수 있고, 현상액이 포지티브 또는 네거티브 레지스트가 사용되는지의 여부에 따라 상부 포토레지스트층의 노광 부분 또는 비노광 부분을 제거하는데 사용될 수 있다. 3층 포토레지스트(92)의 상부 포토레지스트층의 패터닝 후에, 3층 포토레지스트(92)의 상부 포토레지스트층의 폭을 감소시키기 위해 트리밍 공정이 수행될 수 있다. 일실시예에 있어서, 트리밍 공정은 O2, CO2, N2/H2, H2 등, 이들의 조합, 또는 포토레지스트 트리밍에 적합한 임의의 다른 가스를 포함한 공정 가스를 이용한 이방성 플라즈마 에칭 공정이다. 트리밍 공정 후에, 도 13a 및 13b에 도시된 패턴닝된 3층 포토레지스트(92)를 남기고 중간층 및 저부층이 패터닝될 수 있다.
도 14a, 도 14b 및 도 14c에서, 포토레지스트(92)를 마스크로서 사용하여 마스크층(90) 및 더미 게이트(70)가 패터닝된다. 마스크층(90)의 패터닝은 이방성 건식 에칭 공정과 같은 임의의 허용가능한 에칭 공정을 사용하여 수행될 수 있다. 에칭 공정이 계속되어 더미 게이트(70)를 패터닝할 수 있다. 일부 실시예에 있어서, 더미 유전체층(58)의 부분이 또한 에칭 공정에 의해 제거될 수 있다. 패터닝은 제 1 영역(50B) 내의 핀(56)을 제 2 영역(50C) 내의 핀(56)으로부터 분리시키는 개구부(94)를 형성한다. 격리 영역(54)의 최상위 표면은 개구부(94)에 의해 노출될 수 있다. 이어서, 포토레지스트(92)가 제거된다.
개구부(94)는 격리 영역(54)의 노출된 표면, 더미 게이트(70)의 남아있는 부분의 측벽(70S), 및 게이트 스페이서(86)의 내부 표면에 의해 정의된다. 일부 실시예에 있어서, 남아있는 더미 게이트(70)의 측벽(70S)은 기판(50)의 주된 표면에 대해 비스듬하다. 다르게 말하면, 더미 게이트(70)의 남아있는 부분의 측벽(70S)은 평행하지 않고 기판(50)의 주된 표면에 직교하지 않는다. 일부 실시예에 있어서, 더미 게이트(70)의 남아있는 부분의 측벽(70S)은 기판(50)의 주된 표면에 평행한 면과 각도 θ1을 형성한다. 일실시예에 있어서, 각도 θ1은 약 90°보다 크고, 예를 들어 92° 내지 97°의 범위 내에 있다. 또한, 핀(56)의 종축에 직교하는 방향으로 측정된 바와 같이, 개구부(94)가 상부로부터 저부를 향해 테이퍼링되도록 그들 상부보다 격리 영역(54)[예를 들어, 개구부(94)의 저부)]과의 그들 계면에서 더 좁아진다. 또한, 개구부(94)는 평면도에서 볼 때 덤벨 형상을 가진다. 결과적으로, 게이트 스페이서(86)에 먼 중앙 부분에서의 개구부(94)의 제 1 폭(W1)은 게이트 스페이서(86)에 가까운 에지 부분에서의 개구부(94)의 제 2 폭(W2)보다 작다.
도 15a, 도 15b 및 도 15c에서, 희생 산화물(96)은 개구부(94) 내의 더미 게이트(70)의 노출된 측벽 상에 형성된다. 희생 산화물(96)은 더미 게이트(70)의 재료의 산화물이고, 예를 들어 자연 산화물, 플라즈마 산화물 등일 수 있다. 희생 산화물(96)은 더미 유전체층(58)과 유사할 수 있거나 상이할 수 있다. 희생 산화물(96)은 열 산화 공정, 급속 열 산화(rapid thermal oxidation; RTO) 공정, 화학적 산화 공정, 인-시츄 스트림 발생(in-situ stream generation; ISSG) 공정 또는 강화된 인 시츄 스트림 발생(enhanced in-situ stream generation; EISSG) 공정과 같은 산화 공정을 사용하여 형성될 수 있다. 예를 들어, 급속 열 어닐링(rapid thermal anneal; RTA)은 산소 함유 환경에서 수행될 수 있다. 열 산화는 약 800 ℃ 내지 약 1100 ℃, 예를 들어 약 800 ℃의 온도에서 수행될 수 있다. 온도는 희생 산화물(96)의 두께에 기여할 수 있다; 더 높은 온도는 더 두꺼운 희생 산화물(96)을 초래할 수 있다. 열 산화는 약 10초 내지 약 20초, 예를 들어 약 15초의 시간 간격 동안 수행될 수 있다. 시간 간격은 또한 희생 산화물(96)의 두께에 기여할 수 있다; 더 긴 산화 시간은 더 두꺼운 희생 산화물(96)을 초래할 수 있다. 완료 후에, 열 산화는 약 28Å 내지 약 56Å, 예를 들어 약 40Å의 두께로 희생 산화물(96)을 형성할 수 있다. 일부 실시예에 있어서, 다른 산화 공정이 수행될 수 있다. 산화 공정은 희생 산화물(96)이 더미 게이트(70)의 측벽에만 형성되고 마스크층(90) 상에 형성되지 않도록 더미 게이트(70)의 재료만 산화시킬 수 있다.
도 16a, 도 16b 및 도 16c에서, 격리 영역(98)을 형성하기 위해 개구부(94) 내에 절연 재료가 형성된다. 격리 영역(98)은 제 1 영역(50B) 내의 더미 게이트(70)와 제 2 영역(50C) 내의 더미 게이트(70) 사이의 절연을 제공한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합일 수 있고, HDP-CVD, FCVD(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 성막 및 그것을 산화물과 같은 다른 재료로 전환시키 위한 후경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 격리 영역(98)의 절연 재료는 절연 재료(54)와 동일할 수 있거나 상이할 수 있다. 도시된 실시예에 있어서, 절연 재료는 실리콘 질화물이다. 형성 후에, 격리 영역(98)은 개구부(94)의 각각의 측벽 상에 형성된 희생 산화물(96) 사이에 샌드위치된다. 격리 영역(98)이 SiN으로 형성되는 실시예에서, 개구부(94) 내에 형성된 구조체는 산화물-SiN-산화물 샌드위치 구조체를 지칭할 수 있거나, 더 일반적으로 산화물-질화물-산화물 샌드위치 구조체를 지칭할 수 있다.
격리 영역(98)의 형상은 개구부(94), 예를 들어 격리 영역(54)의 노출된 표면, 더미 게이트(70)의 노출된 측벽 및 게이트 스페이서(86)의 노출된 측벽에 의해 정의된다. 다르게 말하면, 개구부(94)와 유사한 형상을 가질 수 있다. 예를 들어, 격리 영역(98)의 저부에서의 폭은 격리 영역(98)의 상부에서의 폭보다 좁을 수 있고(예를 들어, 도 16a), 격리 영역(98)은 평면도에서 볼 때 덤벨 형상을 가질 수 있다(예를 들어, 도 16c). 격리 영역(98)의 종축은 핀(56)의 종축과 평행하다. 이웃하는 게이트 스페이서(86) 사이의 격리 영역(98)의 측벽은, 남아있는 더미 게이트(70)의 대응하는 측벽(70S)와 마찬가지로, 기판(50)의 주된 표면에 평행한 면과 각도 θ1을 가진다. 또한, 남아있는 더미 게이트(70)의 측벽(70S)은 평탄하지 않고, 오히려 상면도에서 볼 때 볼록하고 평면도에서 볼 때 더 넓은 격리 영역(98)을 가진다. 상면도에서, 격리 영역(98)은 덤벨 형상을 가진다. 격리 영역은 제 1 폭(W1)을 갖는 중간 부분(98S1) 및 제 2 폭(W2)을 갖는 에지 부분(98S2)을 포함한다. 에지 부(98S2)은 이웃하는 게이트 스페이서(86)의 측벽과 접촉하고, 중간 부분(98S1)은 에지 부분(98S2) 사이에서 연장한다.
도 17a, 도 17b 및 도 17c에서, 희생 산화물(96), 게이트 밀봉 스페이서(80), 노출된 더미 게이트(70)의 바로 아래놓인 더미 유전체층(58)의 부분, 및 더미 게이트(70)의 남아있는 부분은, 리세스(100)이 형성되도록, 에칭 단계(들)에서 제거된다. 일부 실시예에 있어서, 더미 게이트(70)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 격리 영역(98), ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고 더미 게이트(70)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각 리세스(100)는 각각의 핀(56)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 배치된다. 제거 동안에, 더미 유전체층(58)은 더미 게이트(70)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 이어서, 더미 유전체층(58) 및 게이트 밀봉 스페이서(80)이 더미 게이트(70)의 제거 후에 제거될 수 있다.
희생 산화물(96)은 더미 유전체층(58)을 제거하기 위해 사용된 동일한 에칭 단계(들)에서 제거될 수 있다. 수행된 에칭 단계(들)는 희생 산화물(96) 및/또는 더미 유전체층(58)의 재료에 선택적일 수 있다. 희생 산화물(96)을 제거하는 것은 격리 영역(98)과 핀(56) 사이의 갭 충진 거리(Dg)(때때로, "갭 충진 윈도우"라고도 함)를 증가시킬 수 있다. 금속 게이트 전극(104)(이하 도시됨)의 형성 동안에, 금속은 격리 영역(98) 및 핀(56)의 측벽을 따라 형성될 수 있다. 갭 충진 윈도우를 증가시키는 것은 금속 충진을 위한 윈도우를 개선할 수 있고, 이는 각 측벽을 따라 형성 동안의 금속의 변화를 감소시킬 수 있다. 그렇게 하면, 완료된 FinFET 디바이스에서 피트 및 보이드가 형성되는 것을 피할 수 있다. 금속 충진을 위한 윈도우를 개선하는 것에 더하여, 갭 충진 윈도우를 증가시키는 것은 또한 에칭 윈도우를 개선할 수 있다. 갭 충진 거리(Dg)는 희생 산화물(96)을 형성하는데 사용되는 산화 공정의 파라미터를 조정함으로써 제어될 수 있고, 그에 따라 희생 산화물(96)의 두께를 제어할 수 있다.
도 18a, 도 18b 및 도 18c에서, 게이트 유전체층(102) 및 게이트 전극(104)이 대체 게이트를 위해 형성된다. 게이트 유전체층(102)은, 예를 들어 핀(56)의 최상위 표면 및 측벽 및 게이트 스페이서(86)의 측벽, 및 ILD(88)의 최상위 표면 상에 리세스(100)에서 컨포멀하게 성막된다. 게이트 유전체층(102)은 격리 영역(98)의 측벽 상에 성막될 수 있다(또는 성막되지 않을 수 있다). 일부 실시예에 따르면, 게이트 유전체층(102)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 다른 실시예에 있어서, 게이트 유전체층(102)은 고k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체층(102)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체층(102)의 형성 방법은 분자-빔 증착(Molecular-Beam Deposition ; MBD), ALD, PECVD 등을 포함할 수 있다.
이어서, 게이트 전극(104)은 각각 게이트 유전체층(102) 위에 성막되고, 리세스(100)의 남아있는 부분을 충진한다. 게이트 전극(104)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합 또는 이들의 다중 층과 같은 금속 함유 재료를 포함할 수 있다. 게이트 전극(104)의 충진 후에, CMP와 같은 평탄화 공정이 수행되어 게이트 전극(104)의 재료 및 게이트 유전체층(102)의 과잉 부분을 제거할 수 있고, 이 과잉 부분은 ILD(88)의 최상위 표면 및 격리 영역(98) 위에 있다. 평탄화 공정 후에, 격리 영역(98), 게이트 유전체층(102) 및 게이트 전극(104)의 최상위 표면은 같은 레벨에 있다. 그러므로, 게이트 전극(104) 및 게이트 유전체층(102)의 재료의 결과적으로 남아있는 부분은 결과의 FinFET의 대체 게이트를 형성한다. 대체 게이트는 집합적으로 "게이트 스택" 또는 간단히 "게이트"로 지칭될 수 있다.
게이트 유전체층(102)의 형성은 게이트 유전체층(102)이 동일한 재료를 포함하도록 동시에 이루어질 수 있고, 게이트 전극(104)의 형성은 게이트 전극(104)이 동일한 재료를 포함하도록 동시에 이루어질 수 있다. 그러나, 다른 실시예에서, 게이트 유전체층(102)은 게이트 유전체층(102)이 상이한 재료를 포함할 수 있도록 별개의 공정에 의해 형성될 수 있고, 게이트 전극(104)은 게이트 전극(104)이 상이한 재료를 포함할 수 있도록 별도의 공정에 의해 형성될 수 있다. 다양한 마스킹 단계가 사용되어 별개의 공정을 사용할 때 적절한 영역을 마스킹 및 노출시킬 수 있다.
대체 게이트의 형성 후에, 격리 영역(98)은 제 1 영역(50B) 내의 대체 게이트를, 동일한 종축을 갖는 제 2 영역(50C) 내의 대체 게이트로부터 분리시킨다. 격리 영역(98)은 제 1 영역(50B) 내의 대체 게이트와 제 2 영역(50C) 내의 대체 게이트 사이의 격리를 제공한다.
도 19a, 도 19b 및 도 19c에서, ILD(106)는 ILD(88) 위에 성막되고, 콘택(108 및 110)은 ILD(106) 및 ILD(88)를 통과하여 형성된다. ILD(106)는 ILD(88), 대체 게이트, 게이트 스페이서(86) 및 격리 영역(98) 위에 형성된다. ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 콘택(108, 110)을 위한 대한 개구부가 ILD(88, 106)를 통과하여 형성된다. 개구부는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너, 및 도전성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 수행되어 ILD(106)의 표면으로부터 과잉 재료를 제거할 수 있다. 남아있는 라이너 및 도전성 재료는 개구부에서 콘택(108 및 110)을 형성한다. 어닐링 공정은 에피택셜 소스/드레인 영역(82)과 콘택(108) 사이의 계면에서 각각 실리사이드를 형성하도록 수행될 수 있다. 콘택(108)은 에피택셜 소스/드레인 영역(82)에 물리적 및 전기적으로 결합된다. 콘택(110)은 게이트 전극(104)에 물리적 및 전기적으로 결합된다.
명백하게 도시되지는 않았지만, 당업자는 도 19a, 도 19b 및 도 19c의 구조체 상에 추가의 처리 단계가 수행될 수 있음을 쉽게 이해할 것이다. 예를 들어, 다양한 금속 간 유전체(Inter-Metal Dielectrics; IMD) 및 그들 대응하는 금속화가 ILD(106) 위에 형성될 수 있다.
실시예는 이점을 달성할 수 있다. 핀들 사이의 격리 영역을 얇게 하는 것은, 디바이스의 갭 충진 및 에칭 윈도우를 증가시킬 수 있고, 이는 최종 디바이스에서 보이드 및 피트의 형성을 피할 수 있다. 갭 충진 윈도우를 증가시키는 것은, 다른 재료 대신에 더미 게이트에 폴리실리콘이 사용될 수 있게 한다. 금속 대신에 폴리실리콘으로부터 더미 게이트층을 형성하는 것은 더미 게이트가 대체될 때 ILD 손실량을 30nm까지 감소시킬 수 있다. 폴리실리콘 더미 게이트는 디바이스 사이즈, 그리고 이어서 게이트 사이즈가 축소됨에 따라 교체하기 쉬워질 수 있다.
실시예 1. 방법에 있어서, 기판 상에 제 1 핀 및 제 2 핀을 형성하는 단계; 상기 제 1 핀 및 상기 제 2 핀 위에 더미 게이트 재료를 형성하는 단계; 상기 제 1 핀과 상기 제 2 핀 사이의 상기 더미 게이트 재료 내에 리세스(recess)를 형성하는 단계; 상기 리세스에서 상기 더미 게이트 재료의 측벽들 상에 희생 산화물을 형성하는 단계; 상기 리세스에서 상기 더미 게이트 재료의 상기 측벽들 상의 상기 희생 산화물 사이에 절연 재료를 충진하는 단계; 상기 더미 게이트 재료 및 상기 희생 산화물을 제거하는 단계; 및 상기 제 1 핀 위의 제 1 대체 게이트 및 상기 제 2 핀 위의 제 2 대체 게이트를 형성하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 측벽들 상의 상기 희생 산화물 사이에 상기 절연 재료를 충진하는 단계는 상기 측벽들 상의 상기 희생 산화물 사이에 실리콘 질화물을 형성하는 단계를 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 희생 산화물을 형성하는 단계는 상기 더미 게이트 재료의 상기 측벽들을 산화시키는 단계를 포함하는 것인 방법.
실시예 4. 실시예 3에 있어서, 상기 더미 게이트 재료의 상기 측벽을 산화시키는 단계는 800℃ 내지 1100℃ 사이의 온도에서 상기 측벽을 산화시키는 단계를 포함하는 것인 방법.
실시예 5. 실시예 3에 있어서, 상기 더미 게이트 재료의 상기 측벽을 산화시키는 단계는 10초 내지 20초 사이의 시구간 동안 상기 측벽을 산화시키는 단계를 포함하는 것인 방법.
실시예 6. 실시예 3에 있어서, 상기 더미 게이트 재료의 상기 측벽을 산화시키는 단계는 28Å 내지 56Å 사이의 두께로 상기 측벽을 산화시키는 단계를 포함하는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 더미 게이트 재료 내에 상기 리세스를 형성하는 단계는, 상기 기판에 가까운 제 1 폭 및 상기 기판에서 먼 제 2 폭을 가지는 상기 리세스를 형성하는 단계를 포함하고, 상기 제 2 폭은 상기 제 1 폭보다 큰 것이 방법.
실시예 8. 실시예 7에 있어서, 상기 리세스는 평면도에서 볼 때 볼록 형상을 가지는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 제 1 핀 및 상기 제 2 핀 위의 상기 더미 게이트 재료에 인접하여 게이트 스페이서들을 형성하는 단계를 더 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 더미 게이트 재료 내에 상기 리세스를 형성하는 단계는, 평면도에서 볼 때 상기 게이트 스페이서들 각각에 가까운 제 1 폭, 및 상기 평면도에서 볼 때 상기 게이트 스페이서들에서 먼 제 2 폭을 가지는 상기 리세스를 형성하는 단계를 포함하고, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인 방법.
실시예 11. 실시예 1에 있어서, 상기 제 1 핀 위의 상기 제 1 대체 게이트 및 상기 제 2 핀 위의 상기 제 2 대체 게이트를 형성하는 단계는, 상기 제 1 핀과 상기 절연 재료 사이, 및 상기 제 2 핀과 상기 절연 재료 사이에 금속을 형성하는 단계를 포함하는 것인 방법.
실시예 12. 디바이스에 있어서, 기판 상의 제 1 핀; 상기 기판 상의 제 2 핀 - 상기 제 2 핀 및 상기 제 1 핀은 평행하는 종축을 가짐 - ; 상기 제 1 핀 및 상기 제 2 핀을 둘러싸는 제 1 격리 영역; 상기 제 1 핀 위의 제 1 게이트 스택; 상기 제 2 핀 위의 제 2 게이트 스택; 및 상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이, 및 상기 제 1 격리 영역 위에 배치된 제 2 격리 영역을 포함하는 디바이스.
실시예 13. 실시예 12에 있어서, 상기 제 2 격리 영역은 실리콘 질화물을 포함하는 것인 디바이스.
실시예 14. 실시예 12에 있어서, 상기 제 1 격리 영역 및 상기 제 2 격리 영역은 상이한 재료인 것인 디바이스.
실시예 15. 실시예 12에 있어서, 상기 제 1 게이트 스택은, 상기 제 1 격리 영역 위와 상기 제 2 격리 영역의 측벽들 상의 제 1 게이트 유전체; 및 상기 제 1 게이트 유전체 위의 제 1 게이트 전극을 포함하는 것인 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제 1 게이트 전극은 상기 제 1 핀과 상기 제 2 격리 영역 사이에 배치되는 것인 디바이스.
실시예 17. 실시예 12에 있어서, 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택에 인접한 게이트 스페이서들을 더 포함하는 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제 2 격리 영역은 상기 게이트 스페이서들 중 이웃하는 게이트 스페이서들 사이에 더 배치되는 것인 디바이스.
실시예 19. 실시예 17에 있어서, 상기 제 2 격리 영역은 상기 게이트 스페이서들과 가까운 제 1 폭, 및 상기 게이트 스페이서들과 먼 제 2 폭을 가지는 것인 디바이스.
실시예 20. 방법에 있어서, 기판의 제 1 영역 내의 제 1 핀, 및 상기 기판의 제 2 영역 내의 제 2 핀을 형성하는 단계; 상기 기판 상에 제 1 격리 영역 - 상기 제 1 격리 영역은 상기 제 1 핀 및 상기 제 2 핀을 둘러쌈 - 을 형성하는 단계; 상기 제 1 핀 및 상기 제 2 핀 위에 더미 게이트 재료를 형성하는 단계; 상기 더미 게이트 재료 내에 리세스를 형성하는 단계; 상기 리세스에서 상기 더미 게이트 재료의 측벽들 상에 희생 산화물을 형성하는 단계; 상기 리세스에서 상기 더미 게이트 재료의 상기 측벽들 상의 상기 희생 산화물 사이에 절연 재료를 충진하는 단계; 상기 희생 산화물 및 상기 더미 게이트 재료의 남아있는 부분을 제거하는 단계; 및 상기 제 1 핀 및 상기 제 2 핀 위에 대체 게이트를 형성하는 단계를 포함하는 방법.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 여기에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 상에 제 1 핀 및 제 2 핀을 형성하는 단계;
    상기 제 1 핀 및 상기 제 2 핀 위에 더미 게이트 재료를 형성하는 단계;
    상기 제 1 핀과 상기 제 2 핀 사이의 상기 더미 게이트 재료 내에 리세스(recess)를 형성하는 단계;
    상기 리세스에서 상기 더미 게이트 재료의 측벽들 상에 희생 산화물을 형성하는 단계;
    상기 리세스에서 상기 더미 게이트 재료의 상기 측벽들 상의 상기 희생 산화물 사이에 절연 재료를 충진하는 단계;
    상기 더미 게이트 재료 및 상기 희생 산화물을 제거하는 단계; 및
    상기 제 1 핀 위의 제 1 대체 게이트 및 상기 제 2 핀 위의 제 2 대체 게이트를 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 측벽들 상의 상기 희생 산화물 사이에 상기 절연 재료를 충진하는 단계는 상기 측벽들 상의 상기 희생 산화물 사이에 실리콘 질화물을 형성하는 단계를 포함하는 것인 방법.
  3. 제 1 항에 있어서,
    상기 희생 산화물을 형성하는 단계는 상기 더미 게이트 재료의 상기 측벽들을 산화시키는 단계를 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 더미 게이트 재료 내에 상기 리세스를 형성하는 단계는, 상기 기판에 가까운 제 1 폭 및 상기 기판에서 먼 제 2 폭을 가지는 상기 리세스를 형성하는 단계를 포함하고,
    상기 제 2 폭은 상기 제 1 폭보다 큰 것인 방법.
  5. 제 4 항에 있어서,
    상기 리세스는 평면도에서 볼 때 볼록 형상을 갖는 것인 방법.
  6. 제 1 항에 있어서,
    상기 제 1 핀 및 상기 제 2 핀 위의 상기 더미 게이트 재료에 인접하여 게이트 스페이서들을 형성하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 더미 게이트 재료 내에 상기 리세스를 형성하는 단계는, 평면도에서 볼 때 상기 게이트 스페이서들 각각에 가까운 제 1 폭, 및 상기 평면도에서 볼 때 상기 게이트 스페이서들에서 먼 제 2 폭을 가지는 상기 리세스를 형성하는 단계를 포함하고,
    상기 제 1 폭은 상기 제 2 폭보다 큰 것인 방법.
  8. 제 1 항에 있어서,
    상기 제 1 핀 위의 상기 제 1 대체 게이트 및 상기 제 2 핀 위의 상기 제 2 대체 게이트를 형성하는 단계는, 상기 제 1 핀과 상기 절연 재료 사이, 및 상기 제 2 핀과 상기 절연 재료 사이에 금속을 형성하는 단계를 포함하는 것인 방법.
  9. 디바이스에 있어서,
    기판 상의 제 1 핀;
    상기 기판 상의 제 2 핀 - 상기 제 2 핀 및 상기 제 1 핀은 평행하는 종축을 가짐 - ;
    상기 제 1 핀 및 상기 제 2 핀을 둘러싸는 제 1 격리 영역;
    상기 제 1 핀 위의 제 1 게이트 스택;
    상기 제 2 핀 위의 제 2 게이트 스택; 및
    상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이, 및 상기 제 1 격리 영역 위에 배치된 제 2 격리 영역
    을 포함하고,
    상기 제 2 격리 영역은 상기 제 1 핀 및 상기 제 2 핀의 종축에 평행하는 종축을 가지는 것인 디바이스.
  10. 방법에 있어서,
    기판의 제 1 영역 내의 제 1 핀, 및 상기 기판의 제 2 영역 내의 제 2 핀을 형성하는 단계;
    상기 기판 상에 제 1 격리 영역 - 상기 제 1 격리 영역은 상기 제 1 핀 및 상기 제 2 핀을 둘러쌈 - 을 형성하는 단계;
    상기 제 1 핀 및 상기 제 2 핀 위에 더미 게이트 재료를 형성하는 단계;
    상기 더미 게이트 재료 내에 리세스를 형성하는 단계;
    상기 리세스에서 상기 더미 게이트 재료의 측벽들 상에 희생 산화물을 형성하는 단계;
    상기 리세스에서 상기 더미 게이트 재료의 상기 측벽들 상의 상기 희생 산화물 사이에 절연 재료를 충진하는 단계;
    상기 희생 산화물 및 상기 더미 게이트 재료의 남아있는 부분을 제거하는 단계; 및
    상기 제 1 핀 및 상기 제 2 핀 위에 대체 게이트를 형성하는 단계
    를 포함하는 방법.
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