KR102269055B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 이중 패터닝 공정을 이용하여 다양한 폭의 패턴들을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 이중 패터닝 공정(Double Pattering Technology)을 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰이 미세화됨에 따라 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하게 된다. 노광한계 이상의 미세 패턴을 형성하기 위하여 더블 패터닝 기술(double patterning technology; DPT)을 이용한다. 반도체 소자마다 기능 및 특성이 다르기 때문에 더블 패터닝 기술을 이용하여 다양한 폭을 갖는 미세 패턴의 형성이 요구된다.
본 발명이 해결하고자 하는 과제는 다양한 폭의 패턴을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 하부막 및 상부막을 차례로 형성하는 것, 상기 기판 상에 제 1 희생 패턴 및 제 2 희생 패턴을 형성하는 것, 상기 제 1 희생 패턴의 측벽에 제 1 스페이서 및 상기 제 2 희생 패턴 측벽에 제 2 스페이서를 형성하는 것, 상기 제 1 희생 패턴 및 상기 제 2 희생 패턴을 선택적으로 제거하는 것, 상기 제 1 스페이서 및 상기 제 2 스페이서에 노출된 상기 상부막을 식각하여, 제 1 상부 패턴 및 제 2 상부 패턴을 형성하는 것, 상기 제 1 스페이서 및 상기 제 2 스페이서를 제거하여, 상기 제 1 상부 패턴 및 상기 제 2 상부 패턴의 상부면을 노출시키는 것, 상기 제 2 상부 패턴의 측벽에 제 3 스페이서를 형성하는 것, 및 상기 제 1 상부 패턴에 노출된 상기 하부막을 식각하여, 제 1 하부 패턴을 형성하고, 상기 제 2 상부 패턴 및 상기 제 3 스페이서에 노출된 상기 하부막을 식각하여 제 1 하부 패턴보다 넓은 폭을 갖는 제 2 하부 패턴을 형성하는 것을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 하부막 및 상부막을 차례로 형성하는 것, 상기 기판 상에 제 1 희생 패턴, 제 2 희생 패턴, 및 제 3 희생 패턴을 형성하는 것, 상기 제 1 희생 패턴의 측벽에 제 1 스페이서, 상기 제 2 희생 패턴 측벽에 제 2 스페이서 및 제 3 희생 패턴의 측벽에 제 3 스페이서를 형성하는 것, 상기 제 1 내지 제 3 희생 패턴들을 선택적으로 제거하는 것, 상기 제 1 내지 제 3 스페이서들에 노출된 상기 상부막을 식각하여, 제 1 상부 패턴, 제 2 상부 패턴 및 제 3 상부 패턴을 형성하는 것, 상기 제 1 내지 제 3 스페이서들을 제거하여, 제 1 내지 제 3 상부 패턴들의 상부면을 노출시키는 것, 상기 기판 상에 상기 제 2 상부 패턴 및 상기 제 3 상부 패턴의 표면을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것, 상기 제 3 상부 패턴 상의 상기 제 1 스페이서막을 컨포말하게 덮는 제 2 스페이서막을 형성하는 것, 상기 기판 상에 에치백 공정을 수행하여, 상기 제 2 상부 패턴의 측벽에 제 3 스페이서를 형성하고, 상기 제 3 상부 패턴의 측벽에 제 4 스페이서를 형성하는 것, 및 상기 제 1 상부 패턴에 노출된 상기 하부막을 식각하여 제 1 하부 패턴을 형성하고, 상기 제 2 상부 패턴 및 상기 제 3 스페이서에 노출된 상기 하부막을 식각하여 제 2 하부 패턴을 형성하고, 제 3 상부 패턴 및 상기 제 4 스페이서에 노출된 상기 하부막을 식각하여 제 3 하부 패턴을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 측벽이 볼록한 곡면을 갖는 제 1 스페이서 및 제 2 스페이서을 제거하고, 제 1 및 제 2 스페이서들을 식각 마스크로 사용하여 형성된 제 1 및 제 2 상부 패턴들을 식각 마스크로 사용하여, 기판 상에 형성된 막을 패터닝하여 패턴을 형성한다. 이에 따라, 최종적으로 제 1 및 제 2 스페이서들과 동일한 폭을 갖고, 상부면에서 측벽으로 연장하는 모서리가 각이 진 프로파일을 갖는 패턴을 형성할 수 있다.
도 1a 내지 도 1o는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 2a 내지 도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 평면도들이다.
도 2b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 것으로, 도 2a 내지 도 6a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 방향으로 자른 단면도들이다.
도 2c 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 것으로, 도 2a 내지 도 6a의 Ⅳ-Ⅳ' Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 방향으로 자른 단면도들이다.
도 7a 내지 도 7j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 10은 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1o는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 기판(10)은 제 1 영역(10a), 제 2 영역(10b), 및 제 3 영역(10c)을 포함한다. 제 1 영역(10a)은 예를 들어, 로직 영역이고, 제 2 영역(10b)은 예를 들어, SRAM 영역이고, 제 3 영역(10c)은 예를 들어, I/O 영역일 수 있다.
기판(10) 상에 절연막(12), 도전막(14), 하부 식각 정지막(16), 버퍼막(18), 상부 식각 정지막(20)을 차례로 형성한다. 절연막(12)은 예를 들어, 산화막 또는 열산화막일 수 있다. 도전막(14)은 예를 들어, 폴리 실리콘막일 수 있다. 하부 식각 정지막(16)은 도전막(14) 및 버퍼막(18)에 식각 선택비의 차이를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 질화막일 수 있다. 버퍼막(18)은 하부 식각 정지막(16) 및 상부 식각 정지막(20)에 식각 선택비의 차이를 갖는 물질을 포함할 수 있으며, 예를 들어 폴리 실리콘막일 수 있다. 상부 식각 정지막(20)은 버퍼막(18)에 식각 선택비의 차이를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 질화막일 수 있다.
상부 식각 정지막(20) 상에 제 1 희생 패턴들(22) 및 제 2 희생 패턴들(24)을 형성한다. 제 1 희생 패턴들(22)은 기판(10)의 제 1 영역(10a) 상에 형성되고, 제 2 희생 패턴들(24)은 기판(10)의 제 2 영역(10b) 상에 형성된다. 제 1 및 제 2 희생 패턴들(22, 24)은 상부 식각 정지막(20)에 식각 선택비의 차이를 갖는 물질을 포함할 수 있으며, 예를 들어 폴리 실리콘을 포함할 수 있다.
상부 식각 정지막(20) 상에 제 1 및 제 2 희생 패턴들(22, 24)을 컨포말하게 덮는 제 1 스페이서막(26)을 형성한다. 제 1 스페이서막(26)은 제 1 영역(10a) 및 제 2 영역(10b)의 기판(10)에 형성될 수 있다. 제 1 스페이서막(26)은 제 1 및 제 2 희생 패턴들(22, 24) 및 상부 식각 정지막(20)과 식각 선택비의 차이를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 산화막일 수 있다. 제 1 스페이서막(26)은 원자 층 증착(Atomic Layer Deposition; ALD)으로 형성될 수 있다. 제 1 희생 패턴들(22)의 폭(W1)은 인접하는 제 1 희생 패턴들(22)의 측벽을 덮는 제 1 스페이서막(26) 사이의 폭(W2)과 동일할 수 있다. 제 2 희생 패턴들(24)의 폭(W3)은 인접하는 제 2 희생 패턴들(24)의 측벽을 덮는 제 1 스페이서막(26) 사이의 폭(W4)과 동일할 수 있다. 제 1 희생 패턴들(22)의 폭(W1), 제 1 희생 패턴들(22)의 측벽을 덮는 제 1 스페이서막(26) 사이의 폭(W2), 제 2 희생 패턴들(24)의 폭(W3) 및 제 2 희생 패턴들(24)의 측벽을 덮는 제 1 스페이서막(26) 사이의 폭(W4)은 동일할 수 있다.
도 1b를 참조하면, 제 1 희생 패턴들(22) 및 제 2 희생 패턴들(24)의 양 옆에 제 1 스페이서(25) 및 제 2 스페이서(27)가 형성된다. 상세하게, 제 1 스페이서막(26)이 형성된 기판(10) 상에 에치백(etch-back)을 수행하여 상부 식각 정지막(20)의 상부면 및 제 1 및 제 2 희생 패턴들(22, 24)의 상부면 상에 형성된 제 1 스페이서막(26)이 제거될 수 있다. 이에 따라, 제 1 희생 패턴들(22)의 측벽에 제 1 스페이서(25)가 형성되고, 제 2 희생 패턴들(24)의 측벽에 제 2 스페이서(27)이 형성될 수 있다.
도 1c를 참조하면, 제 1 희생 패턴들(22) 및 제 2 희생 패턴들(24)을 선택적으로 제거한다. 제 1 스페이서(25) 및 제 2 스페이서(27)이 상부 식각 정지막(20) 상에 남게 된다.
도 1d를 참조하면, 제 1 및 제 2 스페이서들(25, 27)이 형성된 상부 식각 정지막(20) 상에 제 1 마스크막(30)을 형성한다. 제 1 마스크막(30)은 제 1 영역(10a), 제 2 영역(10b) 및 제 3 영역(10c)의 기판(10) 상에 형성될 수 있다. 제 3 영역(10c)에 형성된 제 1 마스크막(30) 상에 하드 마스크 패턴(37)을 형성한다. 하드 마스크 패턴(37)의 폭은 후속 공정에서, 제 3 영역(10c)의 기판(10) 상에 형성하고자 하는 패턴의 폭을 정의할 수 있다. 제 1 마스크막(30)은 제 3 영역(10c)보다 제 1 및 제 2 영역(10b)의 기판(10) 상에 보다 두껍게 형성될 수 있다. 왜냐하면, 제 1 영역(10a) 및 제 2 영역(10b)에 형성된 제 1 및 제 2 스페이서들(25, 27)의 높이만큼 단차를 갖도록 제 1 마스크막(30)이 기판(10) 상에 형성되기 때문이다. 제 1 마스크막(30)은 예를 들어, 스핀 온 하드 마스크(spin on hard mask)일 수 있다.
도 1e를 참조하면, 하드 마스크 패턴(37)에 노출된 제 1 마스크막(30)을 식각하여 제 1 마스크 패턴(31)을 형성한다. 상세하게, 제 1 마스크 패턴(31)은 제 3 영역(10c)의 기판(10) 상에 형성될 수 있다. 제 1 영역(10a) 및 제 2 영역(10b)의 기판(10) 상에 형성된 제 1 마스크막(30)은 완전히 제거되어 제 1 스페이서(25) 및 제 2 스페이서(27)가 노출될 수 있다.
도 1f를 참조하면, 제 1 마스크 패턴(31)을 형성한 후에, 하드 마스크 패턴(37)을 제거한다. 기판(10) 상에 상부 식각 정지막(20)을 패터닝하여 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)을 형성한다. 상세하게, 기판(10)의 제 1 영역(10a) 상에 제 1 상부 패턴(19a)이 형성되고, 기판(10)의 제 2 영역(10b) 상에 제 2 상부 패턴(19b)이 형성되고, 기판(10)의 제 3 영역(10c) 상에 제 3 상부 패턴(19c)이 형성된다. 제 1 상부 패턴(19a)은 제 1 스페이서(25)에 노출된 상부 식각 정지막(20)을 식각하여 형성할 수 있다. 제 2 상부 패턴(19b)은 제 2 스페이서(27)에 노출된 상부 식각 정지막(20)을 식각하여 형성할 수 있다. 제 3 상부 패턴(19c)은 제 1 마스크 패턴(31)에 노출된 상부 식각 정지막(20)을 식각하여 형성할 수 있다. 제 1 스페이서(25), 제 2 스페이서(27) 및 제 1 마스크 패턴(31)은 상부 식각 정지막(20)과 식각 선택비를 갖는 물질로 구성되기 때문에 상부 식각 정지막(20)의 식각 마스크로 사용될 수 있다. 상부 식각 정지막(20)을 식각할 때 인산(H3PO4)용액을 사용하여 선택적으로 제거할 수 있다.
제 1 상부 패턴(19a)은 제 1 폭(LW1)을 가질 수 있고, 제 2 상부 패턴(19b)은 제 2 폭(LW2)을 가질 수 있고, 제 3 상부 패턴(19c)은 제 3 폭(LW3)을 가질 수 있다. 제 1 폭(LW1) 및 제 2 폭(LW2)은 동일하고, 제 3 폭(LW3)은 제 1 및 제 2 폭(LW1, LW3)보다 넓을 수 있다.
제 1 스페이서(25)의 높이(H1) 및 제 2 스페이서(27)의 높이(H2)는 동일하고, 제 1 상부 패턴(19a)의 높이(H3) 및 제 2 상부 패턴(19b)의 높이(H4)는 동일하다. 제 1 및 제 2 상부 패턴들(19a, 19b)의 높이(H3, H4)는 제 1 및 제 2 스페이서(25, 27)의 높이(H1, H2) 보다 낮을 수 있다.
도 1g를 참조하면, 제 1 마스크 패턴(31)을 제거한다. 제 1 마스크 패턴(31)은 에싱(aching) 공정으로 제거될 수 있다. 제 1 마스크 패턴(31)이 제거되어, 기판(10)의 제 3 영역(10c)에 제 3 상부 패턴(19c)의 상부면이 노출될 수 있다. 제 1 및 제 2 영역(10b)에 형성된 제 1 및 제 2 스페이서들(25, 27)을 제거한다. 제 1 및 제 2 스페이서들(25, 27)은 불소(HF)를 베이스로 한 습식 식각을 이용하여 제거될 수 있다.
도 1h를 참조하면, 제 1 상부 패턴(19a), 제 2 상부 패턴(19b), 및 제 3 상부 패턴(19c)이 형성된 기판(10) 상에 제 2 스페이서막(34)을 형성한다. 상세하게, 제 2 스페이서막(34)은 버퍼막(18) 상에 제 1 상부 패턴(19a), 제 2 상부 패턴(19b), 및 제 3 상부 패턴(19c)을 컨포말하게 덮도록 형성될 수 있다. 제 2 스페이서막(34)은 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c) 및 버퍼막(18)과 식각 선택비를 갖는 물질을 포함할 수 있다. 제 2 스페이서막(34)은 예를 들어, 실리콘 산화막일 수 있다.
도 1i를 참조하면, 기판(10)의 제 2 영역(10b) 상에 제 2 마스크막(36)을 형성한다. 제 2 마스크막(36)은 제 2 스페이서막(34)과 식각 선택비를 갖는 물질을 포함할 수 있다. 제 2 마스크막(36)은 예를 들어, 스핀 온 하드 마스크막일 수 있다.
도 1j를 참조하면, 제 2 마스크막(36)에 노출된 제 2 스페이서막(34)을 제거하여, 제 1 상부 패턴(19a) 및 제 3 상부 패턴(19c)을 노출시킨다. 제 2 스페이서막(34)은 습식 식각으로 제거될 수 있다. 제 2 스페이서막(34)은 불소(HF)를 베이스로 한 습식 식각을 이용하여 제거될 수 있다. 기판(10)의 제 2 영역(10b)에 형성된 제 2 스페이서막(34)은 제 2 마스크막(36)에 의해 보호되어 제거되지 않는다.
도 1k를 참조하면, 기판(10)의 제 2 영역(10b)에 형성된 제 2 마스크막(36)을 제거하고, 제 2 스페이서막(34)에 에치백(etch-back)을 진행하여 제 2 상부 패턴(19b)의 양 옆에 제 4 스페이서(38)를 형성한다.
도 1l를 참조하면, 버퍼막(18)을 패터닝하여 제 1 버퍼 패턴(17a), 제 2 버퍼 패턴(17b) 및 제 3 버퍼 패턴(17c)을 형성한다. 상세하게, 제 1 상부 패턴(19a)에 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 1 영역(10a) 상에 제 1 버퍼 패턴(17a)을 형성할 수 있다. 제 2 상부 패턴(19b) 및 제 4 스페이서(38)에 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 2 영역(10b) 상에 제 2 버퍼 패턴(17b)을 형성할 수 있다. 제 3 상부 패턴(19c)이 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 3 영역(10c) 상에 제 3 버퍼 패턴(17c)을 형성할 수 있다.
제 1 버퍼 패턴(17a)의 폭(LW4)은 제 2 버퍼 패턴(17b)의 폭(LW5)보다 얇고, 제 2 버퍼 패턴(17b)의 폭(LW5)은 제 3 버퍼 패턴(17c)의 폭(LW6)보다 얇다. 제 2 버퍼 패턴(17b)의 폭(LW5)은 제 2 상부 패턴(19b)의 폭(LW2)과 제 2 상부 패턴(19b)의 양 옆에 배치된 제 4 스페이서(38)의 폭(SW1)의 합과 동일한다.
일반적으로, 더블 패터닝 공정은 제 1 스페이서(25, 도 1c 참조) 및 제 2 스페이서(27, 도 1c 참조)을 식각 마스크로 사용하여, 제 1 및 제 2 스페이서들(25, 27)에 노출된 막을 패터닝하여, 최종적으로 제 1 및 제 2 스페이서들(25, 27)과 동일한 폭을 갖는 패턴을 형성한다. 제 1 및 제 2 스페이서들(25, 27)은 도 1b에서 상술한 것과 같이, 제 1 스페이서막(26)에 에치백 공정을 수행하여 형성되기 때문에, 도 1b와 같이 제 1 및 제 2 스페이서들(25, 27)의 일측벽이 볼록한 곡면을 가지게 된다. 그리고, 제 1 및 제 2 스페이서들(25, 27)은 큰 단차를 가지기 때문에 볼록한 곡면의 기울기가 크다. 이에 따라, 볼록한 곡면은 막이 패터닝될 때 영향을 주어, 최종적으로 형성되는 패턴이 볼록한 곡면을 갖게 되어 원하는 형태의 패턴을 형성할 수 없게 된다.
본 발명의 일 실시예에 따르면, 제 1 및 제 2 스페이서들(25, 27)을 식각 마스크로 사용하여 상부 식각 정지막(20)을 식각하여, 제 1 상부 패턴(19a) 및 제 2 상부 패턴(19b)을 형성한다. 상부 식각 정지막(20)의 두께는 제 1 및 제 2 스페이서들(25, 27)의 두께보다 얇기 때문에, 제 1 및 제 2 스페이서들(25, 27)의 측벽 프로파일에 의존하지 않고 상부면에서 측벽으로 연장하는 모서리가 각이 진 측벽을 갖는 제 1 및 제 2 상부 패턴들(19a, 19b)을 형성할 수 있다. 그리고 제 1 및 제 2 스페이서들(25, 27)을 제거하고, 제 1 및 제 2 상부 패턴(19a, 19b)을 식각 마스크로 사용하여, 최종적으로 제 1 및 제 2 스페이서들(25, 27)과 동일한 폭을 가지며, 곡면을 갖지 않는 패턴을 형성할 수 있다.
한편, 더블 패터닝 기술을 이용하여 다양한 폭을 갖는 패턴을 형성하기 위해, 좀 더 두꺼운 패턴을 형성하기 위한 영역에 스페이서막을 형성한다. 일 실시예에 따르면, 기판(10)의 제 2 영역(10b) 상에 제 2 상부 패턴(19b)의 표면을 컨포말하게 덮는 제 2 스페이서막(34)을 형성한다. 그리고 제 2 스페이서막(34)에 에치백을 수행하여 제 4 스페이서(38, 도 1k 참조)를 형성한다. 이에 따라, 기판(10)의 제 2 영역(10b)에는 제 2 상부 패턴(19b)의 측벽에 형성된 제 4 스페이서(38)가 제 2 상부 패턴(19b)과 함께 식각 마스크로 같이 사용되어, 기판(10)의 제 2 영역(10b)이 제 1 영역(10a) 보다 폭이 넓은 패턴을 형성할 수 있다. 제 4 스페이서(38)의 단차는 작기 때문에 제 4 스페이서(38)의 프로파일이 후속 공정에서 패턴을 형성하는데 영향을 주지 않는다.
도 1m을 참조하면, 하부 식각 정지막(16)을 패터닝하여, 제 1 하부 패턴(15a), 제 2 하부 패턴(15b) 및 제 3 하부 패턴(15c)을 형성한다. 상세하게, 제 1 버퍼 패턴(17a)에 노출된 하부 식각 정지막(16)을 식각하여, 기판(10)의 제 1 영역(10a) 상에 제 1 하부 패턴(15a)을 형성한다. 제 2 버퍼 패턴(17b)에 노출된 하부 식각 정지막(16)을 식각하여, 기판(10)의 제 2 영역(10b) 상에 제 2 하부 패턴(15b)을 형성한다. 제 3 버퍼 패턴(17c)에 노출된 하부 식각 정지막(16)을 식각하여, 기판(10)의 제 3 영역(10c) 상에 제 3 하부 패턴(15c)을 형성한다. 하부 식각 정지막(16)을 식각하면서, 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)이 같이 제거될 수 있다. 이에 따라, 제 1 내지 제 3 버퍼 패턴들(17a, 17b, 17c)의 상부면이 노출될 수 있다.
도 1n을 참조하면, 도전막(14)을 패터닝하여, 제 1 도전 패턴(13a), 제 2 도전 패턴(13b), 및 제 3 도전 패턴(13c)을 형성한다. 상세하게, 제 1 하부 패턴(15a)에 노출된 도전막(14)을 식각하여, 기판(10)의 제 1 영역(10a) 상에 제 1 도전 패턴(13a)을 형성한다. 제 2 하부 패턴(15b)에 노출된 도전막(14)을 식각하여, 기판(10)의 제 2 영역(10b) 상에 제 2 도전 패턴(13b)을 형성한다. 제 3 하부 패턴(15c)에 노출된 도전막(14)을 식각하여, 기판(10)의 제 3 영역(10c) 상에 제 3 도전 패턴(13c)을 형성한다. 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)이 형성되면서, 절연막(12)이 노출될 수 있다. 절연막(12)은 도전막(14)과 식각 선택비를 갖는 물질로 이루어져 있기 때문에, 도전막(14)이 식각될 때 같이 식각되지 않는다. 도전막(14)을 식각하면서, 제 1 내지 제 3 버퍼 패턴들(17a, 17b, 17c)이 같이 제거될 수 있다. 이에 따라, 제 1 내지 제 3 하부 패턴들(15a, 15b, 15c)의 상부면이 노출될 수 있다.
제 1 도전 패턴(13a)은 제 1 버퍼 패턴(17a)의 폭(LW4)과 동일한 폭을 갖도록 형성될 수 있고, 제 2 도전 패턴(13b)은 제 2 버퍼 패턴(17b)의 폭(LW5)과 동일한 폭을 갖도록 형성될 수 있고, 제 3 도전 패턴(13c)은 제 3 버퍼 패턴(17c)의 폭(LW6)과 동일한 폭을 갖도록 형성될 수 있다.
도 1o를 참조하면, 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)에 노출된 절연막(12)을 식각한다. 절연막(12)이 식각되면서, 기판(10)의 제 1 영역(10a)에 제 1 절연 패턴(11a), 제 2 영역(10b)에 제 2 절연 패턴(11b), 및 제 3 영역(10c)에 제 3 절연 패턴(11c)이 형성된다.
제 1 내지 제 3 하부 패턴들(15a, 15b, 15c)을 식각 마스크로 사용하여, 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)에 노출된 기판(10)의 상부면을 리세스시켜 리세스 영역(39)을 형성하고, 리세스 영역(39)에 소오스/드레인 영역(S/D)을 형성한다. 상세하게, 리세스 영역(39)에 에피택시얼 층(미도시)을 형성하고, 에피택시얼 층을 성장시켜, 리세스 영역(39) 내에 소오스/드레인 영역(S/D)을 형성할 수 있다. 에피택시얼 층은 NMOS의 소오스/드레인 영역(S/D)을 형성하기 위해 제 1 에피택시얼 층(예를 들어, 실리콘 카바이드(SiC))을 형성할 수 있고, PMOS의 소오스/드레인 영역(S/D)을 형성하기 위해 제 2 에피택시얼 층(예를 들어, 실리콘 게르마늄(SiGe))을 형성할 수 있다.
소오스/드레인 영역(S/D)을 형성한 후에, 기판(10) 상에 층간 절연막(40)을 형성한다. 층간 절연막(40)은 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)을 덮도록 형성될 수 있다. 층간 절연막(40)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막일 수 있다.
본 발명의 일 실시예에서, 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)은 게이트 절연 패턴들이고, 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)은 게이트 전극들일 수 있다.
도 2a 내지 도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 평면도들이다. 도 2b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 것으로, 도 2a 내지 도 6a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 방향으로 자른 단면도들이다. 도 2c 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 응용 예를 나타낸 것으로, 도 2a 내지 도 6a의 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ' 방향으로 자른 단면도들이다.
도 1n, 도 2a 내지 도 2C를 동시에 참조하면, 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)을 식각 마스크로 사용하여 절연막(12)을 식각하여 기판(10)의 제 1 영역(10a)에 제 1 절연 패턴(11a), 기판(10)의 제 2 영역(10b)에 제 2 절연 패턴(11b), 및 기판(10)의 제 3 영역(10c)에 제 3 절연 패턴(11c)을 형성한다. 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)을 형성한 후에, 연속적으로 기판(10)의 상부면을 리세스하여 기판(10)의 상부면으로부터 돌출된 제 1 핀(102a), 제 2 핀(102b) 및 제 3 핀(102c)을 형성한다. 상세하게, 기판(10)의 제 1 영역(10a)에 제 1 핀(102a)이 형성될 수 있고, 제 2 영역(10b)에 제 2 핀(102b)이 형성될 수 있고, 제 3 영역(10c)에 제 3 핀(102c)이 형성될 수 있다. 복수 개의 제 1 핀(102a)들은 제 1 영역(10a) 내에 서로 이격되며, 제 1 방향(X 방향)으로 평행하게 배치될 수 있고, 복수 개의 제 2 핀(102b)은 제 2 영역(10b)내에 서로 이격되며, 복수 개의 제 3 핀들(102c)은 제 3 영역(10c) 내에 서로 이격되며, 제 1 방향(X 방향)으로 평행하게 배치될 수 있다.
제 1 핀(102a)은 제 1 도전 패턴(13a) 및 제 1 하부 패턴(15a)의 폭과 동일하고, 제 2 핀(102b)은 제 2 도전 패턴(13b) 및 제 2 하부 패턴(15b)의 폭과 동일하고, 제 3 핀(102c)은 제 3 도전 패턴(13c) 및 제 3 하부 패턴(15c) 의 폭과 동일하다.
이에 따라, 제 1 핀(102a)은 제 1 버퍼 패턴(17a)의 폭(LW4; 도 1l 참조)과 동일하고, 제 2 핀(102b)은 제 2 버퍼 패턴(17b)의 폭(LW5; 도 1l 참조)과 동일하고, 제 3 핀(102c)은 제 3 버퍼 패턴(17c)의 폭(LW6; 도 1l 참조)과 동일하다. 따라서, 제 1 핀(102a)은 제 2 핀(102b)보다 얇은 폭을 가질 수 있고, 제 2 핀(102b)은 제 3 핀(102c)보다 얇을 폭을 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 제 1 내지 제 3 하부 패턴들(15a, 15b, 15c), 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c) 및 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)을 제거한다. 제 1 내지 제 3 하부 패턴들(15a, 15b, 15c), 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c) 및 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c) 각각은 서로 다른 식각 선택비를 갖는 물질막으로 이루어졌기 때문에 각각의 막에 대한 식각 공정을 별개로 진행할 수 있다. 이와 달리, 각각의 막을 동시에 식각하기 위해, 예를 들어 플라즈마 식각을 이용할 수 있다. 식각 공정을 진행하게 되어, 제 1 내지 제 3 핀들(102a, 102b, 102c)의 상부면이 노출될 수 있다.
기판(10) 상에 제 1 내지 제 3 핀들(102a, 102b, 102c)을 컨포말하게 덮는 절연막(104)을 형성할 수 있다. 절연막(104)은 예를 들어, 실리콘 산화막 또는 열 산화막일 수 있다. 절연막(104)은 게이트 절연막일 수 있다.
도 4a 내지 도 4c를 참조하면, 기판(10) 내에 소자 분리막(106)을 형성한다. 소자 분리막(106)은 기판(10)의 활성 핀들(AF)을 정의할 수 있다. 상세하게, 소자 분리막(106)은 기판(10) 상에 절연막(미도시)를 형성하고 절연막을 식각하여 형성되며, 소자 분리막(106)의 상부면은 제 1 내지 제 3 핀들(102a, 102b, 102c)의 상부면보다 아래에 위치하도록 형성될 수 있다. 소자 분리막(106)은 리세스된 기판(10)의 상부면 상에 형성되어, 제 1 핀들(102a) 사이, 제 2 핀들(102b) 사이, 및 제 3 핀들(103c) 사이의 기판(10)의 리세스된 영역들을 채울 수 있다. 소자 분리막(106)은 예를 들어, 실리콘 산화막일 수 있다.
도 5a 내지 도 5c를 참조하면, 기판(10) 상에 도전막(114), 하부 식각 정지막(116), 버퍼막(118) 및 상부 식각 정지막(120)을 차례로 형성한다. 상부 식각 정지막(120) 상에 제 1 희생 패턴들(122) 및 제 2 희생 패턴들(124)이 형성될 수 있다. 상세하게, 기판(10)의 제 1 영역(10a) 상에 제 1 희생 패턴들(122)이 형성될 수 있고, 기판(10)의 제 2 영역(10b) 상에 제 2 희생 패턴들(124)이 형성될 수 있다. 제 1 희생 패턴들(122)은 제 1 핀(102a)을 가로지르며 형성될 수 있고, 제 2 희생 패턴들(124)은 제 2 핀(102b)을 가로지르며 형성될 수 있다. 제 1 및 제 2 희생 패턴들(122, 124)을 컨포말하게 덮는 제 1 스페이서막(26, 도 1a 참조)이 형성될 수 있다. 이후의 공정은 도 1b 내지 도 1n에서 설명한 제조 방법과 동일하므로, 생략하도록 한다.
도 6a 내지 도 6c를 참조하면, 도 1b 내지 도 1n에서 기술한 공정을 통해, 기판(10) 상에 제 1 내지 제 3 절연 패턴들(103a, 103b, 103c) 및 제 1 내지 제 3 도전 패턴들(113a, 113b, 113c)이 형성된다. 상세하게, 기판(10)의 제 1 영역(10a)에 제 1 절연 패턴(103a) 및 제 1 도전 패턴(113a)이 형성될 수 있고, 기판(10)의 제 2 영역(10b)에 제 2 절연 패턴(103b) 및 제 2 도전 패턴(113b)이 형성될 수 있고, 제 3 영역(10c)에 제 3 절연 패턴(103c) 및 제 3 도전 패턴(113c)이 형성될 수 있다. 제 1 도전 패턴(113a)은 제 1 핀(102a)을 가로지르며 제 1 방향(X 방향)으로 연장될 수 있다. 제 2 도전 패턴(113b)은 제 2 핀(102b)을 가로지르며, 제 1 방향(X 방향)으로 연장될 수 있다. 제 3 도전 패턴(113c)은 제 3 핀(102c)을 가로지르며, 제 1 방향(X 방향)으로 연장될 수 있다. 제 1 도전 패턴(113a) 상에 제 1 하부 패턴(115a)이 남을 수 있고, 제 2 도전 패턴(113b) 상에 제 2 하부 패턴(115b)이 남을 수 있고, 제 3 도전 패턴(113c) 상에 제 3 하부 패턴(115c)이 남을 수 있다. 제 1 도전 패턴(113a)의 폭(GW1)은 제 2 도전 패턴(113b)의 폭(GW2)보다 얇을 수 있고, 제 2 도전 패턴(113b)의 폭(GW2)은 제 3 도전 패턴(113c)의 폭(GW3)보다 얇을 수 있다. 본 발명의 응용 예에서, 제 1 내지 제 3 절연 패턴들(103a, 103b, 103c)은 게이트 절연 패턴들이고, 제 1 내지 제 3 도전 패턴들(113a, 113b, 113c)은 게이트 전극들일 수 있다.
제 1 내지 제 3 하부 패턴들(115a, 115b, 115c)을 식각 마스크로 사용하여, 기판(10)의 활성 핀들(AF)에 소오스/드레인 영역(S/D)을 형성한다.
본 발명의 더블 패터닝 공정을 이용하여, 서로 다른 폭의 핀들과, 서로 다른 폭의 도전들을 갖는 핀펫(Fin-FET)을 형성할 수 있다.
도 7a 내지 도 7j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
설명의 간결함을 위해, 도 7a 내지 도 7j에 도시된 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 7a를 참조하면, 기판(10) 상에 제 1 스페이서(25), 제 2 스페이서(27) 및 제 3 스페이서(35)를 형성한다. 상세하게, 상부 식각 정지막(20) 상에 제 1 희생 패턴들(22), 제 2 희생 패턴들(24) 및 제 3 희생 패턴들(32)을 형성하고, 제 1 내지 제 3 희생 패턴들(22, 24, 32)을 컨포말하기 덮는 제 1 스페이서막(26, 도 1a 참조)을 형성한다. 제 1 스페이서막(26)에 에치백(etch-back)을 진행하여 제 1 희생 패턴들(22)의 양 옆에 제 1 스페이서(25), 제 2 희생 패턴들(24)의 양 옆에 제 2 스페이서(27), 및 제 3 희생 패턴들(32)의 양 옆에 제 3 스페이서(35)을 형성할 수 있다.
제 1 희생 패턴들(22)의 폭(W1)은 인접하는 제 1 희생 패턴들(22)의 측벽을 덮는 제 1 스페이서(25) 사이의 폭(W2)과 동일할 수 있다. 제 2 희생 패턴들(24)의 폭(W3)은 인접하는 제 2 희생 패턴들(24)의 측벽을 덮는 제 2 스페이서(27) 사이의 폭(W4)과 동일할 수 있다. 제 3 희생 패턴들(32)의 폭(W5)은 인접하는 제 3 희생 패턴들(32)의 측벽을 덮는 제 3 스페이서(35) 사이의 폭(W6)과 동일할 수 있다. 제 1 희생 패턴들(22)의 폭(W1), 제 1 희생 패턴들(22)의 측벽을 덮는 제 1 스페이서(25) 사이의 폭(W2), 제 2 희생 패턴들(24)의 폭(W3), 제 2 희생 패턴들(24)의 측벽을 덮는 제 2 스페이서(27) 사이의 폭(W4), 제 3 희생 패턴들(32)의 폭(W5) 및 제 3 희생 패턴들(32)의 측벽을 덮는 제 3 스페이서(35) 사이의 폭(W6)은 동일할 수 있다.
도 7b를 참조하면, 상부 식각 정지막(20)을 패터닝 하여 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)을 형성한다. 상세하게, 제 1 스페이서(25)에 노출된 상부 식각 정지막(20)을 식각하여, 기판(10)의 제 1 영역(10a) 상에 제 1 상부 패턴(19a)을 형성한다. 제 2 스페이서(27)에 노출된 상부 식각 정지막(20)을 식각하여, 기판(10)의 제 2 영역(10b) 상에 제 2 상부 패턴(19b)을 형성한다. 제 3 스페이서(35)에 노출된 상부 식각 정지막(20)을 식각하여, 기판(10)의 제 3 영역(10c) 상에 제 3 상부 패턴(19c)을 형성한다. 제 1 상부 패턴(19a)의 폭(LW1), 제 2 상부 패턴(19b)의 폭(LW2) 및 제 3 상부 패턴(19c)의 폭(LW3)은 동일할 수 있다.
제 1 스페이서(25)의 높이(H1), 제 2 스페이서(27)의 높이(H2) 및 제 3 스페이서(35)의 높이(H5)는 동일하고, 제 1 상부 패턴(19a)의 높이(H3), 제 2 상부 패턴(19b)의 높이(H4) 및 제 3 상부 패턴(19c)의 높이(H6)는 동일하다. 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)의 높이(H3, H4, H6)는 제 1 내지 제 3 스페이서들(25, 27, 32)의 높이(H1, H2, H5) 보다 낮을 수 있다.
도 7c를 참조하면, 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)이 형성된 기판(10) 상에 제 2 스페이서막(34)을 형성한다. 제 2 스페이서막(34)은 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)을 컨포말하게 덮도록 형성될 수 있다. 제 2 스페이서막(34)은 예를 들어, 실리콘 산화막일 수 있다.
기판(10)의 제 2 영역(10b) 및 제 3 영역(10c) 상에 제 1 마스크막(30)을 형성한다. 제 1 마스크막(30)은 기판(10)의 제 2 및 제 3 영역들(10c)에 형성된 제 2 스페이서막(34)을 덮고, 기판(10)의 제 1 영역(10a)에 형성된 제 2 스페이서막(34)을 노출시킬 수 있다. 제 1 마스크막(30)은 예를 들어, 스핀 온 하드 마스크(spin on hard mask)막일 수 있다.
도 7d를 참조하면, 제 1 마스크막(30)에 노출된 제 2 스페이서막(34)을 제거하여 제 1 상부 패턴(19a)을 노출시킨다. 제 2 스페이서막(34)은 습식 식각 공정을 수행하여 제거될 수 있다.
도 7e를 참조하면, 기판(10)의 제 1 영역(10a) 및 제 2 영역(10b) 상에 제 2 마스크막(36)을 형성한다. 상세하게, 기판(10)의 제 2 영역(10b) 및 제 3 영역(10c)에 형성된 제 1 마스크막(30)을 제거하여 제 2 스페이서막(34)을 노출시킨다. 그리고 제 2 마스크막(36)을 기판(10)의 제 1 영역(10a) 및 제 2 영역(10b) 상에 형성할 수 있다. 제 2 마스크막(36)은 기판(10)의 제 1 영역(10a)에 형성된 제 1 상부 패턴(19a)을 덮을 수 있고, 기판(10)의 제 2 영역(10b)에 형성된 제 2 스페이서막(34)을 덮을 수 있다. 제 2 마스크막(36)은 기판(10)의 제 3 영역(10c)에 형성된 제 2 스페이서막(34)을 노출시킬 수 있다. 제 2 마스크막(36)은 제 1 마스크막(30)과 동일한 물질로 형성될 수 있다.
기판(10) 상에 제 3 스페이서막(42)을 형성한다. 제 3 스페이서막(42)은 기판(10)의 제 1 영역(10a) 및 제 2 영역(10b)에 형성된 제 2 마스크막(36) 상에 형성될 수 있다. 제 3 스페이서막(42)은 기판(10)의 제 3 영역(10c)에 형성되어 제 3 상부 패턴(19c)을 컨포말하게 덮는 제 2 스페이서막(34) 상에 컨포말하게 형성될 수 있다. 제 3 스페이서막(42)은 제 2 스페이서막(34)과 동일한 두께로 형성될 수 있지만, 이에 한정되지 않는다. 제 3 스페이서막(42)은 제 2 스페이서막(34)과 동일한 물질로 형성될 수 있다.
도 7f를 참조하면, 제 2 마스크막(36)을 제거한다. 이에 따라, 기판(10)의 제 1 영역(10a)에 제 1 상부 패턴(19a)이 노출되고, 기판(10)의 제 2 영역(10b)에 제 2 상부 패턴(19b)을 덮는 제 2 스페이서막(34)이 노출되고, 기판(10)의 제 3 영역(10c)에 제 3 상부 패턴(19c)을 덮는 제 3 스페이서막(42)이 노출될 수 있다. 기판(10)의 제 1 영역(10a) 및 제 2 영역(10b)에 형성된 제 3 스페이서막(42)은 제 2 마스크막(36)을 에싱 공정으로 제거할 때 리프트 오프(Lift-Off)될 수 있다.
에치백(etch-back)을 진행하여, 기판(10)의 제 2 영역(10b)의 제 2 상부 패턴(19b)의 측벽에 제 5 스페이서(33)를 형성하고, 기판(10)의 제 3 영역(10c)의 제 3 상부 패턴(19c)의 측벽에 제 6 스페이서(41)를 형성한다. 제 6 스페이서(41)는 제 2 스페이서막(34)의 일부분인 제 2 패턴(43)과 제 3 스페이서막(42)의 일부분인 제 3 패턴(45)을 포함할 수 있다. 이에 따라, 제 2 스페이서(41)의 폭(SW3)은 제 5 스페이서(33)의 폭(SW2) 보다 클 수 있다.
도 7g를 참조하면, 버퍼막(18)을 패터닝하여, 제 1 내지 제 3 버퍼 패턴들(17a, 17b, 17c)을 형성한다. 상세하게, 제 1 상부 패턴(19a)에 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 1 영역(10a) 상에 제 1 버퍼 패턴(17a)을 형성할 수 있다. 제 2 상부 패턴(19b) 및 제 5 스페이서(33)에 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 2 영역(10b) 상에 제 2 버퍼 패턴(17b)을 형성한다. 제 3 상부 패턴(19c) 및 제 6 스페이서(41)에 노출된 버퍼막(18)을 식각하여, 기판(10)의 제 3 영역(10c) 상에 제 3 버퍼 패턴(17c)을 형성한다. 제 1 버퍼 패턴(17a)의 폭(LW4)은 제 2 버퍼 패턴(17b)의 폭(LW5)보다 작을 수 있다. 제 2 버퍼 패턴(17b)의 폭(LW5)은 제 3 버퍼 패턴(17c)의 폭(LW6)보다 작을 수 있다. 제 2 버퍼 패턴(17b)의 폭(LW5)은 제 2 상부 패턴(19b)의 폭(LW2)과 제 2 상부 패턴(19b)의 양 측벽에 배치된 제 5 스페이서(33)의 폭(SW2)의 합과 동일한다. 제 3 버퍼 패턴(17c)의 폭(LW6)은 제 3 상부 패턴(19c)의 폭(LW3)과 제 3 상부 패턴(19c)의 양 옆에 배치된 제 6 스페이서(41)의 폭(SW3)의 합과 동일하다.
도 7h를 참조하면, 하부 식각 정지막(16)을 패터닝하여, 제 1 내지 제 3 하부 패턴들(15a, 15b, 15c)을 형성한다. 상세하게, 제 1 하부 패턴(15a)은 기판(10)의 제 1 영역(10a) 상에 형성되고, 제 2 하부 패턴(15b)은 기판(10)의 제 2 영역(10b) 상에 형성되고, 제 3 하부 패턴(15c)은 기판(10)의 제 3 영역(10c) 상에 형성된다. 제 1 내지 제 3 상부 패턴들(19a, 19b, 19c)은 하부 식각 정지막(16)이 식각될 때 같이 식각되어, 제 1 내지 제 3 버퍼 패턴들(17a, 17b, 17c)의 상부면이 노출될 수 있다.
도 7i를 참조하면, 도전막(14)을 패터닝하여, 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)을 형성한다. 상세하게, 제 1 도전 패턴(13a)은 기판(10)의 제 1 영역(10a) 상에 형성되고, 제 2 도전 패턴(13b)은 기판(10)의 제 2 영역(10b) 상에 형성되고, 제 3 도전 패턴(13c)은 기판(10)의 제 3 영역(10c) 상에 형성된다. 제 1 내지 제 3 버퍼 패턴들(17a, 17b, 17c)은 도전막(14)이 식각될 때 같이 식각되어, 제 1 내지 제 3 하부 패턴들(15a, 15b, 15c)의 상부면이 노출될 수 있다. 제 1 도전 패턴(13a)은 제 1 버퍼 패턴(17a)의 폭(LW4)과 동일한 폭을 갖도록 형성될 수 있고, 제 2 도전 패턴(13b)은 제 2 버퍼 패턴(17b)의 폭(LW5)과 동일한 폭을 갖도록 형성될 수 있고, 제 3 도전 패턴(13c)은 제 3 버퍼 패턴(17c)의 폭(LW6)과 동일한 폭을 갖도록 형성될 수 있다.
제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)에 노출된 절연막(12)을 식각한다. 이에 따라, 기판(10)의 제 1 영역(10a)에 제 1 절연 패턴(11a), 제 2 영역(10b)에 제 2 절연 패턴(11b), 및 제 3 영역(10c)에 제 3 절연 패턴(11c)이 형성될 수 있다.
도 7j를 참조하면, 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)에 노출된 기판(10)의 상부면을 리세스시켜 리세스 영역(39)을 형성하고, 리세스 영역(39)에 소오스/드레인 영역(S/D)을 형성한다. 소오스/드레인 영역(S/D)을 형성한 후에, 기판(10) 상에 제 1 내지 제 3 도전 패턴들(13a, 13b, 13c)을 덮는 층간 절연막(40)을 형성한다.
본 발명의 다른 실시예에서, 제 1 내지 제 3 절연 패턴들(11a, 11b, 11c)은 게이트 절연 패턴들이고, 제 2 내지 제 3 도전 패턴들(13a, 13b, 13c)은 게이트 전극들일 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 8을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극(140) 및 제 1 부하 트랜지스터(TL1)의 게이트 전극(140)은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극(140) 및 제 2 부하 트랜지스터(TL2)의 게이트 전극(140)은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극(140)들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(HC1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM)일 수 있다. 그리고, 트렌지스터들이 본 발명의 실시예들의 제조 방법으로 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 9의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 10은 전자 시스템(도 9의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 9의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판:
12: 절연막
14: 도전막
16: 하부 식각 정지막
18: 버퍼막
19a: 제 1 상부 패턴
19b: 제 2 상부 패턴
19c: 제 3 상부 패턴
20: 상부 식각 정지막
22: 제 1 희생 패턴들
24: 제 2 희생 패턴들
25: 제 1 스페이서
27: 제 2 스페이서
34: 제 2 스페이서막
33: 제 5 스페이서
36: 제 2 마스크막
38: 제 4 스페이서
41: 제 6 스페이서
42: 제 3 스페이서막
S/D: 소오스/드레인 영역

Claims (20)

  1. 기판 상의 버퍼막 및 상부막을 형성하는 것, 상기 버퍼막은 상기 상부막과 상기 기판 사이에 형성되고;
    상기 상부막 상의 제 1 및 제 2 희생 패턴들을 형성하는 것;
    상기 제 1 및 제 2 희생 패턴들을 형성한 후에, 상기 제 1 희생 패턴의 측벽 상의 제 1 스페이서 및 상기 제 2 희생 패턴의 측벽 상의 제 2 스페이서를 형성하는 것;
    상기 제 1 및 제 2 스페이서들을 형성한 후에, 상기 제 1 및 제 2 희생 패턴들을 선택적으로 제거하는 것;
    상기 제 1 및 제 2 희생 패턴들을 선택적으로 제거한 후에, 상기 제 1 및 제 2 스페이서들에 의해 노출된 상기 상부막을 식각하여 상기 제 1 및 제 2 스페이서들 아래의 제 1 및 제 2 상부 패턴들을 형성하는 것;
    상기 제 1 및 제 2 상부 패턴들의 상면들을 노출하도록 상기 제 1 및 제 2 스페이서들을 제거하는 것;
    상기 제 2 상부 패턴의 측벽 상의 제 3 스페이서를 형성하는 것; 및
    상기 버퍼막을 식각하여 제 1 및 제 2 버퍼 패턴들을 형성하는 것을 포함하되,
    상기 제 1 버퍼 패턴은 상기 제 1 상부 패턴을 식각 마스크로 사용하여 상기 제 1 상부 패턴 아래에 형성되고, 및 상기 제 2 버퍼 패턴은 상기 제 2 상부 패턴 및 상기 제 3 스페이서를 식각 마스크로 사용하여 상기 제 2 상부 패턴 및 상기 제 3 스페이서 아래에 형성되고,
    상기 제 2 버퍼 패턴은 상기 제 1 버퍼 패턴의 폭보다 큰 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼 패턴은 제 1 폭을 갖는 상기 제 1 상부 패턴을 상기 식각 마스크로 사용하여 상기 제 1 폭을 갖도록 형성되고,
    상기 제 2 버퍼 패턴은 상기 제 1 폭을 갖는 상기 제 2 상부 패턴 및 상기 제 3 스페이서를 상기 식각 마스크로 사용하여 상기 제 1 폭보다 큰 제 2 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하되,
    상기 제 2 상부 패턴의 상기 측벽 상의 상기 제 3 스페이서를 형성하는 것은:
    상기 제 1 및 제 2 상부 패턴들을 컨포말하게 덮는 스페이서막을 형성하는 것;
    상기 기판의 상기 제 2 영역 상의 제 2 마스크막을 형성하는 것;
    상기 제 1 상부 패턴을 노출하도록 상기 기판의 상기 제 1 영역으로부터 상기 스페이서막을 제거하는 것;
    상기 기판의 상기 제 2 영역 상에 형성된 상기 스페이서막을 노출하도록 상기 제 2 마스크막을 제거하는 것; 및
    상기 스페이서막 상의 에치백 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 버퍼 패턴을 사용하여 상기 기판 상의 제 1 핀을 형성하는 것; 및
    상기 제 2 버퍼 패턴을 사용하여 상기 기판 상의 제 2 핀을 형성하는 것을 더 포함하되,
    상기 제 1 핀은 상기 제 1 버퍼 패턴의 상기 폭을 갖고,
    상기 제 2 핀은 상기 제 1 버퍼 패턴의 상기 폭보다 큰 폭을 갖는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 스페이서는 복수 개의 제 1 스페이서들 중 하나이고, 상기 제 2 스페이서는 복수 개의 제 2 스페이서들 중 하나인 반도체 소자의 제조 방법.
  6. 기판 상의 버퍼막 및 상부막을 차례로 형성하는 것, 상기 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 기판의 상기 제 1 영역 상의 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상의 제 2 스페이서를 형성하는 것;
    상기 제 1 및 제 2 스페이서들이 제공된 상기 기판의 상기 제 1 및 제 2 영역들을 덮고, 상기 기판의 상기 제 3 영역을 덮는 제 1 마스크막을 형성하는 것;
    상기 기판의 상기 제 2 영역 상의 하드 마스크 패턴을 형성하는 것;
    상기 하드 마스크 패턴에 의해 노출된 상기 제 1 마스크막을 식각하여 상기 기판의 상기 제 3 영역 상의 제 1 마스크 패턴을 형성하는 것;
    상기 제 1 스페이서, 상기 제 2 스페이서, 및 상기 제 1 마스크 패턴에 의해 노출된 상기 상부막을 식각하여 상기 제 1 스페이서, 상기 제 2 스페이서, 및 상기 제 1 마스크 패턴 각각 아래의 제 1 상부 패턴, 제 2 상부 패턴, 및 제 3 상부 패턴을 형성하는 것;
    상기 제 1 스페이서, 상기 제 2 스페이서, 및 상기 제 1 마스크 패턴을 제거하여 상기 제 1 상부 패턴, 상기 제 2 상부 패턴, 및 상기 제 3 상부 패턴의 상면들을 노출하는 것;
    상기 제 2 상부 패턴의 측벽 상의 제 3 스페이서를 형성하는 것; 및
    상기 제 1 상부 패턴, 상기 제 2 상부 패턴, 상기 제 3 스페이서, 및 상기 제 3 상부 패턴을 식각 마스크로 사용하여 상기 버퍼막을 식각하여, 상기 제 1 상부 패턴 아래의 제 1 버퍼 패턴, 상기 제 2 상부 패턴 및 상기 제 3 스페이서 아래의 제 2 버퍼 패턴, 및 상기 제 3 상부 패턴 아래의 제 3 버퍼 패턴을 형성하는 것을 포함하되,
    상기 제 2 버퍼 패턴은 상기 제 1 버퍼 패턴의 폭보다 큰 폭을 갖는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 마스크막을 식각하는 것은 상기 기판의 상기 제 1 영역 및 상기 제 2 영역으로부터 상기 제 1 마스크막을 제거하도록 수행되어 상기 제 1 스페이서 및 상기 제 2 스페이서를 노출시키는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 3 버퍼 패턴은 상기 제 2 버퍼 패턴의 상기 폭보다 큰 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 버퍼막과 상기 상부막을 형성하기 전에, 상기 기판 상의 절연막, 도전막, 및 식각 정지막을 차례로 형성하는 것;
    상기 제 1 버퍼 패턴, 상기 제 2 버퍼 패턴, 및 상기 제 3 버퍼 패턴에 의해 노출된 상기 식각 정지막을 식각하여 상기 제 1 버퍼 패턴, 상기 제 2 버퍼 패턴, 및 상기 제 3 버퍼 패턴 각각 아래의 제 1 식각 정지 패턴, 제 2 식각 정지 패턴, 및 제 3 식각 정지 패턴을 형성하는 것; 및
    상기 제 1 식각 정지 패턴, 상기 제 2 식각 정지 패턴, 및 상기 제 3 식각 정지 패턴에 의해 노출된 상기 도전막을 식각하여 제 1 도전 패턴, 제 2 도전 패턴, 및 제 3 도전 패턴을 형성하는 것을 포함하되,
    상기 제 1 도전 패턴은 상기 제 1 버퍼 패턴과 같은 폭을 갖고, 상기 제 2 도전 패턴은 상기 제 2 버퍼 패턴과 같은 폭을 갖고, 및 상기 제 3 도전 패턴은 상기 제 3 버퍼 패턴과 같은 폭을 갖는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 도전 패턴, 상기 제 2 도전 패턴, 및 상기 제 3 도전 패턴에 의해 노출된 상기 절연막을 식각하여 제 1 절연 패턴, 제 2 절연 패턴, 및 제 3 절연 패턴을 형성하는 것;
    상기 제 1 절연 패턴, 상기 제 2 절연 패턴, 및 상기 제 3 절연 패턴에 의해 노출된 상기 기판의 상면을 리세스하여 상기 기판 내에 리세스 영역들을 형성하는 것;
    상기 리세스 영역들 내에 소오스/드레인 영역들을 형성하는 것; 및
    상기 기판 상의 상기 제 1 도전 패턴, 상기 제 2 도전 패턴, 및 상기 제 2 도전 패턴을 덮도록 층간 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 버퍼막 및 상기 상부막을 형성하기 전에, 상기 기판 상에 하드 마스크막을 형성하는 것;
    상기 제 1 버퍼 패턴, 상기 제 2 버퍼 패턴, 및 상기 제 3 버퍼 패턴에 의해 노출된 상기 하드 마스크막을 식각하여 상기 제 1 버퍼 패턴, 상기 제 2 버퍼 패턴, 및 상기 제 3 버퍼 패턴 각각 아래에 제 1 하드 마스크 패턴, 제 2 하드 마스크 패턴, 및 제 3 하드 마스크 패턴을 형성하는 것;
    상기 제 1 하드 마스크 패턴, 상기 제 2 하드 마스크 패턴, 및 상기 제 3 하드 마스크 패턴에 의해 노출된 상기 기판의 상부부분을 식각하여 상기 기판의 리세스된 상면으로부터 돌출하는 제 1 핀, 제 2 핀, 및 제 3 핀을 형성하는 것; 및
    상기 제 1 하드 마스크 패턴, 상기 제 2 하드 마스크 패턴, 및 상기 제 3 하드 마스크 패턴을 제거하여 상기 제 1 핀, 상기 제 2 핀, 및 상기 제 3 핀의 상면들을 노출하는 것을 포함하되,
    상기 제 1 핀은 상기 제 1 버퍼 패턴과 같은 폭을 갖고, 상기 제 2 핀은 상기 제 2 버퍼 패턴과 같은 폭을 갖고, 상기 제 3 핀은 상기 제 3 버퍼 패턴과 같은 폭을 갖는 반도체 소자의 제조 방법.
  12. 제 6 항에 있어서,
    상기 기판의 상기 제 1 영역 상의 상기 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상의 상기 제 2 스페이서를 형성하는 것은:
    상기 상부막 상의 제 1 및 제 2 희생 패턴들을 형성하는 것;
    상기 제 1 희생 패턴의 측벽 상의 상기 제 1 스페이서 및 상기 제 2 희생 패턴의 측벽 상의 상기 제 2 스페이서를 형성하는 것; 및
    상기 제 1 희생 패턴 및 상기 제 2 희생 패턴을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 기판 상의 버퍼막 및 상부막을 차례로 형성하는 것, 상기 기판은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고;
    상기 기판의 상기 제 1 영역 상의 제 1 스페이서, 상기 기판의 상기 제 2 영역 상의 제 2 스페이서, 및 상기 기판의 상기 제 3 영역 상의 제 3 스페이서를 형성하는 것;
    상기 제 1 스페이서, 상기 제 2 스페이서, 및 상기 제 3 스페이서에 의해 노출된 상기 상부막을 식각하여 상기 제 1 스페이서 아래의 제 1 상부 패턴, 상기 제 2 스페이서 아래의 제 2 상부 패턴, 및 상기 제 3 스페이서 아래의 제 3 상부 패턴을 형성하는 것;
    상기 제 1 스페이서, 상기 제 2 스페이서, 및 상기 제 3 스페이서를 제거하여 상기 제 1 상부 패턴, 상기 제 2 상부 패턴, 및 상기 제 3 상부 패턴의 상면들을 노출하는 것;
    상기 제 2 및 제 3 영역들에서 상기 제 2 및 제 3 상부 패턴들을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것;
    상기 제 3 영역에서 상기 제 1 스페이서막을 컨포말하게 덮는 제 2 스페이서막을 형성하는 것;
    에치백 공정을 수행하여, 상기 제 2 상부 패턴의 측벽 상의 제 4 스페이서 및 상기 제 3 상부 패턴의 측벽 상의 제 5 스페이서를 형성하는 것; 및
    상기 제 1 상부 패턴, 상기 제 2 상부 패턴과 상기 제 4 스페이서, 및 상기 제 3 상부 패턴과 상기 제 5 스페이서를 식각 마스크로 사용하여 상기 버퍼막을 식각하여, 상기 제 1 상부 패턴 아래의 제 1 버퍼 패턴, 상기 제 2 상부 패턴과 상기 제 4 스페이서 아래의 제 2 버퍼 패턴, 및 상기 제 3 상부 패턴과 상기 제 5 스페이서 아래의 제 3 버퍼 패턴을 형성하는 것을 포함하되,
    상기 제 2 버퍼 패턴은 상기 제 1 버퍼 패턴의 폭보다 큰 폭을 갖도록 형성되는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 기판의 상기 제 1 영역 상의 상기 제 1 스페이서, 상기 기판의 상기 제 2 영역 상의 상기 제 2 스페이서, 및 상기 기판의 상기 제 3 영역 상의 상기 제 3 스페이서를 형성하는 것은:
    하부막 상의 제 1 희생 패턴, 제 2 희생 패턴, 및 제 3 희생 패턴을 형성하는 것;
    상기 제 1 희생 패턴의 측벽 상의 상기 제 1 스페이서, 상기 제 2 희생 패턴의 측벽 상의 상기 제 2 스페이서, 및 상기 제 3 희생 패턴의 측벽 상의 상기 제 3 스페이서를 형성하는 것; 및
    상기 제 1 희생 패턴, 상기 제 2 희생 패턴, 및 상기 제 3 희생 패턴을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 2 버퍼 패턴은 상기 제 3 버퍼 패턴보다 작은 폭을 갖는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 4 스페이서는 상기 제 5 스페이서보다 작은 폭을 갖는 반도체 소자의 제조 방법.
  17. 기판 상의 하부막 및 상부막을 차례로 형성하는 것;
    상기 상부막 상의 상기 기판의 제 1 영역에 제 1 세트의 희생 패턴들 및 상기 기판의 제 2 영역에 제 2 세트의 희생 패턴들를 형성하는 것;
    상기 제 1 세트의 희생 패턴들의 측벽들 상의 제 1 스페이서들 및 상기 제 2 세트의 희생 패턴들의 측벽들 상의 제 2 스페이서들을 형성하는 것;
    상기 제 2 세트의 희생 패턴들 및 상기 제 1 세트의 희생 패턴들의 선택적으로 제거하는 것;
    상기 제 1 스페이서들 및 제 2 스페이서들에 의해 노출된 상기 상부막을 식각하여 상기 제 1 및 제 2 스페이서들 각각 아래에 제 1 세트의 상부 패턴들 및 제 2 세트의 상부 패턴들을 형성하는 것;
    상기 제 1 및 제 2 스페이서들을 제거하여 상기 제 1 세트의 상부 패턴들 및 상기 제 2 세트들의 상부 패턴들의 상면들을 노출하는 것;
    상기 제 2 세트의 상부 패턴들의 측벽들 상의 제 3 스페이서들을 형성하는 것, 상기 제 1 세트의 상부 패턴들의 각 패턴은 제 1 폭을 갖고, 상기 제 2 세트의 상부 패턴들 및 이것에 대응하는 상기 제 3 스페이서들 각각의 패턴은 상기 제 1 폭보다 큰 제 2 폭을 갖고; 및
    상기 하부막을 식각하여, 상기 제 1 영역에 제 1 세트의 하부 패턴들 및 제 2 세트의 하부 패턴들을 형성하는 것을 포함하되,
    상기 제 1 세트의 하부 패턴들의 각 패턴은 상기 제 1 폭을 갖고, 상기 제 2 세트의 하부 패턴들의 각 패턴은 상기 제 2 폭을 갖는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 세트의 상기 상부 패턴들의 측벽들 상에 상기 제 3 스페이서들을 형성한 후 및 상기 하부막을 식각하여 상기 제 1 영역에 상기 제 1 세트의 하부 패턴들 및 상기 제 2 영역에 상기 제 2 세트의 하부 패턴들을 형성하기 전에,
    상기 상부 패턴들과 상기 하부막 사이에 배치된 버퍼막을 식각하는 것; 및
    상기 식각된 버퍼막을 식각 마스크로 사용하여 상기 하부막을 식각하여 상기 제 1 및 상기 제 2 세트의 하부 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 기판 상의 한 세트의 제 1 핀들을 형성하는 것; 및
    상기 기판 상의 한 세트의 제 2 핀들을 형성하는 것을 더 포함하되,
    각 제 1 핀은 상기 제 1 세트의 하부 패턴들의 하부 패턴에 대응하고, 각 제 1 핀은 상기 제 1 폭을 갖고,
    각 제 2 핀은 상기 제 2 세트의 하부 패턴들의 하부 패턴 대응하고, 각 제 2 핀은 상기 제 2 폭을 갖는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 한 세트의 제 1 핀들 및 상기 한 세트의 제 2 핀들의 각 핀은 트랜지스터의 일부이고, 그 위에 형성된 게이트 전극을 포함하는 반도체 소자의 제조 방법.
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