KR20150118878A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는, 제1 방향으로 연장되어 배치되되, 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀, 제1 액티브 핀의 일단과 오버랩되어, 제1 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트, 제1 액티브 핀의 일단과 마주보는 제2 액티브 핀의 타단과 오버랩되어, 제2 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제2 더미 게이트, 제1 더미 게이트의 일측에 배치되는 제1 더미 스페이서 및 제2 더미 게이트의 타측에 배치되고 제1 더미 스페이서와 접촉하는 제2 더미 스페이서를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 세미-싱글 디퓨전 브레이크(semi-single diffusion break)를 이용하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 세미 싱글 디퓨전 브레이크를 이용하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 실시예는, 제1 방향으로 연장되어 배치되되, 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀, 제1 액티브 핀의 일단과 오버랩되어, 제1 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트, 제1 액티브 핀의 일단과 마주보는 제2 액티브 핀의 타단과 오버랩되어, 제2 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제2 더미 게이트, 제1 더미 게이트의 일측에 배치되는 제1 더미 스페이서 및 제2 더미 게이트의 타측에 배치되고 제1 더미 스페이서와 접촉하는 제2 더미 스페이서를 포함한다.
상기 제1 액티브 핀 상에, 제1 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제1 노말 게이트와, 제2 액티브 핀 상에, 제2 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제2 노말 게이트를 더 포함할 수 있다.
상기 제1 더미 게이트의 폭과 상기 제2 더미 게이트의 폭의 합은 제1 노말 게이트의 폭 및 제2 노말 게이트의 폭보다 클 수 있다.
상기 제1 더미 게이트의 타측에 배치되는 제3 더미 스페이서와, 제3 더미 스페이서와 마주보는 제1 노말 게이트의 일측에 배치되는 제1 노말 스페이서를 더 포함하되, 제3 더미 스페이서는 제1 노말 스페이서와 이격되어 배치될 수 있다.
상기 제1 액티브 핀 상에, 제1 노말 게이트와 이격되어 형성된 제3 노말 게이트와, 제1 노말 게이트와 제3 노말 게이트 사이의 제1 액티브 핀 내에 형성된 제1 상승된 소오스/드레인과, 제1 노말 게이트와 제1 더미 게이트 사이의 제1 액티브 핀 내에 형성된 제2 상승된 소오스/드레인을 더 포함하고, 제1 상승된 소오스/드레인의 상면과 제2 상승된 소오스/드레인의 상면은 동일 평면에 위치할 수 있다.
상기 제1 액티브 핀 및 상기 제2 액티브 핀 사이에 형성된 제1 깊이의 제1 트렌치와, 제1 트렌치 내에 형성된 제1 필드 절연막을 더 포함하되, 제1 필드 절연막의 상면은, 제1 및 제2 액티브 핀의 상면과 동일 평면에 형성될 수 있다.
상기 제1 필드 절연막의 폭은, 제1 및 제2 더미 게이트의 폭보다 넓을 수 있다.
상기 제1 필드 절연막, 제1 더미 게이트 및 제2 더미 게이트는 세미 싱글 디퓨전 브레이크를 형성하고, 세미 싱글 디퓨전 브레이크는, 제1 및 제2 액티브 핀 간의 확산을 방지할 수 있다.
상기 제1 액티브 핀과 상기 제2 방향으로 나란한 제3 액티브 핀과, 제1 액티브 핀과 제3 액티브 핀 사이에 형성된, 제2 깊이의 제2 트렌치와, 제2 트렌치 내에 형성된 제2 필드 절연막을 더 포함할 수 있다.
상기 제2 깊이는 제1 깊이와 서로 동일할 수 있다.
상기 제2 필드 절연막의 상면은 제1 필드 절연막의 상면보다 낮을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 실시예는, 제1 방향으로 연장되어 배치되되, 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀, 제1 액티브 핀의 일단과 오버랩되어, 제1 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트, 제1 액티브 핀의 일단과 마주보는 제2 액티브 핀의 타단과 오버랩되어, 제2 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제2 더미 게이트, 제1 액티브 핀 상에, 제1 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제1 노말 게이트 및 제2 액티브 핀 상에, 제2 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제2 노말 게이트를 포함하되, 제1 더미 게이트 및 제2 더미 게이트 사이의 피치는, 제1 더미 게이트 및 제1 노말 게이트 사이의 피치와 제2 더미 게이트 및 제2 노말 게이트 사이의 피치보다 작다.
제1 영역과 제2 영역을 포함하는 기판을 더 포함하되, 제1 영역 상에 제1 및 제2 액티브 핀, 제1 및 제2 더미 게이트가 형성되고, 제2 영역 상에 제1 방향으로 연장되어 배치되되, 제1 방향으로 서로 이격되어 배치된 제3 및 제4 액티브 핀과, 제3 액티브 핀의 일단과 오버랩되어, 제3 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제3 더미 게이트와, 제3 액티브 핀의 일단과 마주보는 제4 액티브 핀의 타단과 오버랩되어, 제4 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제4 더미 게이트가 형성되고, 제1 더미 게이트는 제2 더미 게이트와 제1 피치만큼 이격되어 배치되고, 제3 더미 게이트는 제4 더미 게이트와 제1 피치와 다른 제2 피치만큼 이격되어 배치될 수 있다.
상기 제1 피치는, 제2 피치보다 작을 수 있다.
상기 제1 더미 게이트의 일측에 배치되는 제1 더미 스페이서와, 제2 더미 게이트의 타측에 배치되고 제1 더미 스페이서와 접촉하는 제2 더미 스페이서를 더 포함할 수 있다.
상기 제3 더미 게이트의 일측에 배치되는 제3 더미 스페이서와, 제3 더미 스페이서와 마주보는 제4 더미 게이트의 타측에 배치되는 제4 더미 스페이서를 더 포함하되, 제3 더미 스페이서는, 제4 더미 스페이서와 이격되어 배치될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 제1 방향으로 연장되어 배치되되, 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀을 형성하고, 제1 액티브 핀 및 제2 액티브 핀 사이에 필드 절연막을 형성하고, 필드 절연막 및 제1 액티브 핀의 일단과 오버랩되어, 제1 액티브 핀 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트를 형성하고, 필드 절연막 및 제1 액티브 핀의 일단과 마주보는 제2 액티브 핀의 타단과 오버랩되어, 제2 액티브 핀 상에, 제2 방향으로 연장되어 배치되는 제2 더미 게이트를 형성하고, 제1 액티브 핀 상에, 제1 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제1 노말 게이트를 형성하고, 제2 액티브 핀 상에, 제2 더미 게이트와 분리되어 제2 방향으로 연장되어 배치된 제2 노말 게이트를 형성하는 것을 포함하되, 제1 더미 게이트 및 제2 더미 게이트 사이의 피치는, 제1 더미 게이트 및 제1 노말 게이트 사이의 피치와 제2 더미 게이트 및 제2 노말 게이트 사이의 피치보다 작다.
상기 제1 더미 게이트 및 상기 제2 더미 게이트를 형성하는 것은, 제1 피치만큼 서로 이격된 제1 및 제2 멘드렐을 이용하여, 제1 및 제2 더미 게이트를 형성하는 것을 포함할 수 있다.
상기 제1 더미 게이트 및 상기 제2 더미 게이트를 형성하는 것은, 제1 액티브 핀, 제2 액티브 핀 및 필드 절연막 상에 게이트 절연막층을 형성하고, 게이트 절연막층 상에 게이트층을 형성하고, 제1 액티브 핀과 오버랩되는 제1 멘드렐 및 제2 액티브 핀과 오버랩되고, 제1 멘드렐과 제1 피치만큼 이격된 제2 멘드렐을 게이트 층 상에 형성하고, 제1 멘드렐의 일측에 제1 멘드렐 스페이서를 형성하고, 제1 멘드렐 스페이서와 마주보는 제2 멘드렐의 타측에 제2 멘드렐 스페이서를 형성한 후, 제1 및 제2 멘드렐을 제거하고, 제1 및 제2 멘드렐 스페이서를 마스크로 게이트층을 식각하여, 제1 및 제2 액티브 핀 상에 각각 제1 더미 게이트 및 제2 더미 게이트를 형성하는 것을 포함하되, 제1 멘드렐은 제2 멘드렐과 제1 피치만큼 이격되어 형성될 수 있다.
상기 제1 및 제2 멘드렐을 형성하는 것은, 게이트층 상에 멘드렐 층을 형성하고, 멘드렐 층 상에 마스크 패턴을 형성하고, 마스크 패턴을 마스크로 멘드렐 층을 식각하여 게이트층 상에 제1 피치만큼 서로 이격된 제1 및 제2 멘드렐을 형성하는 것을 포함할 수 있다.
상기 제1 액티브 핀과 오버랩되고, 제1 멘드렐과 제2 피치만큼 이격되는 제3 멘드렐을 게이트 층 상에 형성하고, 제2 액티브 핀과 오버랩되고, 제2 멘드렐과 제2 피치만큼 이격되는 제4 멘드렐을 게이트 층 상에 형성하는 것을 더 포함하되, 제2 피치는 제1 피치보다 클 수 있다.
상기 제1 내지 제4 멘드렐은 비정질 실리콘 또는 비정질 카본 중 어느 하나를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 3은 도 1의 반도체 장치의 액티브 핀, 제1 트렌치 및 제2 트렌치를 설명하기 위한 부분 사시도이다.
도 4a는 도 2의 A-A를 따라서 절단한 단면도이다.
도 4b는 도 2의 B-B를 따라서 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7 내지 도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 3은 도 1의 반도체 장치의 액티브 핀, 제1 트렌치 및 제2 트렌치를 설명하기 위한 부분 사시도이다. 도 4a는 도 2의 A-A를 따라서 절단한 단면도이다. 도 4b는 도 2의 B-B를 따라서 절단한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 복수의 액티브 영역(ACT1, ACT2), 복수의 액티브 핀(F1~F6), 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2) 등을 포함할 수 있다.복수의 액티브 영역(ACT1, ACT2)은 도시된 것과 같이, 매트릭스 형태로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 액티브 영역(ACT1)은 제2 방향(Y1)으로 제2 액티브 영역(ACT2)과 인접할 수 있다. 복수의 액티브 영역(ACT1, ACT2)은 제2 필드 절연막(도 2의 105 참조)에 의해서 정의될 수 있다.
각 액티브 영역(ACT1, ACT2) 내에는, 적어도 하나의 액티브 핀(F1 ~ F6)이 배치될 수 있다. 예를 들어, 제1 액티브 영역(ACT1) 내에는 복수의 액티브 핀(F1, F3, F5)이 배치되고, 제2 액티브 영역(ACT2) 내에는 복수의 액티브 핀(F2, F4, F6)이 배치될 수 있다.
복수의 액티브 핀(F1~F6)은 제2 방향(Y1)으로 연장되어 형성될 수 있다.
일부의 액티브 핀(예를 들어, F1, F2)은 길이 방향으로(제2 방향(Y1)으로) 서로 나란하고, 이격되어 배치될 수 있다. 또한, 일부의 액티브 핀(예를 들어, F1, F3, F5)은 폭 방향으로(제1 방향(X1)으로) 서로 인접하여 배치될 수 있다.
복수의 더미 게이트(DG1, DG2)는 제2 방향(Y1)과 교차하는 제1 방향(X1)으로 길게 연장되어 형성될 수 있고, 각 노말 게이트(NG1, NG2)는 각 더미 게이트(DG1, DG2)로부터 분리되어, 제1 방향(X1)으로 길게 연장되어 형성될 수 있다. 본 발명에서, 복수의 노말 게이트는 2개만 도시되어 있지만, 이에 한정되는 것은 아니다.
구체적으로, 제1 더미 게이트(DG1) 및 제2 더미 게이트(DG2) 사이의 피치는 2S3의 폭을 포함할 수 있다. 여기에서 제1 노말 게이트(NG1)와 제1 더미 게이트(DG1) 사이의 피치 및 제2 노말 게이트(NG2)와 제2 더미 게이트(DG2) 사이의 피치는 S1의 폭을 포함할 수 있고, 2S3는 S1보다 작을 수 있다. 또한 제1 더미 게이트(DG1)의 폭(S2)과 제2 더미 게이트(DG2)의 폭(S2)의 합은 제1 노말 게이트(NG1)의 폭(S2) 및 제2 노말 게이트(NG2)의 폭(S2)보다 클 수 있다.
도 2 및 도 3을 참조하면, 복수의 액티브 핀(F1, F2)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 액티브 핀(F1, F2)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 2개의 액티브 핀(F1, F2)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
도면에서는, 예시적으로 액티브 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 액티브 핀(F1, F2)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 액티브 핀(F1, F2)은 제2 방향(Y1)을 따라서 길게 형성되어 있기 때문에, 제2 방향(Y1)을 따라 형성된 장변(M1, M2)과, 제1 방향(X1)을 따라 형성된 단변(P1, P2)을 포함할 수 있다. 구체적으로, 제1 액티브 핀(F1)은 제1 단변(P1)과 제1 장변(M1)을 포함하고, 제2 액티브 핀(F2)은 제2 단변(P2)과 제2 장변(M2)을 포함할 수 있다. 도시된 것과 같이, 액티브 핀(F1, F2)은 제1 단변(P1)과 제2 단변(P2)이 서로 마주보도록 형성될 수 있다. 액티브 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변(M1, M2) 및 단변(P1, P2)을 구분할 수 있음은 자명하다.
액티브 핀(F1, F2)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 액티브 핀(F1, F2)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 액티브 핀(F1, F2)의 서로 마주보는 2면에 채널이 형성될 수도 있다.
또한, 도 3에 도시된 것과 같이, 제1 트렌치(T1)는 액티브 핀(F1, F2)의 장변(M1, M2)에 접하도록 형성될 수 있다. 제2 트렌치(T2)는 액티브 핀(F1, F2)의 단변(P1, P2)에 접하도록 형성될 수 있다. 구체적으로, 제1 트렌치(T1)는 제1 액티브 핀(F1)과 제3 액티브 핀(도 1의 F3)의 사이 및 제2 액티브 핀(F1)과 제4 액티브 핀(도 1의 F4)의 사이에 형성될 수 있다. 제3 및 제4 액티브 핀(도 1의 F3, F4)은 각각 제1 및 제2 액티브 핀(F1, F2)과 제2 방향으로 나란히 배치될 수 있다. 또한 제2 트렌치(T2)는 서로 마주보는 제1 액티브 핀(F1)의 단변(P1)과, 제2 액티브 핀(F2)의 단변(P2) 사이에 배치될 수 있다.
여기서, 제1 트렌치(T1)의 깊이와 제2 트렌치(T2)의 깊이는 서로 동일할 수 있으나, 이에 한정되지 않는다. 왜냐하면, 제1 트렌치(T1)와 제2 트렌치(T2)를 동시에 형성하기 때문이다. 다만, 제1 트렌치(T1)와 제2 트렌치(T2)를 별도로 형성할 경우, 각각의 깊이가 서로 다를 수도 있다.
한편, 도 2에 도시된 것과 같이, 필드 절연막(104, 105)은 기판(50) 상에 형성되고, 복수의 액티브 핀(F1, F2)의 적어도 일부를 둘러싸도록 형성될 수 있다.
제1 필드 절연막(104)은 제2 방향(Y1)으로 길게 연장되도록 형성되고, 제2 필드 절연막(105)은 제1 방향(X1)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(104, 105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 필드 절연막(104)은 제1 트렌치(T1)의 적어도 일부에 형성되고, 제2 필드 절연막(105)은 제2 트렌치(T2)의 적어도 일부에 형성된다. 다르게 설명하면, 제1 필드 절연막(104)은 액티브 핀(F1, F2)의 장변(M1, M2)과 접하도록 형성되고, 제2 필드 절연막(105)은 액티브 핀(F1, F2)의 단변(P1, P2)과 접하도록 형성될 수 있다. 즉, 제2 필드 절연막(105)은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 사이에 형성되는바, 액티브 핀(F1, F2)의 측벽에 직접 접촉할 수 있다.
제1 필드 절연막(104)은 제1 트렌치(T1)의 일부에만 형성될 수 있다. 또한, 제2 필드 절연막(105)은 제2 트렌치(T2)를 완전히 채울 수 있다. 그 결과, 제1 필드 절연막(104)의 상면은, 제2 필드 절연막(105)의 상면보다 낮을 수 있다.
또한 제2 필드 절연막(105)의 폭은 제1 및 제2 더미 게이트(DG1, DG2)의 폭보다 넓을 수 있다. 여기에서 폭은, 제2 방향(Y1)으로의 폭을 포함한다.
복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)는 대응되는 액티브 핀(F1, F2) 상에, 대응되는 액티브 핀(F1, F2)과 교차하도록 형성될 수 있다. 예를 들어, 제1 액티브 핀(F1) 상에는 제1 더미 게이트(DG1) 및 제1 노말 게이트(NG1)가 형성되고, 제2 액티브 핀(F2) 상에는 제2 더미 게이트(DG2) 및 제2 노말 게이트(NG2)가 형성될 수 있다. 구체적으로, 제1 더미 게이트(DG1)는 제1 액티브 핀(F1)의 일단, 제1 및 제2 필드 절연막(104, 105) 상에 오버랩되어 배치되고, 제2 더미 게이트(DG2)는 제2 액티브 핀(F2)의 타단, 제1 및 제2 필드 절연막(104, 105) 상에 오버랩되어 배치될 수 있다. 또한 제1 노말 게이트(NG1)는 제1 액티브 핀(F1) 및 제1 필드 절연막(104) 상에 오버랩되어 배치되고, 제2 노말 게이트(NG2)는 제2 액티브 핀(F2) 및 제1 필드 절연막(104) 상에 오버랩되어 배치될 수 있다. 전술한 바와 같이, 필드 절연막(104, 105)과 제1 액티브 핀(F1) 상에 제1 더미 게이트(DG1)가 형성되고, 필드 절연막(104, 105)과 제2 액티브 핀(F2) 상에 제2 더미 게이트(DG2)가 형성된다. 여기에서 도 4a에 도시된 것과 같이, 제1 더미 게이트(DG1)의 일측에는 더미 스페이서(142)가 형성되고, 제2 더미 게이트(DG2)의 타측에는 더미 스페이서(151)가 형성될 수 있다. 또한 더미 스페이서(142) 및 더미 스페이서(151)는 서로 접촉할 수 있다. 이와 같이 인접한 액티브 핀(예를 들어, F1, F2) 사이에, 제2 필드 절연막(105)과 그 위에 형성된 서로 인접한 2개의 더미 게이트(DG1, DG2)를 포함하는 구조체를 세미 싱글 디퓨전 브레이크(semi-single diffusion break)라고 부른다. 세미 싱글 디퓨전 브레이크에 대한 자세한 설명은 후술하도록 한다.
다시 도 4a 및 도 4b를 참조하면, 복수의 더미 게이트 및 복수의 노말 게이트(DG1, DG2, NG1, NG2)는 각각 게이트 절연막(140, 150, 160, 170) 상에 형성될 수 있다. 또한 복수의 더미 게이트 및 복수의 노말 게이트(DG1, DG2, NG1, NG2)는 폴리 실리콘 및 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(예를 들어, 160)은 제1 액티브 핀(F1)과 제1 노말 게이트(NG1) 사이에 형성될 수 있다. 도 4b에 도시된 것과 같이, 게이트 절연막(160)은 제1 액티브 핀(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(160)은 제1 노말 게이트(NG1)와 제1 필드 절연막(104) 사이에 배치될 수 있다. 본 발명에서, 게이트 절연막(160) 외 다른 게이트 절연막(140, 150, 160)도 동일한 구조를 포함할 수 있다. 또한 게이트 절연막(140, 150, 160, 170)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(1)의 트랜지스터는, 예를 들어, 게이트-퍼스트(Gate-First)구조를 포함할 수 있다. 따라서, 소오스/드레인(111, 112, 113, 114)은 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)가 형성된 후, 액티브 핀(F1, F2)에 형성될 수 있다. 또한 소오스/드레인(111, 112, 113, 114)을 형성하는 것은, 에피 공정에 의해서 형성할 수 있고, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
액티브 핀(F1, F2) 상의 트랜지스터가 pFET인 경우, 소오스/드레인(111, 112, 113, 114)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 액티브 핀(F1, F2) 상의 트랜지스터가 nFET인 경우, 소오스/드레인(111, 112, 113, 114)은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 소오스/드레인(111, 112, 113, 114)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 액티브 핀(F1, F2) 상의 트랜지스터가 pFET, nFET인지에 따라서, 소오스/드레인(111, 112, 113, 114)의 물질이 달라질 수 있다.
더미 스페이서(141, 142, 151, 152) 및 노말 스페이서(161, 162, 171, 172)는 산화물, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 또한 더미 스페이서(141, 142, 151, 152) 및 노말 스페이서(161, 162, 171, 172)는 각각 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)의 측벽에 형성될 수 있다.
기판(50)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
한편, 제2 필드 절연막(105)의 상면은 인접한 액티브 핀(F1, F2)의 상면과 동일 평면에 형성될 수 있다. 여기서, "동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 액티브 핀(예를 들어, F1) 상에 형성되는 노말 게이트(예를 들어, NG1)의 높이와, 제2 필드 절연막(105) 및 액티브 핀(예를 들어, F1) 상에 형성되는 더미 게이트(예를 들어, DG1)의 높이는 서로 동일할 수 있다. 즉, 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)의 높이의 산포가 상당히 줄어들 수 있다. 전술한 것과 같이, 복수의 더미 게이트 및 복수의 노말 게이트(DG1, DG2, NG1, NG2)는 폴리 실리콘 및 금속을 이용하여 형성할 수 있고, 복수의 더미 게이트 및 복수의 노말 게이트(DG1, DG2, NG1, NG2)의 높이가 서로 달라지면 동작 특성이 달라질 수 있다. 따라서, 복수의 더미 게이트 및 복수의 노말 게이트(DG1, DG2, NG1, NG2)의 높이의 산포가 적으면, 동작 특성도 일정한 범위 내에서 용이하게 컨트롤할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는, 세미 싱글 디퓨전 브레이크를 포함함으로써, 싱글 디퓨전 브레이크(single diffusion break)보다는 넓은 공정 마진을 확보하고, 더블 디퓨전 브레이크(double diffusion break)보다는 적은 에어리어 패널티(area penalty)를 가지도록 할 수 있다. 이는 제1 및 제2 더미 게이트(DG1, DG2) 사이에 형성된 더미 스페이서(142, 151)가 서로 접촉하여 형성되도록 함으로써 가능해진다. 여기에서, 싱글 디퓨전 브레이크는 1 개의 필드 절연막 상에 1개의 더미 게이트가 형성되는 것을 의미하고, 더블 디퓨전 브레이크는, 1개의 필드 절연막 상에 2 개의 더미 게이트가 이격되어 형성되는 것을 의미한다.
즉, 세미 싱글 디퓨전 브레이크의 2개의 더미 게이트 사이의 피치는, 더블 디퓨전 브레이크의 2 개의 더미 게이트 사이의 피치보다 인접하여 형성됨으로써, 2개의 더미 게이트의 폭을 가지는 1 개의 더미 게이트가 형성된 것과 같은 효과를 가질 수 있다. 이러한 세미 싱글 디퓨전 브레이크는 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 간이 확산을 방지하는 역할을 수행할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다. 도 5에서 노말 게이트가 2개만 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 노말게이트(NG1, NG2) 외에도 더 많은 노말 게이트가 서로 이격되어 형성될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)에서, 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)는 2층 이상의 금속층(MG1, MG2)을 포함할 수 있다. 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 복수의 더미 게이트(DG1, DG2) 및 복수의 노말 게이트(NG1, NG2)는 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
소오스/드레인(111, 112, 113, 114) 중 일부(111, 114)는 노말 게이트 사이에 배치되고, 다른 일부(112, 113)는 노말 게이트와 더미 게이트 사이에 배치될 수 있다.
소오스/드레인(111, 112, 113, 114)은 액티브 핀(F1, F2)보다 돌출되도록 형성된 상승된(elevated) 소오스/드레인 형태일 수 있다.
또한, 소오스/드레인 중 일부(예를 들어, 113)는 더미 스페이서(152) 및 노말 스페이서(171)과 오버랩되도록 형성될 수 있다.
노말 게이트 사이에 배치된 소오스/드레인(111, 114)의 상면과, 노말 게이트와 더미 게이트 사이에 배치된 소오스/드레인(112, 113)의 상면은 동일 평면에 위치할 수 있다. 여기서, 소오스/드레인(111, 114)의 상면과 소오스/드레인(112, 113)의 상면이 동일 평면에 위치한다는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 즉, 노말 게이트와 더미 게이트 사이의 소오스/드레인(112, 113)은 덜 자라지 않고, 충분히 자라게 된다.
도시된 것과 달리, 소오스/드레인(111, 112, 113, 114)은 액티브 핀(F1, F2)에 불순물을 도핑하여 형성될 수도 있다.
또한 도 4a에 도시된 반도체 장치(1)와 달리, 소오스/드레인(111, 112, 113, 114)의 상면 및 더미 스페이서(141, 142, 151, 152), 노말 스페이서(161, 162, 171, 172) 사이에 절연층(120)이 형성될 수 있다. 절연층(120)의 형성 공정에 대한 자세한 설명은 후술하도록 한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)의 기판(1000)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다.
반도체 장치(3)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 기판(1000)의 제1 영역(I)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 기판(1000)의 제2 영역(Ⅱ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
또한 기판(1000)의 제1 영역(I)은 세미 싱글 디퓨전 브레이크를 포함하는 반도체 장치를 포함할 수 있고, 제2 영역(Ⅱ)은 더블 디퓨전 브레이크를 포함하는 반도체 장치를 포함할 수 있다.
구체적으로, 제1 영역(I)의 반도체 장치의 더미 게이트 사이의 피치(S4)는 제2 영역(Ⅱ)의 반도체 장치의 더미 게이트 사이의 피치(S5)보다 작을 수 있다. 또한 더미 게이트(DG11)의 일측에 배치되는 더미 스페이서(1142)는, 더미 게이트(DG12)의 타측에 배치되는 더미 스페이서(1151)와 접촉할 수 있고, 더미 게이트(DG13)의 일측에 배치되는 더미 스페이서(1242)는 더미 게이트(DG14)의 타측에 배치되는 더미 스페이서(1251)와 이격되어 배치될 수 있다.
제1 영역(I)의 반도체 장치는 본 발명의 일 실시예에 따른 반도체 장치(도 4a의 반도체 장치)와 동일한 구조를 가지는바, 구체적인 설명은 생략하도록 한다.
제2 영역(Ⅱ)의 반도체 장치는 제1 영역(I)의 반도체 장치와 전술한 차이점 외에는 동일한바, 구체적인 설명은 생략하도록 한다.
이하에서, 도 7 내지 도 18을 이용하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 7 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7을 참조하면, 기판(50) 상에 마스크를 형성하고, 마스크를 이용하여, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)을 제2 방향(Y1)으로 서로 이격되도록 형성한다. 즉, 제2 트렌치(T2)를 형성함으로써, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)을 구분할 수 있다.
도 8을 참조하면, 제2 필드 절연막(105)을 제2 트렌치(T2)에 형성한다. 이때, 제2 필드 절연막(105)은 제2 트렌치(T2)를 완전히 채울 수 있다. 도 8에는 도시되어 있지 않지만, 도 2를 참조하면, 제1 필드 절연막(104)이 제1 트렌치(T1)의 적어도 일부에 형성됨으로써, 제1 및 제2 필드 절연막(104, 105)이 복수의 액티브 핀(F1, F2)을 둘러싸도록 형성된다는 것을 알 수 있다.
도 9를 참조하면, 제1 액티브 핀(F1), 제2 액티브 핀(F2) 및 제2 필드 절연막(105) 상에 게이트 절연막층(130) 및 게이트층(G)을 순차적으로 형성한다. 여기에서, 도 9에는 도시되어 있지 않지만, 도 4b를 통해, 제1 필드 절연막(104) 상에도 게이트 절연막층(130) 및 게이트층(G)이 순차적으로 형성된다는 것을 알 수 있다.
게이트 절연막층(130)은 후술하는 식각공정을 통해 도 4a에 도시된 각각의 게이트 절연막(140, 150, 160, 170)이 될 수 있다. 또한 게이트층(G)도 후술하는 식각공정을 통해 도 4a에 도시된 복수의 노말 게이트(NG1, NG2) 및 복수의 더미 게이트(MG1, MG2)가 될 수 있다.
도 10 및 도 11을 참조하면, 우선 게이트층(G) 상에 멘드렐 층(200) 및 마스크 패턴(210)을 순차적으로 형성한다.
멘드렐 층(200)은 예를 들어, 비정질 실리콘, 비정질 카본 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
마스크 패턴(210)은 리소그라피(lithography) 공정을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한 마스크 패턴(210) 중 제2 마스크 패턴(210b) 및 제3 마스크 패턴(210c) 사이의 피치(L1)는, 제1 마스크 패턴(201a) 및 제2 마스크 패턴(210b) 사이의 피치(L2)와 제3 마스크 패턴(210c) 및 제4 마스크 패턴(210d) 사이의 피치(L2)보다 작을 수 있다.
각각의 마스크 패턴(210)을 마스크로 멘드렐 층(200)을 식각하여, 복수의 멘드렐(201, 202, 203, 204)을 형성한다. 복수의 멘드렐(201, 202, 203, 204) 역시 멘드렐 층(200)과 같이 비정질 실리콘, 비정질 카본 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 복수의 멘드렐(201, 202, 203, 204)은 게이트층(G) 상에 제1 방향으로 서로 이격되어 형성될 수 있다. 즉, 제1 멘드렐(201)은 제2 멘드렐(202)과 일정 간격 이격되어 제1 액티브 핀(F1)과 오버랩되고, 제2 멘드렐(202)은 후속 공정을 통해 형성되는 제1 더미 게이트(DG1) 및 제1 노말 게이트(NG1) 사이 영역과 오버랩될 수 있다. 또한 제3 멘드렐(203)역시 후속 공정을 통해 형성되는 제2 더미 게이트(DG2) 및 제2 노말 게이트(NG2) 사이 영역과 오버랩되고, 제4 멘드렐(204)은 제3 멘드렐(203)과 일정 간격 이격되어 제2 액티브 핀(F2)과 오버랩될 수 있다.
또한 제1 멘드렐(201)과 제2 멘드렐(202) 사이의 피치(L2)는 제2 멘드렐(202)과 제3 멘드렐(203) 사이의 피치(L1) 보다 크고, 제3 멘드렐(203)과 제4 멘드렐(204) 사이의 피치(L2)는, 제2 멘드렐(202)과 제3 멘드렐(203) 사이의 피치보다 클 수 있다.
도 12 내지 도 15를 참조하면, 먼저 복수의 멘드렐(201, 202, 203, 204) 각각의 양측에 멘드렐 스페이서(211, 212, 213, 214, 215, 216)를 형성한다. 제2 멘드렐(202)의 일측에 형성된 멘드렐 스페이서(213)와 제3 멘드렐(203)의 타측에 형성된 멘드렐 스페이서(214) 사이의 피치(SL1)는 다른 멘드렐 스페이서 사이의 피치(SL2)보다 작을 수 있다.
멘드렐 스페이서(211, 212, 213, 214, 215, 216) 형성 후, 게이트층(G), 복수의 멘드렐(201, 202, 203, 204) 및 멘드렐 스페이서(211, 212, 213, 214, 215, 216)를 덮도록 절연막(191)을 형성한다. 절연막(191)은 복수의 멘드렐(201, 202, 203, 204)의 상면이 노출될때까지 평탄화시킨다. 여기에서 평탄화 공정은 예를 들어, CMP공정을 포함할 수 있다.
평탄화 공정 후, 절연막(191)을 마스크로, 복수의 멘드렐(201, 202, 203, 204)을 제거한다. 제거 공정은, 예를 들어, 식각 공정을 포함할 수 있으며, 절연막(191)은 복수의 멘드렐(201, 202, 203, 204)과 식각 선택비를 가질 수 있다.
복수의 멘드렐(201, 202, 203, 204)을 제거한 후, 절연막(191)을 제거한다. 그 후, 멘드렐 스페이서(211, 212, 213, 214, 215, 216)를 식각 마스크로, 게이트층(G)을 식각한다. 멘드렐 스페이서(211, 212, 213, 214, 215, 216)는 게이트층(G)과 식각선택비를 가질 수 있다.
게이트층(G)을 식각하면, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에 복수의 게이트(G1 ~ G6)가 형성될 수 있다.
복수의 게이트(G1 ~ G6)는 예를 들어, 동일한 폭(S2)을 가질 수 있으나, 이에 한정되는 것은 아니다. 또한 복수의 게이트(G1 ~ G6) 중 제3 게이트(G3) 및 제4 게이트(G4) 사이의 피치(2S3)는 다른 게이트 사이의 피치(S1)보다 작을 수 있다.
여기에서, 제3 게이트(G3)는, 제2 필드 절연막(105) 및 제1 액티브 핀(F1)의 일단과 오버랩되어, 제1 액티브 핀(F1) 상에 배치될 수 있고, 제4 게이트(G4)는 제2 필드 절연막(105) 및 제1 액티브 핀(F1)의 일단과 마주보는 제2 액티브 핀(F2)의 타단과 오버랩되어, 제2 액티브 핀(F2) 상에 배치될 수 있다. 또한 제1 및 제2 게이트(G1, G2)는 제1 액티브 핀(F1) 상에 제3 게이트(G3)와 분리되어 배치되고, 제5 및 제6 게이트(G5, G6)는 제2 액티브 핀(F2) 상에 제4 게이트(G4)와 분리되어 배치될 수 있다.
도 16 내지 도 18을 참조하면, 먼저, 멘드렐 스페이서(도 14의 211, 212, 213, 214, 215, 216)를 제거한다. 멘드렐 스페이서(도 14의 211, 212, 213, 214, 215, 216)를 제거한 후, 복수의 게이트(G2~G5)를 완전히 덮도록 층간 절연막(300)을 형성한다. 도 16에 도시된 바와 같이, 복수의 게이트 중 도 15의 제1 게이트(G1) 및 제6 게이트(G6)는 생략하는바, 제1 게이트(G1) 및 제6 게이트(G6)에 대해서도 동일한 공정이 적용될 수 있다.
층간 절연막(300)을 복수의 게이트(G2 ~ G5)의 상면이 노출될 때까지 평탄화한다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
평탄화 공정 후, 층간 절연막(300)을 식각하여, 각각의 게이트(G2 ~ G5)의 양 측면에 더미 스페이서(141, 142, 151, 152) 및 노말 스페이서(161, 162, 171, 172)를 형성한다.
구체적으로, 제3 게이트(G3)의 일측에 배치되는 더미 스페이서(142)는 제4 게이트(G4)의 타측에 배치되는 더미 스페이서(151)와 서로 접촉할 수 있다. 또한 제3 게이트(G3)의 타측에 배치되는 더미 스페이서(141)는 제2 게이트(G2)의 일측에 배치되는 노말 스페이서(162)와 이격되어 배치되고, 제4 게이트(G4)의 일측에 배치되는 더미 스페이서(152)는 제5 게이트(G5)의 타측에 배치되는 노말 스페이서(171)와 이격되어 배치될 수 있다.
다시 도 4a를 참조하면, 더미 스페이서(141, 142, 151, 152) 및 노말 스페이서(161, 162, 171, 172)를 형성한 후, 액티브 핀(F1, F2)에 소오스/드레인(111, 112, 113, 114)을 형성함으로써, 본 발명의 일 실시예에 따른 반도체 소자(1)를 형성할 수 있다. 여기에서, 제3 게이트(G3) 및 제4 게이트(G4)는 각각 제1 더미 게이트(DG1) 및 제2 더미 게이트(DG2)가 되고, 제2 게이트(G2) 및 제5 게이트(G5)는 각각 제1 노말 게이트(NG1) 및 제2 노말 게이트(NG2)가 될 수 있다.
제3 및 제4 게이트(G3, G4)의 하단에 형성된 게이트 절연막(140, 150)은 더미 게이트 절연막이 되고, 제2 및 제5 게이트(G2, G5)의 하단에 형성된 게이트 절연막(160, 170)은 노말 게이트 절연막이 될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)의 제조 방법은, 복수의 멘드렐(201, 202, 203, 204)을 이용하여, 더미 게이트(DG1, DG2) 및 노말 게이트(NG1, NG2)를 동시에 형성함으로써, 제조 공정의 효율성을 도모할 수 있다는 특징이 있다.
이하에서, 도 7 내지 도 21을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 7 내지 도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 여기에서, 도 7 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 동일한 바, 실질적으로 동일한 내용은 생략하고, 도 19 내지 도 21을 설명하도록 한다.
도 19를 참조하면, 리세스(311, 312, 313, 314)를 각각의 게이트(G2, G3, G4, G5)의 양측에 형성한다. 다만, 제3 게이트(G3) 및 제4 게이트(G4) 사이에는 리세스를 형성하지 않는다.
리세스(311, 312, 313, 314) 중 일부는 스페이서(152, 171)와 오버랩되도록 형성될 수 있다.
도 20을 참조하면, 리세스(311, 312, 313, 314) 내에 소오스/드레인(111, 112, 113, 114)을 형성한다. 예를 들어, 소오스/드레인(111, 112, 113, 114)은 상승된 소오스/드레인 형태일 수 있다.
소오스/드레인(111, 112, 113, 114)을 형성한 후, 소오스/드레인(111, 112, 113, 114), 더미 스페이서(141, 142, 151, 152), 노말 스페이서(161, 162, 171, 172) 및 게이트(G2 ~ G5)를 완전히 덮도록 절연층(120)을 형성한다.
절연층(120)을 형성한 후, 게이트(G2~G5)의 상면이 노출될 때까지 평탄화 공정을 수행한다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 21을 참조하면, 게이트 절연막(140, 150, 160, 170) 및 게이트(G2 ~ G5)를 제거하여, 복수의 트렌치(341, 342, 343, 344)를 형성한다.
다시 도 5를 참조하면, 복수의 트렌치(341, 342, 343, 344) 내에 게이트 절연막(140, 150, 160, 170) 및 2층 이상의 금속층(MG1, MG2)을 적층함으로써, 본 발명의 다른 실시예에 따른 반도체 소자(2)를 형성할 수 있다.
또한 더미 게이트(DG1, DG2)의 하단에 형성된 게이트 절연막(140, 150)은 더미 게이트 절연막이 되고, 노말 게이트(NG1, NG2)의 하단에 형성된 게이트 절연막(160, 170)은 노말 게이트 절연막이 될 수 있다.
다음 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 소자(1, 2, 3)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다. 도 23은 태블릿 PC이고, 도 24는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1, 2, 3) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 연장되어 배치되되, 상기 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀;
    상기 제1 액티브 핀의 일단과 오버랩되어, 상기 제1 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트;
    상기 제1 액티브 핀의 일단과 마주보는 상기 제2 액티브 핀의 타단과 오버랩되어, 상기 제2 액티브 핀 상에, 상기 제2 방향으로 연장되어 배치되는 제2 더미 게이트;
    상기 제1 더미 게이트의 일측에 배치되는 제1 더미 스페이서; 및
    상기 제2 더미 게이트의 타측에 배치되고 상기 제1 더미 스페이서와 접촉하는 제2 더미 스페이서를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 액티브 핀 상에, 상기 제1 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제1 노말 게이트와,
    상기 제2 액티브 핀 상에, 상기 제2 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제2 노말 게이트를 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 더미 게이트의 폭과 상기 제2 더미 게이트의 폭의 합은 상기 제1 노말 게이트의 폭 및 상기 제2 노말 게이트의 폭보다 큰 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1 더미 게이트의 타측에 배치되는 제3 더미 스페이서와,
    상기 제3 더미 스페이서와 마주보는 상기 제1 노말 게이트의 일측에 배치되는 제1 노말 스페이서를 더 포함하되,
    상기 제3 더미 스페이서는 상기 제1 노말 스페이서와 이격되어 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 액티브 핀 및 상기 제2 액티브 핀 사이에 형성된 제1 깊이의 제1 트렌치와,
    상기 제1 트렌치 내에 형성된 제1 필드 절연막을 더 포함하되,
    상기 제1 필드 절연막의 상면은, 상기 제1 및 제2 액티브 핀의 상면과 동일 평면에 형성되는 반도체 장치.
  6. 제1 방향으로 연장되어 배치되되, 상기 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀;
    상기 제1 액티브 핀의 일단과 오버랩되어, 상기 제1 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트;
    상기 제1 액티브 핀의 일단과 마주보는 상기 제2 액티브 핀의 타단과 오버랩되어, 상기 제2 액티브 핀 상에, 상기 제2 방향으로 연장되어 배치되는 제2 더미 게이트;
    상기 제1 액티브 핀 상에, 상기 제1 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제1 노말 게이트; 및
    상기 제2 액티브 핀 상에, 상기 제2 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제2 노말 게이트를 포함하되,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 사이의 피치는, 상기 제1 더미 게이트 및 상기 제1 노말 게이트 사이의 피치와 상기 제2 더미 게이트 및 상기 제2 노말 게이트 사이의 피치보다 작은 반도체 장치.
  7. 제 6항에 있어서,
    제1 영역과 제2 영역을 포함하는 기판을 더 포함하되,
    상기 제1 영역 상에 상기 제1 및 제2 액티브 핀, 상기 제1 및 제2 더미 게이트가 형성되고,
    상기 제2 영역 상에 상기 제1 방향으로 연장되어 배치되되, 상기 제1 방향으로 서로 이격되어 배치된 제3 및 제4 액티브 핀과, 상기 제3 액티브 핀의 일단과 오버랩되어, 상기 제3 액티브 핀 상에, 상기 제2 방향으로 연장되어 배치되는 제3 더미 게이트와, 상기 제3 액티브 핀의 일단과 마주보는 상기 제4 액티브 핀의 타단과 오버랩되어, 상기 제4 액티브 핀 상에, 상기 제2 방향으로 연장되어 배치되는 제4 더미 게이트가 형성되고,
    상기 제1 더미 게이트는 상기 제2 더미 게이트와 제1 피치만큼 이격되어 배치되고,
    상기 제3 더미 게이트는 상기 제4 더미 게이트와 상기 제1 피치와 다른 제2 피치만큼 이격되어 배치되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 피치는, 상기 제2 피치보다 작은 반도체 장치.
  9. 제1 방향으로 연장되어 배치되되, 상기 제1 방향으로 서로 이격되어 배치된 제1 및 제2 액티브 핀을 형성하고,
    상기 제1 액티브 핀 및 상기 제2 액티브 핀 사이에 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 제1 액티브 핀의 일단과 오버랩되어, 상기 제1 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 더미 게이트를 형성하고,
    상기 필드 절연막 및 상기 제1 액티브 핀의 일단과 마주보는 상기 제2 액티브 핀의 타단과 오버랩되어, 상기 제2 액티브 핀 상에, 상기 제2 방향으로 연장되어 배치되는 제2 더미 게이트를 형성하고,
    상기 제1 액티브 핀 상에, 상기 제1 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제1 노말 게이트를 형성하고,
    상기 제2 액티브 핀 상에, 상기 제2 더미 게이트와 분리되어 상기 제2 방향으로 연장되어 배치된 제2 노말 게이트를 형성하는 것을 포함하되,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 사이의 피치는, 상기 제1 더미 게이트 및 상기 제1 노말 게이트 사이의 피치와 상기 제2 더미 게이트 및 상기 제2 노말 게이트 사이의 피치보다 작은 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트를 형성하는 것은,
    제1 피치만큼 서로 이격된 제1 및 제2 멘드렐을 이용하여, 상기 제1 및 제2 더미 게이트를 형성하는 것을 포함하는 반도체 장치의 제조 방법.

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