KR20210029966A - 집적된 표준 셀 구조를 포함하는 집적 회로 - Google Patents

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KR20210029966A
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gate
cell
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insulating
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백상훈
강명길
박재호
이승영
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삼성전자주식회사
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Abstract

필러 셀을 이용하여, 레이아웃의 집적도를 향상시키고, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다. 집적 회로는 집적된 제1 p형 트랜지스터(pFET)와, 제1 n형 트랜지스터(nFET)를 포함하는 제1 표준 셀, 집적된 제2 p형 트랜지스터와, 제2 n형 트랜지스터를 포함하는 제2 표준 셀, 및 제1 표준 셀과 제2 표준 셀 사이에 배치되고, 제1 절연 게이트와, 제2 절연 게이트를 포함하는 필러(filler) 셀을 포함하고, 필러 셀은 원-피치 차원(one-pitch dimension)을 갖고, 필러 셀은 제1 절연 게이트에서 제1 표준 셀과 경계를 이루고, 필러 셀은 제2 절연 게이트에서 제2 표준 셀과 경계를 이루고, 제1 p형 트랜지스터 및 제2 p형 트랜지스터는 제1 활성 영역 상에 형성되고, 제1 n형 트랜지스터 및 제2 n형 트랜지스터는 제2 활성 영역 상에 형성되고, 제1 절연 게이트 및 제2 절연 게이트는 제1 활성 영역의 적어도 일부를 분리하고, 제1 절연 게이트 및 제2 절연 게이트는 상기 제2 활성 영역의 적어도 일부를 분리한다.

Description

집적된 표준 셀 구조를 포함하는 집적 회로{Integrated Circuit including integrated standard cell structure}
본 발명은 집적된 표준 셀 구조를 포함하는 집적 회로에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 이와 같은 표준 셀은 기다자인되어(predesigned), 셀 라이브러리에 보관되어 있다.
반도체 제조 공정이 미세화됨에 따라, 표준 셀 내에 패턴들의 사이즈가 감소할 수 있고, 표준 셀의 사이즈도 감소할 수 있다.
본 발명이 해결하려는 과제는, 필러 셀을 이용하여, 레이아웃의 집적도를 향상시키고, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 집적 회로의 일 태양(aspect)은 집적된 제1 p형 트랜지스터(pFET)와, 제1 n형 트랜지스터(nFET)를 포함하는 제1 표준 셀, 집적된 제2 p형 트랜지스터와, 제2 n형 트랜지스터를 포함하는 제2 표준 셀, 및 제1 표준 셀과 제2 표준 셀 사이에 배치되고, 제1 절연 게이트와, 제2 절연 게이트를 포함하는 필러(filler) 셀을 포함하고, 필러 셀은 원-피치 차원(one-pitch dimension)을 갖고, 필러 셀은 제1 절연 게이트에서 제1 표준 셀과 경계를 이루고, 필러 셀은 제2 절연 게이트에서 제2 표준 셀과 경계를 이루고, 제1 p형 트랜지스터 및 제2 p형 트랜지스터는 제1 활성 영역 상에 형성되고, 제1 n형 트랜지스터 및 제2 n형 트랜지스터는 제2 활성 영역 상에 형성되고, 제1 절연 게이트 및 제2 절연 게이트는 제1 활성 영역의 적어도 일부를 분리하고, 제1 절연 게이트 및 제2 절연 게이트는 상기 제2 활성 영역의 적어도 일부를 분리한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 10b는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 11은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 12는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 13은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 14는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 15 내지 도 19b는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 20 내지 도 24는 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면이다.
도 25 및 도 26은 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다.
도 29 및 도 30은 몇몇 실시예들에 따른 집적 회로 레이아웃을 설계하는 방법에 관한 도면들이다.
이하의 설명에서, 기판(도 2의 100), 예를 들어 반도체 기판 상에 형성된 다양한 실시예들의 집적 회로가 제공된다. 집적 회로는 다양한 표준 셀들이 포함된 레이아웃을 갖는다. 표준 셀은 개별적인 집적 회로 디자인에 반복적으로 사용하기 위해 기디자인된(predesigned) 집적 회로 구조들이다. 효과적인 집적 회로 다자인 레이아웃들은 다양한 기디자인된 표준 셀과, 회로의 성능을 강화하고 회로 면적을 줄이기 위해 표준 셀을 배치에 관한 기정의된(predefined) 법칙을 포함한다.
몇몇 실시예들에 따른 집적 회로는 기정의된 법칙에 의해 집적 회로 레이아웃에 배치된 하나 이상의 표준 셀을 포함한다. 이런 표준 셀은 집적 회로 디자인에 반복적으로 사용된다. 그러므로, 표준 셀은 제조 기술에 따라 기디자인 되어, 표준 셀 라이브러리에 저장된다. 집적 회로 디자이너는 이와 같은 표준 셀을 검색하여 집적 회로 다자인에 포함시키고, 기정의된 배치 법칙에 따라 집적 회로 레이아웃에 배치시킬 수 있다.
표준 셀은 인버터, AND, NAND, OR, XOR 및 NOR와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로 장치를 포함할 수 있다. 표준 셀은 플립 플럽(flip-flop)과 랫치(latch)처럼 회로 블록에 자주 사용되는 다른 것을 포함할 수도 있다.
필러 셀은 집적 회로 디자인과 집적 회로 제조 법칙에 따르기 위해 인접하는 두 개의 인접하는 표준 셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다. 표준 셀과 필러 셀의 적절한 설계 및 배열은 패킹 밀도 및 회로 성능을 강화할 수 있다.
도 1 내지 도 10b는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 1은 FEOL(Front-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 B - B를 따라 절단한 단면도이다. 도 4a 및 도 4b는 각각 도 1의 C - C를 따라 절단한 단면도이다. 도 5a 및 도 5b는 MOL(Middle-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 6a 및 도 6b는 각각 도 5a의 D1 - D1을 따라 절단한 단면도이다. 도 6c는 도 5b의 D2 - D2를 따라 절단한 단면도이다. 도 7a 및 도 7b는 도 5a 및 도 5b의 소오스/드레인 컨택(170, 170_1)을 제2 방향(Y)으로 절단하여 보일 수 있는 다양한 도면들이다. 도 8은 BEOL(Back-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 9는 도 8의 E - E 및 F - F를 따라 절단한 단면도이다. 도 10a 및 도 10b는 도 8의 E - E 및 F - F를 따라 절단한 예시적인 다른 단면도이다.
참고적으로, 도 4a 및 도 4b에서, X - X 및 Y - Y는 절단한 방향을 의미한다. 도 8은 도 5a에서 도시된 상면도 상에 배선층을 형성한 도면일 수 있다. 또한, 도 8은 게이트 컨택 및 소오스/드레인 컨택과 연결되는 비아와, 비아 상의 M1 금속층까지만 도시하였다.
도 1 내지 도 10b를 참고하면, 몇몇 실시예들에 따른 집적 회로는 제1 표준 셀(20)과, 제2 표준 셀(22)과, 제1 절연 필러 셀(10)과, 셀 게이트 절단 패턴(160)을 포함할 수 있다.
도 1 내지 도 4에서, 제1 표준 셀(20)과, 제2 표준 셀(22)과, 제1 절연 필러 셀(10)은 기판(100) 상에 형성될 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 영역(112)은 제1 방향(X)을 따라 정의될 수 있다. 제1 활성 영역(112)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 활성 영역(112)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 활성 영역(112)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제1 활성 영역(112)은 제1 하부 활성 영역(112B)과, 제1 상부 활성 영역(112U)과, 제1 나노 시트(112NS)를 포함할 수 있다. 제1 하부 활성 영역(112B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제1 상부 활성 영역(112U)은 제1 하부 활성 영역(112B)으로부터 돌출된 핀 모양을 가질 수 있다. 제1 상부 활성 영역(112U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제1 나노 시트(112NS)는 제1 상부 활성 영역(112U)과 이격되어 배치될 수 있다. 제1 나노 시트(112NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 활성 영역(114)은 제1 방향(X)을 따라 정의될 수 있다. 제2 활성 영역(114)은 제1 활성 영역(112)과 제2 방향(Y)으로 이격되어 정의될 수 있다. 제1 활성 영역(112) 및 제2 활성 영역(114)은 깊은 트렌치(DT)에 의해 분리될 수 있다. 제2 활성 영역(114)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(114)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.
도 1 및 도 8에서, 제2 활성 영역(114)은 제2 하부 활성 영역(114B)과, 제2 상부 활성 영역(114U)과, 제2 나노 시트(114NS)를 포함할 수 있다. 제2 하부 활성 영역(114B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제2 상부 활성 영역(114U)은 제2 하부 활성 영역(114B)으로부터 돌출된 핀 모양을 가질 수 있다. 제2 상부 활성 영역(114U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제2 나노 시트(114NS)는 제2 상부 활성 영역(114U)과 이격되어 배치될 수 있다. 제2 나노 시트(114NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 표준 셀(20)과, 제2 표준 셀(22)과, 제1 절연 필러 셀(10)은 제1 활성 영역(112)과, 제2 활성 영역(114)을 포함할 수 있다.
활성 영역 분리막(105)은 기판(100) 상에 형성될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112) 및 제2 활성 영역(114) 사이를 가로지를 수 있다. 활성 영역 분리막(105)은 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 구분하는 깊은 트렌치(DT)를 채울 수 있다.
셀 분리막(106)은 기판(100) 상에 형성될 수 있다. 셀 분리막(106)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 구분하는 깊은 트렌치(DT)를 채울 수 있다. 셀 분리막(106)은 셀 분리막(106)은 제1 표준 셀(20)의 경계와, 제2 표준 셀(22)의 경계와, 제1 절연 필러 셀(10)의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105) 및 셀 분리막(106)은 각각 절연 물질을 포함할 수 있다.
활성 영역 분리막(105)과, 셀 분리막(106)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 정의하는 깊은 트렌치(DT)를 채우는 절연 물질을 포함할 수 있다. 이하의 설명에서, 활성 영역 분리막(105)은 하나의 셀에 포함된 제1 활성 영역(112) 및 제2 활성 영역(114) 사이에 배치된 절연 물질막일 수 있다. 즉, 활성 영역 분리막(105)은 셀 내부에 배치되는 절연 물질막인 것으로 설명한다. 셀 분리막(106)은 셀 내부에 배치되는 것이 아니고, 셀 경계 중 제1 방향(X)으로 연장되는 셀 경계를 따라 연장되는 절연 물질막일 수 있다. 즉, 셀 분리막(106)은 셀 경계를 따라 배치되는 절연 물질막인 것으로 설명한다.
몇몇 실시예들에 따른 집적 회로는 복수의 게이트 스택들(120)과, 복수의 절연 게이트들(150)을 포함할 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제2 방향(Y)을 따라 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 제1 방향(X)으로 인접하여 배치될 수 있다.
제1 방향(X)으로 인접하여 배치되는 게이트 스택(120)과, 절연 게이트(150)는 1CPP(contacted poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 게이트 스택(120)은 1CPP만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(120)과 절연 게이트(150)는 1CPP만큼 이격될 수 있다. 또 다른 예로, 인접하는 절연 게이트(150)는 1CPP만큼 이격될 수 있다.
예를 들어, 인접하는 제1 게이트 스택과 제2 게이트 스택이 있다고 가정하자. 제2 방향(Y)으로 연장되는 제1 게이트 스택의 중심선과, 제2 방향(Y)으로 연장되는 제2 게이트 스택의 중심선 사이의 거리가 1CPP이면, 제1 게이트 스택과 제2 게이트 스택 사이에, 다른 게이트 스택 또는 절연 게이트는 배치되지 않는 것을 의미한다.
게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(112) 및 제2 활성 영역(114)에 걸쳐 배치될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(112)부터 제2 활성 영역(114)까지 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 게이트 스택(120)의 일부와, 절연 게이트(150)의 일부는 각각 셀 분리막(106) 상으로 연장될 수 있다.
게이트 스택(120)은 게이트 전극(122)과, 게이트 절연막(124)과, 게이트 스페이서(126)와, 게이트 캡핑막(128)을 포함할 수 있다. 경우에 따라, 게이트 스택(120)은 게이트 캡핑막(128)을 포함하지 않을 수 있다. 게이트 스페이서(126)는 게이트 절연막(124) 및 게이트 전극(122)이 형성될 수 있는 게이트 트렌치를 정의할 수 있다. 게이트 스페이서(126)는 예를 들어, 절연 물질을 포함할 수 있다. 게이트 절연막(124)은 제1 나노 시트(112NS)의 둘레를 따라 형성될 수 있다. 도시되지 않았지만, 게이트 절연막(124)은 제2 나노 시트(도 8의 114NS)의 둘레를 따라 형성될 수 있다. 게이트 절연막(124)은 예를 들어, 실리콘 산화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 실리콘 산화물보다 유전 상수가 큰 물질일 수 있다. 게이트 전극(122)은 게이트 절연막(124) 상에 형성될 수 있다. 게이트 전극(122)은 제1 나노 시트(112NS)를 감쌀 수 있다. 도시되지 않았지만, 게이트 전극(122)은 제2 나노 시트(도 8의 114NS)를 감쌀 수 있다. 게이트 전극(122)은 예를 들어, 금속(2개 이상의 금속을 포함하는 금속 합금을 포함하는 의미이다.), 금속 질화물, 금속 탄화물, 금속 실리사이드, 반도체 물질 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(128)은 게이트 전극(122) 상에 배치될 수 있다. 게이트 캡핑막(128)은 예를 들어, 절연 물질을 포함할 수 있다.
절연 게이트(150)는 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(150)는 제1 활성 영역(112) 중 제1 상부 활성 영역(112U)을 분리할 수 있다. 절연 게이트(150)는 제1 활성 영역(112) 중 제1 하부 활성 영역(112B)의 일부를 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 소자의 전기적 분리를 위해, 절연 게이트(150)는 제1 하부 활성 영역(112B)을 전체적으로 분리시킬 수 있다. 도시되지 않았지만, 절연 게이트(150)는 제2 활성 영역(114) 중 제2 상부 활성 영역(114U)을 분리하고, 제2 하부 활성 영역(114B)의 일부를 분리할 수 있다. 절연 게이트(150)를 형성하는 제조 공정을 고려하면, 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 제거한 후, 제1 활성 영역(112) 및 제2 활성 영역(114)이 제거된 부분에 절연 물질이 채워진다. 이를 통해, 절연 게이트(150)가 형성될 수 있다. 따라서, 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)과 접촉할 수 있다. 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)에 포함된 반도체 물질막과 접촉할 수 있다.
절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 절연 게이트(150)는 활성 영역 분리막(105) 상에 배치될 수 있다. 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)를 형성하는 과정에서, 활성 영역 분리막(105)의 일부가 제거될 수도 있다. 이로 인해, 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)의 측벽에는 게이트 스페이서(126)가 배치될 수 있다. 절연 게이트(150)는 예를 들어, 절연 물질을 포함할 수 있다. 절연 게이트(150)는 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 집적 회로에서, 절연 게이트(150) 중 적어도 일부는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되어, 인접하는 표준 셀 사이를 분리할 수 있다. 절연 게이트(150)는 표준 셀의 경계뿐만 아니라, 표준 셀의 내부에도 배치될 수 있다. 하지만, 이하에서는, 절연 게이트(150)는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되는 것으로 설명한다.
반도체 패턴(130)은 인접하는 게이트 스택(120) 및 절연 게이트(150) 사이에 형성될 수 있다. 반도체 패턴(130)는 활성 영역(112, 114)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수 있다. 반도체 패턴(130)은 제1 활성 영역(112) 상에 형성될 수 있다. 도 6a 및 도 6b에서, 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성될 수 있다. 반도체 패턴(130) 중 적어도 일부는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다. 제1 활성 영역(112) 상에 형성되는 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성되는 반도체 패턴(130)와 다른 도전형의 불순물이 도핑될 수 있다. 인접하는 절연 게이트(150) 사이에도, 반도체 패턴(130)은 형성될 수 있다.
셀 게이트 절단 패턴(160)은 셀 분리막(106) 상에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장될 수 있다. 셀 게이트 절단 패턴(160)은 제1 표준 셀(20)의 경계, 제1 절연 필러 셀(10)의 경계 및 제2 표준 셀(22)의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 제2 방향(Y)으로 이격된 셀 게이트 절단 패턴(160) 사이에, 게이트 스택(120)과, 절연 게이트(150)가 배치될 수 있다. 셀 게이트 절단 패턴(160)은 예를 들어, 절연 물질을 포함할 수 있다.
셀 게이트 절단 패턴(160)은 셀의 경계에서 게이트 스택(120) 또는 절연 게이트(150)을 잘라줄 수 있다. 셀 게이트 절단 패턴(160)은 게이트 스택(120) 및 절연 게이트(150)와 접촉할 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장되는 게이트 스택(120)의 단변 및 절연 게이트(150)의 단변과 접촉할 수 있다. 제1 표준 셀(20), 제1 절연 필러 셀(10) 및 제2 표준 셀(22)은 제1 방향(X)으로 연장되는 경계를 따라 형성된 셀 게이트 절단 패턴(160)을 더 포함할 수 있다.
도 4a에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 도 4b에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다. 이와 같은 차이는, 셀 게이트 절단 패턴(160)을 어느 단계에서 형성하느냐에 따라 달라질 수 있다. 게이트 전극(122)를 만든 후 셀 게이트 절단 패턴(160)이 형성될 경우, 도 4a와 같이, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 반면, 게이트 전극(122)을 만들기 전(게이트 전극(122) 형성을 위한 몰드 게이트 단계)에 셀 게이트 절단 패턴(160)이 형성될 경우, 도 4b와 같이 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다.
제1 절연 필러 셀(10)은 제1 표준 셀(20)과, 제2 표준 셀(22) 사이에 배치될 수 있다. 제1 표준 셀(20)과 제2 표준 셀(22)은 제1 절연 필러 셀(10)을 사이에 두고, 제1 방향(X)으로 인접하여 배치될 수 있다. 제1 절연 필러 셀(10)과 제1 표준 셀(20) 사이의 경계는 제2 방향(Y)으로 연장되고, 제1 절연 필러 셀(10)과 제2 표준 셀(22) 사이의 경계는 제2 방향(Y)으로 연장된다.
제1 절연 필러 셀(10)은 제1 활성 영역(112)과, 제2 활성 영역(114)을 가로 지르고, 제1 방향(X)으로 인접하는 두 개의 절연 게이트(150)를 포함할 수 있다. 각각의 절연 게이트(150)는 제1 절연 필러 셀(10)의 제2 방향(Y)으로 연장되는 경계에 위치할 수 있다.
제1 절연 필러 셀(10)은 제1 방향(X)으로 원-피치 차원(one-pitch dimension)을 가질 수 있다. 원-피치 차원(one-pitch dimension)은 1CPP(contacted poly pitch)일 수 있다. 즉, 제1 절연 필러 셀(10)이 제2 방향(Y)으로 연장되는 제1 필러 셀 경계와, 제2 필러 셀 경계를 가질 때, 제1 절연 필러 셀(10)는 제1 필러 셀 경계에서 제2 필러 셀 경계까지 원-피치 차원에 걸쳐 있을 수 있다.
제1 표준 셀(20)은 제1 절연 필러 셀(10)과 경계를 이룰 수 있다. 제1 절연 필러 셀(10)은 제1 절연 필러 셀(10)에 포함된 절연 게이트(150) 중 하나에서 제1 표준 셀(20)과 경계를 이룰 수 있다. 인접하는 제1 표준 셀(20)과 제1 절연 필러 셀(10)은 공통 경계에서 절연 게이트(150)를 공유할 수 있다. 제1 표준 셀(20)은 제1 절연 필러 셀(10)과는 다른 경계에 위치하는 절연 게이트(150)를 더 포함할 수 있다. 제1 표준 셀(20)은 제1 표준 셀(20)의 경계에 위치하는 절연 게이트(150) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다. 도 1에서, 제1 표준 셀(20)은 5CPP의 폭을 가질 수 있다.
제2 표준 셀(22)은 제1 절연 필러 셀(10)과 경계를 이룰 수 있다. 제1 절연 필러 셀(10)은 제1 절연 필러 셀(10)에 포함된 절연 게이트(150) 중 하나에서 제2 표준 셀(22)과 경계를 이룰 수 있다. 인접하는 제2 표준 셀(22)과 제1 절연 필러 셀(10)은 공통 경계에서 절연 게이트(150)를 공유할 수 있다. 제2 표준 셀(22)은 제1 절연 필러 셀(10)과는 다른 경계에 위치하는 절연 게이트(150)를 더 포함할 수 있다. 제2 표준 셀(22)은 제2 표준 셀(22)의 경계에 위치하는 절연 게이트(150) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다. 도 1에서, 제2 표준 셀(22)은 5CPP의 폭을 가질 수 있다.
제1 표준 셀(20)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 더 포함할 수 있다. 제1 표준 셀(20)에 포함된 게이트 스택(120)은 제1 활성 영역(112) 및 제2 활성 영역(114)과 교차할 수 있다. 제1 표준 셀(20)은 집적된 제1 p형 트랜지스터(132)와, 제1 n형 트랜지스터(134)를 포함할 수 있다. 제1 p형 트랜지스터(132)는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성되고, 제1 n형 트랜지스터(134)는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성될 수 있다. 예를 들어, 제1 p형 트랜지스터(132)는 게이트 전극(122)와, 채널 영역인 제1 나노 시트(112NS)와, 소오스/드레인 영역인 반도체 패턴(130)을 포함할 수 있다.
제2 표준 셀(22)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 더 포함할 수 있다. 제2 표준 셀(22)에 포함된 게이트 스택(120)은 제1 활성 영역(112) 및 제2 활성 영역(114)과 교차할 수 있다. 제2 표준 셀(22)은 집적된 제2 p형 트랜지스터(136)와, 제2 n형 트랜지스터(138)를 포함할 수 있다. 제2 p형 트랜지스터(136)는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성되고, 제2 n형 트랜지스터(138)는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성될 수 있다. 예를 들어, 제2 p형 트랜지스터(136)는 게이트 전극(122)와, 채널 영역인 제1 나노 시트(112NS)와, 소오스/드레인 영역인 반도체 패턴(130)을 포함할 수 있다.
제1 p형 트랜지스터(132)와 제2 p형 트랜지스터(136)는 제1 활성 영역(112) 상에 형성되고, 제1 n형 트랜지스터(134)와 제2 n형 트랜지스터(138)는 제2 활성 영역(114) 상에 형성된다.
제1 표준 셀(20)과 제2 표준 셀(22) 사이에 배치된 제1 절연 필러 셀(10)은 두 개의 절연 게이트(150)를 포함하고 있다. 각각의 절연 게이트(150)는 제1 활성 영역(112) 및 제2 활성 영역(114)의 적어도 일부를 분리하므로, 제1 활성 영역(112) 및 제2 활성 영역(114)은 각각 제1 방향(X)으로 적어도 3 부분으로 구분될 수 있다. 제1 절연 필러 셀(10)에 포함된 두 개의 절연 게이트(150) 사이에, 반도체 패턴(130)이 배치될 수 있다. 제1 절연 필러 셀(10)에서, 반도체 패턴(130)은 절연 게이트(150) 사이의 제1 활성 영역(112) 및 제2 활성 영역(114)에 배치될 수 있다.
제1 표준 셀(20)과 제2 표준 셀(22)과, 제1 절연 필러 셀(10)은 셀 게이트 절단 패턴(160)을 더 포함할 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장되는 제1 표준 셀(20)의 경계, 제1 절연 필러 셀(10)의 경계 및 제2 표준 셀(22)의 경계를 따라 연장될 수 있다. 셀 게이트 절단 패턴(160)는 제1 표준 셀(20)에 포함된 게이트 스택(120)과, 제2 표준 셀(22)에 포함된 게이트 스택(120)과, 제1 절연 필러 셀(10)에 포함된 절연 게이트(150)와 접촉할 수 있다.
도 5a 내지 7b에서, 몇몇 실시예들에 따른 집적 회로는 소오스/드레인 컨택(170, 170_1, 170_2)과, 게이트 컨택(175)을 포함할 수 있다.
소오스/드레인 컨택(170, 170_1, 170_2)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치될 수 있다. 소오스/드레인 컨택(170, 170_1, 170_2)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 형성된 반도체 패턴(130)과 연결될 수 있다. 소오스/드레인 컨택(170, 170_1, 170_2)은 노말 소오스/드레인 컨택(170)과, 연장된 소오스/드레인 컨택(170_1)과, 필러 소오스/드레인 컨택(170_2)를 포함할 수 있다. 노말 소오스/드레인 컨택(170)은 전체적으로 제1 활성 영역(112) 또는 제2 활성 영역(114)과 중첩될 수 있다. 연장된 소오스/드레인 컨택(170_1)의 일부는 셀 분리막(106) 및 셀 게이트 절단 패턴(160) 상으로 연장될 수 있다. 연장된 소오스/드레인 컨택(170_1)은 이 후에 설명되는 파워 레일(도 8의 195_1, 195_2)와 연결될 수 있다. 필러 소오스/드레인 컨택(170_2)은 제1 절연 필러 셀(10)의 절연 게이트(150) 사이에 배치될 수 있다. 필러 소오스/드레인 컨택(170_2)은 필러 소오스/드레인 컨택(170_2)보다 높은 레벨에 형성되는 배선층과 전기적으로 연결되지 않을 수 있다.
게이트 컨택(175)은 게이트 스택(120) 상에 형성되고, 절연 게이트(150) 상에 형성되지 않는다. 게이트 컨택(175)은 게이트 스택(120)과 연결될 수 있다. 예를 들어, 게이트 컨택(175)은 게이트 스택(120)의 게이트 전극(122)과 전기적으로 연결될 수 있다.
게이트 컨택(175)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치될 수 있다. 또한, 게이트 컨택(175)은 활성 영역 분리막(105) 상에도 형성될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 게이트 컨택들(175) 중 적어도 하나는 제1 활성 영역(112) 및 제2 활성 영역(114) 중 하나와 중첩되는 위치에 배치될 수 있다.
제1 표준 셀(20) 및 제2 표준 셀(22)은 각각 노말 소오스/드레인 컨택(170)과, 연장된 소오스/드레인 컨택(170_1)과, 게이트 컨택(175)을 더 포함할 수 있다.
도 5a, 6a 및 도 6b에서, 제1 절연 필러 셀(10)는 필러 소오스/드레인 컨택(170_2)을 포함할 수 있다. 도 5b 및 도 6c에서, 제1 절연 필러 셀(10)은 필러 소오스/드레인 컨택(170_2)을 포함하지 않는다.
도 6a에서, 필러 소오스/드레인 컨택(170_2)는 컨택 배리어막(170a)과, 컨택 필링막(170b)을 포함할 수 있다. 컨택 필링막(170b)는 컨택 배리어막(170a)에 의해 정의된 트렌치를 채울 수 있다. 반면, 도 6b에서, 컨택 배리어막(170a)은 반도체 패턴(130)과 컨택 필링막(170b) 사이에만 형성되고, 층간 절연막(190)과 컨택 필링막(170b) 사이에는 형성되지 않을 수 있다. 노말 소오스/드레인 컨택(170)과, 연장된 소오스/드레인 컨택(170_1)도 도 6a 및 도 6b와 같은 형상을 보일 수 있다. 이 후의 도면에서는, 컨택 배리어막(170a)과, 컨택 필링막(170b)을 구분하지 않고, 하나의 막으로 도시한다.
도 7a 및 도 7b는 소오스/드레인 컨택(170, 170_1)의 예시적인 단면을 나타낸다. 도 7a 및 도 7b는 제2 방향(Y)을 따라 절단한 단면도일 수 있다. 게이트 컨택(175)이 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치됨에 따라, 게이트 컨택(175)과, 소오스/드레인 컨택(170, 170_1) 사이의 단락 마진(short margin)이 고려되야 한다. 즉, 게이트 컨택(175)이 소오스/드레인 컨택(170, 170_1) 주변에 위치하느냐에 따라, 소오스/드레인 컨택(170, 170_1)의 단면은 L자 형상(도 7a)을 갖거나, 180도 회전된 T자 형상(도 7b)을 가질 수 있다. 주변에 게이트 컨택(175)이 배치되지 않을 경우, 소오스/드레인 컨택(170, 170_1)은 도 6a 및 도 6b와 같은 단면을 가질 수도 있다.
도 8 내지 도 10b에서, 몇몇 실시예들에 따른 집적 회로는 소오스/드레인 비아(180, 180_1)와, 게이트 비아(185)와, 배선 패턴(195)과, 파워 레일(195_1, 195_2)을 포함할 수 있다. 제1 표준 셀(20)과 제2 표준 셀(22)은 각각 소오스/드레인 비아(180, 180_1)와, 게이트 비아(185)와, 배선 패턴(195)과, 파워 레일(195_1, 195_2)을 포함할 수 있다.
게이트 비아(185)는 게이트 컨택(175) 상에 형성될 수 있다. 게이트 비아(185)는 게이트 컨택(175)과 배선 패턴(195)를 연결시킬 수 있다. 소오스/드레인 비아(180, 180_1)는 소오스/드레인 컨택(170, 170_1) 상에 형성될 수 있다. 소오스/드레인 비아(180, 180_1)는 소오스/드레인 컨택(170, 170_1)의 적어도 일부와 연결될 수 있다. 소오스/드레인 비아(180, 180_1)는 노말 소오스/드레인 컨택(170)과 배선 패턴(195)을 연결하는 노말 비아(180)과, 연장된 소오스/드레인 컨택(170_1)과 파워 레일(195_1, 195_2)를 연결하는 파워 레일 비아(180_1)를 포함할 수 있다. 파워 레일 비아(180_1)는 연장된 소오스/드레인 컨택(170_1)보다 제2 방향(Y)으로 더 연장될 수 있다.
배선 패턴(195)과, 파워 레일(195_1, 195_2)은 제1 방향(X)으로 연장될 수 있다. 파워 레일(195_1, 195_2)은 제1 전압이 공급되는 상부 파워 레일(195_1)과, 제2 전압이 공급되는 하부 파워 레일(195_2)을 포함할 수 있다. 상부 파워 레일(195_1)은 p형 트랜지스터에 전원을 공급하고, 하부 파워 레일(195_2)은 n형 트랜지스터에 전원을 공급할 수 있다.
게이트 컨택(175)과 배선 패턴(195)을 연결하는 구조와, 소오스/드레인 컨택(170, 170_1)과 배선 패턴(195) 및 파워 레일(195_1, 195_2)는 도 9와 같은 구조를 갖지 않을 수도 있다.
도 10a에서, 소오스/드레인 비아(180, 180_1)와, 소오스/드레인 컨택(170, 170_1) 사이에 미들 컨택(176)이 더 개재될 수 있다. 게이트 비아(185), 게이트 컨택(175) 사이에도 미들 컨택(176)이 더 개재될 수 있다. 배선 패턴(195)과 게이트 비아(185)는 통합 구조를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 배선 패턴(195)과 게이트 비아(185)은 배리어막에 의해 구분될 수 있다.
도 10b에서, 소오스/드레인 비아(180, 180_1) 없이, 소오스/드레인 컨택(170, 170_1)은 배선 패턴(195) 및 파워 레일(195_1, 195_2)와 연결될 수 있다. 게이트 비아(185) 없이, 게이트 컨택(175)은 배선 패턴(195)와 연결될 수 있다.
도 11은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 이 후의 설명 및 도면에서는 게이트 스택(120)과, 절연 게이트(150)와, 제1 활성 영역(112), 제2 활성 영역(114)과, 셀 게이트 절단 패턴(160)만을 가지고 설명한다. 또한, 도 1 내지 도 10b를 이용하여 설명한 것과 중복되는 내용은 간략히 하거나 생략한다.
도 11을 참고하면, 몇몇 실시예들에 따른 집적 회로는 제1 절연 필러 셀(10)과, 제2 절연 필러 셀(12)과, 제3 표준 셀(24)과, 제4 표준 셀(26)과, 제5 표준 셀(28)과, 제6 표준 셀(30)을 포함할 수 있다.
제1 절연 필러 셀(10) 및 제2 절연 필러 셀(12)은 제1 방향(X)으로 1CPP의 폭을 가질 수 있다. 제3 표준 셀(24)과, 제4 표준 셀(26)과, 제5 표준 셀(28)은 제1 방향(X)으로 3CPP의 폭을 가질 수 있다. 제6 표준 셀(30)은 제1 방향(X)으로 2CPP의 폭을 가질 수 있다. 제1 절연 필러 셀(10)과, 제2 절연 필러 셀(12)과, 제3 표준 셀(24)과, 제5 표준 셀(28)과, 제6 표준 셀(30)은 제2 방향(Y)으로 B의 높이를 가질 때, 제4 표준 셀(26)은 2B의 높이를 가질 수 있다.
제1 절연 필러 셀(10)과, 제2 절연 필러 셀(12)과, 제3 표준 셀(24)과, 제4 표준 셀(26)과, 제5 표준 셀(28)과, 제6 표준 셀(30)은 각각 경계 상에 위치하는 절연 게이트(150)를 포함할 수 있다.
각각의 제1 절연 필러 셀(10) 및 제2 절연 필러 셀(12)은 두 개의 절연 게이트(150)를 포함한다. 제3 표준 셀(24)은 제1 절연 필러 셀(10)과, 제2 절연 필러 셀(12) 사이에 배치될 수 있다. 제3 표준 셀(24)는 제1 절연 필러 셀(10) 및 제2 절연 필러 셀(12)과 제1 방향(X)으로 인접할 수 있다. 제3 표준 셀(24)은 제1 절연 필러 셀(10)의 하나의 절연 게이트(150)에서 제1 절연 필러 셀(10)과 경계를 이루고, 제2 절연 필러 셀(12)의 하나의 절연 게이트(150)에서 제2 절연 필러 셀(12)과 경계를 이룰 수 있다.
제6 표준 셀(30)은 제1 절연 필러 셀(10)과 제2 방향(Y)으로 인접할 수 있다. 제5 표준 셀(28)는 제6 표준 셀(30)과 제1 방향(X)으로 인접할 수 있다. 제5 표준 셀(28)은 제2 절연 필러 셀(12)과 제2 방향(Y)으로 인접할 수 있다. 제5 표준 셀(28)은 제6 표준 셀(30)과 경계를 이룰 수 있다. 제5 표준 셀(28) 및 제6 표준 셀(30) 사이의 경계에는, 절연 게이트(150)가 위치할 수 있다. 즉, 제5 표준 셀(28) 및 제6 표준 셀(30)은 공통 경계에서 절연 게이트(150)를 공유할 수 있다.
제6 표준 셀(30)에 포함된 게이트 스택(120)은 제3 표준 셀(24)과 경계를 이루는 제1 절연 필러 셀(10)의 절연 게이트(150)와 제2 방향(Y)을 따라 정렬될 수 있다. 제5 표준 셀(28)에 포함된 게이트 스택(120)은 제3 표준 셀(24)과 경계를 이루는 제2 절연 필러 셀(12)의 절연 게이트(150)와 제2 방향(Y)을 따라 정렬될 수 있다.
셀 게이트 절단 패턴(160)은 제3 표준 셀(24) 및 제5 표준 셀(28) 사이와, 제3 표준 셀(24) 및 제6 표준 셀(30) 사이에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제1 절연 필러 셀(10)과, 제2 절연 필러 셀(12)과, 제3 표준 셀(24)과, 제5 표준 셀(28)과, 제6 표준 셀(30)에 포함된 절연 게이트(150) 및/또는 게이트 스택(120)과 접촉할 수 있다. 예를 들어, 제1 절연 필러 셀(10)은 제6 표준 셀(30)과 경계를 이룰 수 있다. 제1 절연 필러 셀(10)은 셀 게이트 절단 패턴(160)에서 제6 표준 셀(30)과 경계를 이룰 수 있다.
제4 표준 셀(26)은 제1 절연 필러 셀(10)의 절연 게이트(150)에서 제1 절연 필러 셀(10)과 경계를 이룰 수 있다. 또한, 제4 표준 셀(26)은 제6 표준 셀(30)과 경계를 이룰 수 있다. 제4 표준 셀(26)과, 제6 표준 셀(30) 사이의 경계에는, 제4 표준 셀(26)에 포함된 절연 게이트(150)가 위치할 수 있다. 제1 절연 필러 셀(10)과 제4 표준 셀(26) 사이의 경계에 위치한 절연 게이트(150)는 제4 표준 셀(26)과 제6 표준 셀(30) 사이의 경계에 위치한 절연 게이트(150)와 제2 방향(Y)으로 이격될 수 있다. 제1 절연 필러 셀(10)과 제4 표준 셀(26) 사이의 경계에 위치한 절연 게이트(150)는 제4 표준 셀(26)과 제6 표준 셀(30) 사이의 경계에 위치한 절연 게이트(150)와 제2 방향(Y)으로 정렬될 수 있다. 제1 절연 필러 셀(10)과 제4 표준 셀(26) 사이의 경계에 위치한 절연 게이트(150)는 셀 게이트 절단 패턴(160)에 의해, 제4 표준 셀(26)과 제6 표준 셀(30) 사이의 경계에 위치한 절연 게이트(150)와 분리될 수 있다.
제4 표준 셀(26)은 제1 절연 필러 셀(10) 및 제6 표준 셀(30)과 경계를 이루므로, 제4 표준 셀(26)의 제2 방향(Y)으로의 높이는 제1 절연 필러 셀(10)의 제2 방향(Y)으로의 높이와, 제6 표준 셀(30)의 제2 방향(Y)으로의 높이의 합과 같을 수 있다.
덧붙여, 제1 절연 필러 셀(10)의 제1 방향(X)으로의 폭과, 제3 표준 셀(24)의 제1 방향(X)으로의 폭과, 제2 절연 필러 셀(12)의 제1 방향(X)으로의 폭의 합은 제5 표준 셀(28)의 제1 방향(X)으로의 폭 및 제6 표준 셀(30)의 제1 방향(X)으로의 폭의 합과 같을 수 있다. 즉, 1CPP의 폭을 갖는 절연 필러 셀(10, 12)를 적절히 사용함으로써, 집적 회로 레이아웃의 밀집도를 향상시킬 수 있다.
제3 표준 셀(24) 및 제5 표준 셀(28) 사이와, 제3 표준 셀(24) 및 제6 표준 셀(30) 사이에 배치된 셀 게이트 절단 패턴(160)은 제4 표준 셀(26) 내부로 연장되지 않을 수 있다.
제3 표준 셀(24)과, 제4 표준 셀(26)과, 제5 표준 셀(28)과, 제6 표준 셀(30)은 각각 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 형성된 p형 트랜지스터 및 n형 트랜지스터를 포함한다.
상술한 제3 표준 셀(24)과, 제4 표준 셀(26)과, 제5 표준 셀(28)과, 제6 표준 셀(30)이 갖는 제1 방향(X)으로의 폭 및 제2 방향(Y)으로의 높이는 예시적인 것이므로, 이에 제한되는 것은 아니다. 상술할 것과 다른 제1 방향(X)으로의 폭과, 제2 방향(Y)으로의 높이를 갖는 표준 셀들과 절연 필러 셀을 조합하여, 집적 회로 레이아웃이 정사각형 또는 직사각형의 모양을 갖도록 할 수 있음은 물론이다.
도 12는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 도 13은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 도 14는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 이 후의 설명 및 도면에서는 게이트 스택(120)과, 절연 게이트(150)와, 제1 활성 영역(112), 제2 활성 영역(114)과, 셀 게이트 절단 패턴(160)만을 가지고 설명한다. 또한, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 내용은 간략히 하거나 생략한다.
도 12 내지 도 14를 참고하면, 몇몇 실시예들에 따른 집적 회로는 제1 절연 필러 셀(10)과, 제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)을 포함할 수 있다.
제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)은 제1 방향(X)으로 3CPP의 폭을 가질 수 있다. 제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)은 각각 경계 상에 위치하는 절연 게이트(150)를 포함할 수 있다. 또한, 제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)은 각각 2개의 게이트 스택(120)을 포함할 수 있다.
제1 절연 필러 셀(10)는 제1 방향(X)으로 인접하는 제3 표준 셀(24) 및 제7 표준 셀(32)과 경계를 이룰 수 있다. 제3 표준 셀(24) 및 제7 표준 셀(32)은 각각 제1 절연 필러 셀(10)에 포함된 절연 게이트(150)에서 제1 절연 필러 셀(10)과 경계를 이룰 수 있다.
제8 표준 셀(34)은 제1 절연 필러 셀(10)과 제2 방향(Y)으로 인접하여 배치될 수 있다. 제9 표준 셀(36)은 제1 절연 필러 셀(10)과 제2 방향(Y)으로 인접하여 배치될 수 있다. 제1 절연 필러 셀(10)은 제8 표준 셀(34)과 제9 표준 셀(36) 사이에 배치될 수 있다.
도 12에서, 제1 절연 필러 셀(10)의 절연 게이트(150)는 각각 제8 표준 셀(34)에 포함된 게이트 스택(120)과 제2 방향(Y)으로 정렬될 수 있다. 제1 절연 필러 셀(10)의 절연 게이트(150)는 각각 제9 표준 셀(36)에 포함된 게이트 스택(120)과 제2 방향(Y)으로 정렬될 수 있다.
도 13에서, 제3 표준 셀(24)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제8 표준 셀(34)의 게이트 스택(120)과 제2 방향(Y)을 따라 정렬될 수 있다. 제4 표준 셀(26)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제8 표준 셀(34)의 경계 상에 위치하는 절연 게이트(150)와 제2 방향(Y)을 따라 정렬될 수 있다. 하지만, 제1 절연 필러 셀(10)의 절연 게이트(150)는 각각 제9 표준 셀(36)에 포함된 게이트 스택(120)과 제2 방향(Y)으로 정렬될 수 있다.
도 14에서, 제3 표준 셀(24)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제8 표준 셀(34)의 게이트 스택(120)과 제2 방향(Y)을 따라 정렬될 수 있다. 제4 표준 셀(26)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제8 표준 셀(34)의 경계 상에 위치하는 절연 게이트(150)와 제2 방향(Y)을 따라 정렬될 수 있다. 제3 표준 셀(24)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제9 표준 셀(36)의 경계 상에 위치하는 절연 게이트(150)와 제2 방향(Y)을 따라 정렬될 수 있다. 제4 표준 셀(26)과 경계에 위치하는 제1 절연 필러 셀(10)의 절연 게이트(150)는 제9 표준 셀(36)의 게이트 스택(120)과 제2 방향(Y)을 따라 정렬될 수 있다.
제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)은 각각 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 형성된 p형 트랜지스터 및 n형 트랜지스터를 포함한다.
상술한 제3 표준 셀(24)과, 제7 표준 셀(32)과, 제8 표준 셀(34)과, 제9 표준 셀(36)이 갖는 제1 방향(X)으로의 폭은 예시적인 것이므로, 이에 제한되는 것은 아니다.
도 15 내지 도 19b는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 15는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 집적 회로의 상면도이다. 도 16은 도 15의 G - G를 따라 절단한 단면도이다. 도 17은 도 15의 H - H를 따라 절단한 단면도이다. 도 18은 도 15의 I - I를 따라 절단한 단면도이다. 도 19a 및 도 19b는 부유 게이트 절단 패턴에서 게이트 전극의 평면도를 도시한 예시적인 도면들이다. 이 후의 설명에서 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 15 내지 19b를 참고하면, 몇몇 실시예들에 따른 집적 회로는 제10 표준 셀(42)과, 제11 표준 셀(44)과, 도전성 필러 셀(40)을 포함할 수 있다.
집적 회로는 복수의 게이트 스택들(120)과, 복수의 부유(floating) 게이트 스택들(125, 125_1, 125_2)을 포함할 수 있다. 게이트 스택(120)과, 부유 게이트 스택(125, 125_1, 125_2)는 각각 제2 방향(Y)을 따라 연장될 수 있다. 게이트 스택(120)과, 부유 게이트 스택(125, 125_1, 125_2)는 제1 방향(X)으로 인접하여 배치될 수 있다. 제1 방향(X)으로 인접하여 배치되는 게이트 스택(120)과, 부유 게이트 스택(125, 125_1, 125_2)은 1CPP만큼 이격될 수 있다.
부유 게이트 스택(125, 125_1, 125_2)는 게이트 스택(120)과 동일한 적층 구조를 가질 수 있다. 부유 게이트 스택(125, 125_1, 125_2)은 게이트 전극(도 2의 122), 게이트 절연막(도 2의 124), 게이트 스페이서(도 2의 126) 및 게이트 캡핑막(128)을 포함할 수 있다.
부유 게이트 스택(125, 125_1, 125_2)은 제1 활성 영역(112) 및 제2 활성 영역(114)에 걸쳐 배치될 수 있다. 부유 게이트 스택(125, 125_1, 125_2)은 제1 활성 영역(112)부터 제2 활성 영역(114)까지 연장되고, 활성 영역 분리막(105)을 가로지를 수 있다. 부유 게이트 스택(125, 125_1, 125_2)의 일부는 셀 분리막(106) 상으로 연장될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 부유 게이트 스택(125, 125_1, 125_2) 중 적어도 일부는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되어, 인접하는 표준 셀 사이를 전기적으로 분리할 수 있다. 부유 게이트 스택(125, 125_1, 125_2)은 인접하는 표준 셀을 물리적으로 분리하는 것이 아니라, 전기적으로 분리할 수 있다. 부유 게이트 스택(125, 125_1, 125_2)는 게이트 스택(120)과 동일한 구조를 갖지만, 부유 게이트 스택(125, 125_1, 125_2)는 파워 레일(195_1, 195_2)와 연결되므로, 트랜지스터의 게이트로 동작하지 못한다. 부유 게이트 스택(125, 125_1, 125_2)은 표준 셀의 경계뿐만 아니라, 표준 셀의 내부에도 배치될 수 있다. 하지만, 이하에서는, 부유 게이트 스택(125, 125_1, 125_2)는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되는 것으로 설명한다.
셀 게이트 절단 패턴(160)은 셀 분리막(106) 상에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제10 표준 셀(42)의 경계, 도전성 필러 셀(40)의 경계 및 제11 표준 셀(44)의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 제2 방향(Y)으로 이격된 셀 게이트 절단 패턴(160) 사이에, 게이트 스택(120)과, 부유 게이트 스택(125, 125_1, 125_2)가 배치될 수 있다. 셀 게이트 절단 패턴(160)은 셀의 경계에서 게이트 스택(120) 또는 부유 게이트 스택(125, 125_1, 125_2)을 잘라줄 수 있다. 셀 게이트 절단 패턴(160)은 게이트 스택(120) 및 부유 게이트 스택(125, 125_1, 125_2)와 접촉할 수 있다.
부유 게이트 절단 패턴(165)는 활성 영역 분리막(105) 상에 배치될 수 있다. 부유 게이트 절단 패턴(165)은 부유 게이트 스택(125, 125_1, 125_2)을 두 부분으로 절단할 수 있다. 부유 게이트 절단 패턴(165)에 의해 분리된 부유 게이트 스택(125, 125_1, 125_2)의 두 부분은 전기적으로 절연되어 있다. 부유 게이트 절단 패턴(165)은 두 부분으로 분리된 부유 게이트 스택(125, 125_1, 125_2)과 접촉한다. 부유 게이트 절단 패턴(165)은 예를 들어, 절연 물질을 포함할 수 있다. 제조 공정시, 부유 게이트 절단 패턴(165)은 셀 게이트 절단 패턴(160)과 동일한 제조 과정에서 형성될 수 있지만, 이에 제한되는 것은 아니다.
도전성 필러 셀(40)은 제10 표준 셀(42)과, 제11 표준 셀(44) 사이에 배치될 수 있다. 제10 표준 셀(42)과 제11 표준 셀(44)은 도전성 필러 셀(40)을 사이에 두고, 제1 방향(X)으로 인접하여 배치될 수 있다. 도전성 필러 셀(40)과 제10 표준 셀(42) 사이의 경계는 제2 방향(Y)으로 연장되고, 도전성 필러 셀(40)과 제11 표준 셀(44) 사이의 경계는 제2 방향(Y)으로 연장된다.
도전성 필러 셀(40)은 제1 활성 영역(112)과, 제2 활성 영역(114)을 가로 지르고, 제1 방향(X)으로 인접하는 제1 부유 게이트 스택(125_1)과, 제2 부유 게이트 스택(125_2)를 포함할 수 있다. 제1 부유 게이트 스택(125_1)과, 제2 부유 게이트 스택(125_2)은 각각 도전성 필러 셀(40)의 제2 방향(Y)으로 연장되는 경계에 위치할 수 있다. 도전성 필러 셀(40)은 제1 방향(X)으로 원-피치 차원(one-pitch dimension)을 가질 수 있다.
도전성 필러 셀(40)은 활성 영역 분리막(105) 상에 배치되는 부유 게이트 절단 패턴(165)을 더 포함할 수 있다. 제1 부유 게이트 스택(125_1)은 부유 게이트 절단 패턴(165)에 의해 분리된 제1 상부 부유 게이트 스택(125_1U)와, 제1 하부 부유 게이트 스택(125_1L)을 포함한다. 제2 부유 게이트 스택(125_2)은 부유 게이트 절단 패턴(165)에 의해 분리된 제2 상부 부유 게이트 스택(125_2U)와, 제2 하부 부유 게이트 스택(125_2L)을 포함한다.
도전성 필러 셀(40)은 제1 부유 컨택(201, 202)와, 제2 부유 컨택(203, 204)을 더 포함할 수 있다. 제1 부유 컨택(201, 202)은 제1 부유 게이트 스택(125_1)을 파워 레일(195_1, 195_2)에 연결한다. 제2 부유 컨택(203, 204)은 제2 부유 게이트 스택(125_2)을 파워 레일(195_1, 195_2)에 연결한다. 제1 부유 컨택(201, 202)은 제1 상부 부유 컨택(201)과, 제1 하부 부유 컨택(202)을 포함한다. 제2 부유 컨택(203, 204)은 제2 상부 부유 컨택(203)과, 제2 하부 부유 컨택(204)을 포함한다. 제1 상부 부유 컨택(201)은 제1 상부 부유 게이트 스택(125_1U)을 상부 파워 레일(195_1)에 연결한다. 제1 하부 부유 컨택(202)은 제1 하부 부유 게이트 스택(125_1L)을 하부 파워 레일(195_2)에 연결한다. 제2 상부 부유 컨택(203)은 제2 상부 부유 게이트 스택(125_2U)을 상부 파워 레일(195_1)에 연결한다. 제2 하부 부유 컨택(204)은 제2 하부 부유 게이트 스택(125_2L)을 하부 파워 레일(195_2)에 연결한다.
몇몇 실시예들에 따른 집적 회로에서, 제1 부유 게이트 스택(125_1)과, 제2 부유 게이트 스택(125_2)에 포함된 게이트 절연막(124)은 부유 게이트 절단 패턴(165)의 측벽을 따라 연장되지 않는다.
제1 부유 컨택(201, 202)와, 제2 부유 컨택(203, 204)은 셀 분리막(106)과 중첩되는 위치에 배치될 수 있다. 제1 부유 컨택(201, 202)와, 제2 부유 컨택(203, 204)은 셀 내부에 배치되는 것이 아니라, 셀의 경계에 위치할 수 있다. 이를 통해, 파워 레일(195_1, 195_2)와 부유 게이트 스택(125_1, 125_2) 사이를 연결하는 라우팅 배선을 단순화할 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 집적회로에서, 파워 레일(195_1, 195_2)와 부유 게이트 스택(125_1, 125_2) 사이의 연결은 소오스/드레인 컨택(도 5의 170, 170_1)을 경유하지 않는다.
몇몇 실시예들에 따른 집적 회로에서, 제1 부유 컨택(201, 202)와, 제2 부유 컨택(203, 204)은 각각 컨택부(201_1, 202_1, 203_1, 204_1)과, 비아부(201_2, 202_2, 203_2, 204_2)를 포함할 수 있다. 컨택부(201_1, 202_1, 203_1, 204_1)는 도 5의 게이트 컨택(175)과 유사할 수 있다. 비아부(201_2, 202_2, 203_2, 204_2)는 도 8의 게이트 비아(185)와 유사할 수 있다.
제10 표준 셀(42)은 도전성 필러 셀(40)과 경계를 이룰 수 있다. 도전성 필러 셀(40)은 제1 부유 게이트 스택(125_1)에서 제10 표준 셀(42)과 경계를 이룰 수 있다. 제10 표준 셀(42)은 도전성 필러 셀(40)과는 다른 경계에 위치하는 제3 부유 게이트 스택(125)를 포함할 수 있다. 제10 표준 셀(42)의 경계에는 부유 게이트 스택(125, 125_1)이 위치할 수 있다. 제10 표준 셀(42)은 제10 표준 셀(42)의 경계에 위치하는 부유 게이트 스택(125, 125_1) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다.
제11 표준 셀(44)은 도전성 필러 셀(40)과 경계를 이룰 수 있다. 도전성 필러 셀(40)은 제2 부유 게이트 스택(125_2)에서 제11 표준 셀(44)과 경계를 이룰 수 있다. 제11 표준 셀(44)은 도전성 필러 셀(40)과는 다른 경계에 위치하는 제3 부유 게이트 스택(125)를 포함할 수 있다. 제11 표준 셀(44)의 경계에는 부유 게이트 스택(125, 125_2)이 위치할 수 있다. 제11 표준 셀(44)은 제11 표준 셀(44)의 경계에 위치하는 부유 게이트 스택(125, 125_2) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다.
제10 표준 셀(42) 및 제11 표준 셀(44)의 경계에 위치한 제3 부유 게이트 스택(125)은 부유 게이트 절단 패턴(165)에 의해 두 부분으로 분리될 수 있다. 또한, 제3 부유 게이트 스택(125)도 부유 컨택을 통해 파워 레일(195_1, 195_2)에 연결될 수 있다.
제10 표준 셀(42) 및 제11 표준 셀(44)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 더 포함할 수 있다. 제10 표준 셀(42) 및 제11 표준 셀(44)은 각각 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 형성된 p형 트랜지스터와, n형 트랜지스터를 포함할 수 있다.
제10 표준 셀(42)과 제11 표준 셀(44)과, 도전성 필러 셀(40)은 셀 게이트 절단 패턴(160)을 더 포함할 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장되는 제10 표준 셀(42)의 경계, 도전성 필러 셀(40)의 경계 및 제11 표준 셀(42)의 경계를 따라 연장될 수 있다. 셀 게이트 절단 패턴(160)은 제10 표준 셀(42)에 포함된 게이트 스택(120)과, 제11 표준 셀(42)에 포함된 게이트 스택(120)과, 제1 및 제2 부유 게이트 스택(125_1, 125_2)와 접촉할 수 있다.
몇몇 실시예들에 따른 집적 회로에서, 셀 게이트 절단 패턴(160)은 "I"자 형태의 선형 모양을 가질 수 있다.
도 19a에서, 평면도에서, 부유 게이트 절단 패턴(165)과 마주하는 제1 상부 부유 게이트 스택(125_1U)의 게이트 전극(122)과, 제1 하부 부유 게이트 스택(125_1L)의 게이트 전극(122)은 오목한 모양을 가질 수 있다. 제2 상부 부유 게이트 스택(125_2U)의 게이트 전극(122)과, 제2 하부 부유 게이트 스택(125_2L)의 게이트 전극(122)도 동일할 수 있다.
도 19b에서, 평면도에서, 부유 게이트 절단 패턴(165)과 마주하는 제1 상부 부유 게이트 스택(125_1U)의 게이트 전극(122)과, 제1 하부 부유 게이트 스택(125_1L)의 게이트 전극(122)은 평평한 모양을 가질 수 있다. 제2 상부 부유 게이트 스택(125_2U)의 게이트 전극(122)과, 제2 하부 부유 게이트 스택(125_2L)의 게이트 전극(122)도 동일할 수 있다.
도 20 내지 도 24는 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면이다. 설명의 편의상, 도 15 내지 도 19b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 20은 도 15의 H - H를 따라 절단한 단면도이다. 도 21 및 도 22는 제1 상부 부유 컨택(201)와, 제2 상부 부유 컨택(203) 사이의 관계를 설명하는 도면이다. 도 23 및 도 24는 제1 부유 컨택(201, 202)의 다른 구조를 설명하는 도면들이다.
도 20을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 제1 부유 게이트 스택(125_1)에 포함된 게이트 절연막(124)은 부유 게이트 절단 패턴(165)의 측벽을 따라 연장될 수 있다.
제2 부유 게이트 스택(125_2)에 포함된 게이트 절연막(124)도 도 20과 같이 부유 게이트 절단 패턴의 측벽을 따라 연장될 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 제1 상부 부유 컨택의 비아부(201_2)와, 제2 상부 부유 컨택의 비아부(203_2)는 서로 접촉하여 하나의 도전 패턴일 수 있다.
마찬 가지로, 제1 하부 부유 컨택의 비아부(202_2)와, 제2 하부 부유 컨택의 비아부(204_2)도 서로 연결된 하나의 도전 패턴일 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 제1 상부 부유 컨택의 컨택부(201_1)와, 제2 상부 부유 컨택의 컨택부(203_1)는 서로 접촉하여 하나의 도전 패턴일 수 있다.
마찬 가지로, 제1 하부 부유 컨택의 컨택부(202_1)와, 제2 하부 부유 컨택의 컨택부(204_1)도 서로 연결된 하나의 도전 패턴일 수 있다.
도 23을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 제1 상부 부유 컨택(201)과, 제1 하부 부유 컨택(202)은 각각 연결 컨택부(201_3, 202_3)을 더 포함할 수 있다.
연결 컨택부(201_3, 202_3)는 도 10a의 미들 컨택(176)과 유사할 수 있다. 제2 상부 부유 컨택(203)과, 제2 하부 부유 컨택(204)도 연결 컨택부를 더 포함할 수 있다.
도 24를 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 파워 레일(195_1, 195_2)는 비아부(201_2, 202_2, 203_2, 204_2) 없이 컨택부(201_1, 202_1, 203_1, 204_1)와 연결될 수 있다.
도 25 및 도 26은 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 설명의 편의상, 도 15 내지 도 19b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25 및 도 26을 참고하면, 몇몇 실시예들에 따른 집적 회로에서, 부유 게이트 스택(125, 125_1, 125_2)은 게이트 스택(120)보다 제2 방향(Y)으로 더 돌출되어 있다.
부유 게이트 스택(125, 125_1, 125_2)은 게이트 스택(120)보다 제2 방향(Y)으로의 길이가 더 클 수 있다.
도 25에서, 셀 게이트 절단 패턴(160)은 게이트 스택(120)을 향해 돌출된 부분을 포함할 수 있다. 제1 방향(X)을 따라 연장되는 셀 게이트 절단 패턴(160)의 제1 측벽은 요철을 가질 수 있다.
다만, 셀 게이트 절단 패턴(160)의 제1 측벽에 대향되는 제2 측벽은 요철을 갖지 않고, 평평할 수 있다.
도 26에서, 셀 게이트 절단 패턴(160)은 아령 모양의 형태가 반복되는 형상을 가질 수 있다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 설명의 편의상, 도 15 내지 도 19b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 27 및 도 28을 참고하면, 몇몇 실시예들에 따른 집적 회로는 제12 표준 셀(46)을 더 포함할 수 있다.
제12 표준 셀(46)은 도전성 필러 셀(40)과 제2 방향(Y)으로 인접할 수 있다. 제12 표준 셀(46)은 제3 부유 게이트 스택(125)와, 게이트 스택(120)을 포함할 수 있다.
제1 하부 부유 컨택(202)은 제12 표준 셀(46)에 포함된 게이트 스택(120)과 연결될 수 있다. 제2 하부 부유 컨택(204)는 제12 표준 셀(46)에 포함된 게이트 스택(120)과 연결될 수 있다.
도 27에서, 제12 표준 셀(46)에 포함된 게이트 스택(120)은 셀 게이트 절단 패턴(160)과 접촉할 수 있다.
도 28에서, 제12 표준 셀(46)에 포함된 게이트 스택(120)은 셀 게이트 절단 패턴(160)과 접촉하지 않는다. 제12 표준 셀(46)에 포함된 게이트 스택(120)은 제1 및 제2 부유 게이트 스택(125_1, 125_2)과 접촉할 수 있다.
도 29 및 도 30은 몇몇 실시예들에 따른 집적 회로 레이아웃을 설계하는 방법에 관한 도면들이다.
도 29를 참고하면, 제1 방향(X)으로 1CPP 만큼 이격된 제1 셀(CELL1)과, 제2 셀(CELL2)을 배치시킨다.
각각의 제1 셀(CELL1) 및 제2 셀(CELL2)은 제1 방향(X)으로 이격되는 노말 게이트(NG)와 더미 게이트(DG)를 포함한다. 각각의 제1 셀(CELL1) 및 제2 셀(CELL2)은 제2 방향(Y)으로 이격된 제1 프리 활성 영역(ACT1)과, 제2 프리 활성 영역(ACT2)를 포함할 수 있다.
각각의 제1 셀(CELL1) 및 제2 셀(CELL2)은 더미 게이트(DG)를 제거하는 게이트 제거 마스크(GRM)을 포함할 수 있다. 제1 셀(CELL1)에 포함된 게이트 제거 마스크(GRM)은 제2 셀(CELL2)에 포함된 게이트 제거 마스크(GRM)과 1CPP만큼 이격되어 있다.
각각의 제1 셀(CELL1) 및 제2 셀(CELL2)에 포함된 제1 프리 활성 영역(ACT1)과, 제2 프리 활성 영역(ACT2)은 서로 간에 연결되지 않는다.
도 30을 참고하면, 디자인 폴리싱(design polishing)을 통해, 제1 셀(CELL1) 및 제2 셀(CELL2)의 제1 프리 활성 영역(ACT1)과, 제2 프리 활성 영역(ACT2)을 연결시킬 수 있다.
또한, 게이트 제거 마스크(GRM)은 활성 영역 제거 마스크(ARM)로 대체할 수 있다. 이를 통해, 서로 분리된 SDB(single diffusion break) 마스크가 하나의 DDB(double diffusion mask)로 변경될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 12: 절연 필러 셀 40: 도전성 필러 셀
20, 22, 24, 26, 28, 30, 32, 34, 36, 42, 44, 46: 표준 셀

Claims (20)

  1. 집적된 제1 p형 트랜지스터(pFET)와, 제1 n형 트랜지스터(nFET)를 포함하는 제1 표준 셀;
    집적된 제2 p형 트랜지스터와, 제2 n형 트랜지스터를 포함하는 제2 표준 셀; 및
    상기 제1 표준 셀과 상기 제2 표준 셀 사이에 배치되고, 제1 절연 게이트와, 제2 절연 게이트를 포함하는 필러(filler) 셀을 포함하고,
    상기 필러 셀은 원-피치 차원(one-pitch dimension)을 갖고,
    상기 필러 셀은 상기 제1 절연 게이트에서 상기 제1 표준 셀과 경계를 이루고,
    상기 필러 셀은 상기 제2 절연 게이트에서 상기 제2 표준 셀과 경계를 이루고,
    상기 제1 p형 트랜지스터 및 상기 제2 p형 트랜지스터는 제1 활성 영역 상에 형성되고,
    상기 제1 n형 트랜지스터 및 상기 제2 n형 트랜지스터는 제2 활성 영역 상에 형성되고,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트는 상기 제1 활성 영역의 적어도 일부를 분리하고,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트는 상기 제2 활성 영역의 적어도 일부를 분리하는 집적 회로.
  2. 제1 항에 있어서,
    상기 제1 표준 셀은 상기 제2 표준 셀과 제1 방향으로 인접하고,
    각각의 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 방향을 따라 3 부분으로 구분되는 집적 회로.
  3. 제2 항에 있어서,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트 사이의 상기 제1 활성 영역에 배치되는 제1 필러 반도체 패턴과, 상기 제1 절연 게이트 및 상기 제2 절연 게이트 사이의 상기 제2 활성 영역에 배치되는 제2 필러 반도체 패턴을 더 포함하는 집적 회로.
  4. 제3 항에 있어서,
    상기 제1 필러 반도체 패턴 상의 제1 필러 컨택과, 상기 제1 필러 반도체 패턴 상의 제2 필러 컨택을 더 포함하고,
    상기 제1 필러 컨택 및 상기 제2 필러 컨택은 배선층과 연결되지 않는 집적 회로.
  5. 제1 항에 있어서,
    상기 제1 표준 셀은 제1 방향으로 연장되고, 상기 제1 활성 영역부터 상기 제2 활성 영역까지 연장되는 게이트 스택을 더 포함하고,
    상기 제1 활성 영역은 나노 시트를 포함하고,
    상기 게이트 스택은 상기 나노 시트를 감싸는 집적회로.
  6. 제1 항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역 사이를 가로지르는 활성 영역 분리막을 더 포함하고,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트는 상기 활성 영역 분리막 상에 배치되고,
    상기 제1 절연 게이트의 일부 및 상기 제2 절연 게이트의 일부는 상기 활성 영역 분리막 내로 만입되는 집적 회로.
  7. 제1 항에 있어서,
    상기 제1 표준 셀은 상기 제1 활성 영역부터 상기 제2 활성 영역까지 제1 방향으로 연장되는 제1 게이트 스택과, 상기 제1 게이트 스택과 연결되는 게이트 컨택을 더 포함하고,
    상기 게이트 컨택은 상기 제1 활성 영역 및 상기 제2 활성 영역 중 하나와 중첩되는 위치에 배치되는 집적 회로.
  8. 제7 항에 있어서,
    상기 제2 표준 셀은 상기 제1 활성 영역부터 상기 제2 활성 영역까지 상기 제1 방향으로 연장되는 제2 게이트 스택을 더 포함하고,
    상기 제1 절연 게이트, 상기 제2 절연 게이트, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 제1 방향과 다른 제2 방향으로 연장되는 셀 게이트 절단 패턴과 접촉하는 집적 회로.
  9. 제8 항에 있어서,
    상기 셀 게이트 절단 패턴은 상기 제1 표준 셀의 경계, 상기 필러 셀의 경계 및 상기 제2 표준 셀의 경계를 따라 연장되는 집적회로.
  10. 집적된 제1 p형 트랜지스터(pFET)와, 제1 n형 트랜지스터(nFET)를 포함하는 제1 표준 셀;
    집적된 제2 p형 트랜지스터와, 제2 n형 트랜지스터를 포함하고, 상기 제1 표준 셀과 제1 방향으로 인접하는 제2 표준 셀;
    상기 제1 표준 셀과 상기 제2 표준 셀 사이에 배치되고, 제1 절연 게이트와, 제2 절연 게이트를 포함하는 필러(filler) 셀; 및
    상기 제1 표준 셀 및 상기 필러 셀과 상기 제1 방향과 다른 제2 방향으로 인접하고, 집적된 제3 p형 트랜지스터와, 제3 n형 트랜지스터를 포함하는 제3 표준 셀을 포함하고,
    상기 필러 셀은 원-피치 차원(one-pitch dimension)을 갖고,
    상기 필러 셀은 상기 제1 절연 게이트에서 상기 제1 표준 셀과 경계를 이루고,
    상기 필러 셀은 상기 제2 절연 게이트에서 상기 제2 표준 셀과 경계를 이루고,
    상기 제1 p형 트랜지스터 및 상기 제2 p형 트랜지스터는 제1 활성 영역 상에 형성되고,
    상기 제1 n형 트랜지스터 및 상기 제2 n형 트랜지스터는 제2 활성 영역 상에 형성되고,
    상기 제3 표준 셀은 제3 표준 셀 경계 상에 제3 절연 게이트를 포함하고,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트는 상기 제1 활성 영역의 적어도 일부를 분리하고,
    상기 제1 절연 게이트 및 상기 제2 절연 게이트는 상기 제2 활성 영역의 적어도 일부를 분리하고,
    상기 제3 절연 게이트는 상기 제2 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
  11. 제10 항에 있어서,
    상기 제3 표준 셀은 상기 제3 절연 게이트에서 상기 제2 표준 셀과 경계를 이루는 집적 회로.
  12. 제11 항에 있어서,
    상기 제2 표준 셀의 상기 제2 방향으로의 높이는 상기 필러 셀의 상기 제2 방향으로의 높이와 상기 제3 표준 셀의 상기 제2 방향으로의 높이의 합인 집적 회로.
  13. 제10 항에 있어서,
    상기 제3 표준 셀은 상기 제2 방향으로 연장되는 게이트 스택을 더 포함하고,
    상기 게이트 스택은 상기 제1 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
  14. 제13 항에 있어서,
    상기 게이트 스택 및 상기 제1 절연 게이트는 상기 제1 표준 셀 및 상기 제3 표준 셀의 경계를 따라 상기 제1 방향으로 연장되는 셀 게이트 절단 패턴과 접촉하는 집적 회로.
  15. 제10 항에 있어서,
    상기 제1 표준 셀 및 상기 필러 셀과 상기 제2 방향으로 인접하고, 집적된 제4 p형 트랜지스터와, 제4 n형 트랜지스터를 포함하는 제4 표준 셀을 더 포함하고,
    상기 필러 셀은 상기 제3 표준 셀과 상기 제4 표준 셀 사이에 배치되는 집적 회로.
  16. 제15 항에 있어서,
    상기 제4 표준 셀은 제4 표준 셀 경계 상에 제4 절연 게이트와, 상기 제4 절연 게이트와 상기 원-피치 차원만큼 이격된 게이트 스택을 포함하고,
    상기 제4 절연 게이트는 상기 제1 절연 게이트와 상기 제2 방향을 따라 정렬되고,
    상기 게이트 스택은 상기 제2 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
  17. 제15 항에 있어서,
    상기 제4 표준 셀은 상기 원-피치 차원만큼 이격된 제1 게이트 스택 및 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택은 상기 제1 절연 게이트와 상기 제2 방향을 따라 정렬되고,
    상기 제2 게이트 스택은 상기 제2 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
  18. 집적된 제1 p형 트랜지스터(pFET)와, 제1 n형 트랜지스터(nFET)를 포함하는 제1 표준 셀;
    집적된 제2 p형 트랜지스터와, 제2 n형 트랜지스터를 포함하고, 상기 제1 표준 셀과 제1 방향으로 인접하는 제2 표준 셀;
    상기 제1 표준 셀과 상기 제2 표준 셀 사이에 배치되고, 제1 절연 게이트와, 제2 절연 게이트를 포함하는 필러(filler) 셀; 및
    상기 제1 표준 셀 및 상기 필러 셀과 상기 제1 방향과 다른 제2 방향으로 인접하고, 집적된 제3 p형 트랜지스터와, 제3 n형 트랜지스터를 포함하는 제3 표준 셀을 포함하고,
    상기 필러 셀은 원-피치 차원(one-pitch dimension)을 갖고,
    상기 필러 셀은 상기 제1 절연 게이트에서 상기 제1 표준 셀과 경계를 이루고,
    상기 필러 셀은 상기 제2 절연 게이트에서 상기 제2 표준 셀과 경계를 이루고,
    상기 제3 표준 셀은 상기 원-피치 차원만큼 이격된 제1 게이트 스택 및 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택은 상기 제1 절연 게이트와 상기 제2 방향을 따라 정렬되고,
    상기 제2 게이트 스택은 상기 제2 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
  19. 제18 항에 있어서,
    상기 제1 표준 셀 및 상기 필러 셀과 상기 제2 방향으로 인접하고, 집적된 제4 p형 트랜지스터와, 제4 n형 트랜지스터를 포함하는 제4 표준 셀을 더 포함하고,
    상기 필러 셀은 상기 제3 표준 셀과 상기 제4 표준 셀 사이에 배치되는 집적 회로.
  20. 제19 항에 있어서,
    상기 제4 표준 셀은 제4 표준 셀 경계 상에 제3 절연 게이트와, 상기 제3 절연 게이트와 상기 원-피치 차원만큼 이격된 제3 게이트 스택을 포함하고,
    상기 제3 절연 게이트는 상기 제1 절연 게이트와 상기 제2 방향을 따라 정렬되고,
    상기 제3 게이트 스택은 상기 제2 절연 게이트와 상기 제2 방향을 따라 정렬된 집적 회로.
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