CN115312518A - 具有对布局环境的降低的依赖性的电路布置 - Google Patents

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TSMC China Co Ltd
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Abstract

本申请涉及具有对布局环境的降低的依赖性的电路布置。集成电路包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构。集成电路还包括主电路，第一组电路和第二组电路。主电路包括与中间有源区域结构相交的至少一个边界栅极导体。第一组电路包括第一组隔离结构，该第一组隔离结构将第一组有源区域结构分隔为在第一组电路中的第一部分和在第一相邻电路中的第二部分。第二组电路包括第二组隔离结构，该第二组隔离结构将第二组有源区域结构分隔为在第二组电路中的第一部分和在第二相邻电路中的第二部分。

Description

具有对布局环境的降低的依赖性的电路布置
技术领域
本公开涉及半导体制造领域，并且更具体地涉及具有对布局环境的降低的依赖性的电路布置。
背景技术
使集成电路(IC)小型化的最新趋势已经产生了消耗较低功率但以较高速度提供功能性的较小器件。小型化过程还产生了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
发明内容
根据本公开的第一方面，提供了一种集成电路，包括：中间有源区域结构，在第一组有源区域结构和第二组有源区域结构之间，其中，所述中间有源区域结构与所述第一组有源区域结构和所述第二组有源区域结构沿着第一方向对准；主电路，包括：第一边界栅极导体，在所述中间有源区域结构的第一端处与所述中间有源区域结构相交，第二边界栅极导体，在所述中间有源区域结构的第二端处与所述中间有源区域结构相交，以及相邻栅极导体，分隔开等于所述第一边界栅极导体和所述第二边界栅极导体之间的接触多晶间距(“CPP”)的间距距离；第一组电路，包括：第一组边界栅极导体，在所述第一组有源区域结构的第一端处与所述第一组有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及第一组隔离结构，将所述第一组有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及第二组电路，包括：第二组边界栅极导体，在所述第二组有源区域结构的第一端处与所述第二组有源区域结构相交，并与所述主电路中的第二边界栅极导体分隔开一个CPP的间距距离，以及第二组隔离结构，将所述第二组有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
根据本公开的第二方面，提供了一种用于形成半导体结构的方法，包括：在绝缘体支撑件上制造有源区域半导体结构；制造与所述有源区域半导体结构相交的栅极导体；制造与所述有源区域半导体结构相交的端子导体；将所述有源区域半导体结构划分为多个有源区域半导体结构，所述多个有源区域半导体结构包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构，使得在所述中间有源区域结构的第一端处形成第一边界栅极导体，在所述中间有源区域结构的第二端处形成第二边界栅极导体，在所述第一组有源区域结构的第一端处形成第一组边界栅极导体，并且在所述第二组有源区域结构的第一端处形成第二组边界栅极导体；沉积覆盖所述中间有源区域结构、所述第一组有源区域结构、所述第二组有源区域结构和所述栅极导体的层间电介质材料；在去除第一栅极导体之后形成第一沟槽以将所述第一组有源区域结构划分为第一部分和第二部分，并且在去除第二栅极导体之后形成第二沟槽以将所述第二组有源区域结构划分为第一部分和第二部分；以及在所述第一沟槽中形成第一组隔离结构，并且在所述第二沟槽中形成第二组隔离结构。
根据本公开的第三方面，提供了一种集成电路，包括：中间第一类型有源区域结构，在第一组第一类型有源区域结构和第二组第一类型有源区域结构之间，其中，所述中间第一类型有源区域结构与所述第一组第一类型有源区域结构和所述第二组第一类型有源区域结构沿着第一方向对准；主电路，包括：第一边界栅极导体，在所述中间第一类型有源区域结构的第一端处与所述中间第一类型有源区域结构相交，以及相邻栅极导体，分隔开等于接触多晶间距(“CPP”)的间距距离；第一组电路，包括：第一组边界栅极导体，在所述第一组第一类型有源区域结构的第一端处与所述第一组第一类型有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及第一组隔离结构，将所述第一组第一类型有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及第二组电路，包括：第二组隔离结构，将所述第二组第一类型有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式最佳地理解本公开的各方面。应当注意，根据行业的标准惯例，各种特征并非按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A-图1C是根据一些实施例的集成电路的示意性布局图。
图1D-图1E是根据一些实施例的图1A-图1C中的集成电路的截面视图。
图2A-图2B和图2A(a)-图2B(a)是根据一些实施例的集成电路的在图1A-图1C中的电路单元的边界处的截面视图。
图3A-图3D和图3B(a)-图3C(a)是根据一些实施例的图1A-图1C中的集成电路的在所选切割平面处的截面视图。
图4A-图4B是根据一些实施例的集成电路的示意性布局图。
图4C-图4D是根据一些实施例的图4A-图4B中的集成电路的截面视图。
图5A-图5D和图5B(a)是根据一些实施例的图4A-图4B中的集成电路的在所选切割平面处的截面视图。
图6A-图6F是根据一些实施例的集成电路的示意性布局图。
图6G-图6H是根据一些实施例的图6A-图6F中的集成电路的截面视图。
图7A-图7D和图7A(a)-图7D(a)是根据一些实施例的图6A-图6F中的集成电路的在所选切割平面处的截面视图。
图8A-图8C是根据一些实施例的集成电路的示意性布局图。
图8D-图8E是根据一些实施例的图8A-图8C中的集成电路的截面视图。
图9A-图9D和图9A(a)-图9B(a)是根据一些实施例的图8A-图8C中的集成电路的在所选切割平面处的截面视图。
图10A是根据一些实施例的具有在第一组电路和第二组电路之间的主电路的集成电路的布局图。
图10B-图10C是根据一些实施例的图10A中的集成电路的截面视图。
图11是根据一些实施例的具有在第一组电路和第二组电路之间的主电路的集成电路的布局图。
图12A是根据一些实施例的组合电路单元以及与组合电路单元邻接的相邻单元的布局图。
图12B-图12C是根据一些实施例的图12A中的集成电路的截面视图。
图13A是根据一些实施例的组合电路单元以及与组合电路单元邻接的相邻单元的布局图。
图13B-图13C是根据一些实施例的图13A中的集成电路的截面视图。
图14是根据一些实施例的制造集成电路的方法的流程图。
图15A-图15F是根据一些实施例的处于各个制造阶段的集成电路的截面视图。
图16是根据一些实施例的电子设计自动化(EDA)系统的框图。
图17是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。考虑了其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
在一些实施例中，组合电路单元包括在第一组电路和第二组电路之间的主电路。第一组隔离结构将第一组有源区域结构分隔为在第一组电路中的第一部分和在第一相邻电路中的第二部分。第二组隔离结构将第二组有源区域结构分隔为在第二组电路中的第一部分和在第二相邻电路中的第二部分。在一些实施例中，每个有源区域结构包括晶体管的沟道区域、源极区域和漏极区域。虽然由自动布局布线(auto placement and routing，APR)程序生成的布局设计中的组合电路单元仍会受到布局环境变化的影响，但是主电路对布局环境的依赖性降低。因为第一组电路和第二组电路将主电路与相邻电路分隔开，所以与主电路是通过APR程序直接放置在布局设计中的一些替代实现方式相比，由于布局环境变化而导致的主电路的时间延迟的变化/不确定性降低。
图1A-图1C是根据一些实施例的集成电路100A、100B和100C的示意性布局图。图1A-图1C的每个示意性布局图包括用于指定在X方向上延伸的第一组第一类型有源区域结构82L、在X方向上延伸的中间第一类型有源区域结构82M、和在X方向上延伸的第二组第一类型有源区域结构82R的布局图案。图1A-图1C的每个示意性布局图还包括用于指定在X方向上延伸的第一组第二类型有源区域结构84L、在X方向上延伸的中间第二类型有源区域结构84M、和在X方向上延伸的第二组第二类型有源区域结构84R的布局图案。
另外，图1A-图1C的每个示意性布局图包括用于指定在Y方向上延伸的第一边界栅极导体51、在Y方向上延伸的第二边界栅极导体59、在Y-方向上延伸的第一组边界栅极导体41、和在Y方向上延伸的第二组边界栅极导体61、以及在Y方向上延伸的各种栅极导体(例如，142、148、152、158、162、168)的布局图案。图1A-图1C的每个示意性布局图还包括用于指定在Y方向上延伸的第一组隔离结构49和在Y方向上延伸的第二组隔离结构69的布局图案。在图1A-图1C的示意性布局图中，Y方向垂直于X方向。在X方向上延伸的布局图案CPO1和CPO9指定了对栅极导体和边界栅极导体的切割。虽然在Y方向上延伸，但是每个栅极导体和边界栅极导体都在到达电路单元的两个水平边界(在X方向上延伸)之前终止。每个栅极导体和边界栅极导体都不延伸到相邻电路单元中。
如图1A-图1C的示意性布局图所示，中间第一类型有源区域结构82M在第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R之间。中间第一类型有源区域结构82M与第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R沿着X方向对准。中间第二类型有源区域结构84M在第一组第二类型有源区域结构84L和第二组第二类型有源区域结构84R之间。中间第二类型有源区域结构84M与第一组第二类型有源区域结构84L和第二组第二类型有源区域结构84R沿着X方向对准。
在图1A-图1C中，每个有源区域结构是p型有源区域结构或n型有源区域结构。用p型有源区域结构制造的晶体管是PMOS，而用n型有源区域结构制造的晶体管是NMOS。在一些实施例中，有源区域结构是鳍结构，并且利用有源区域结构制造的晶体管是FinFET。在一些实施例中，有源区域结构是纳米片结构，并且利用有源区域结构制造的晶体管是纳米片晶体管。在一些实施例中，有源区域结构是纳米线结构，并且利用有源区域结构制造的晶体管是纳米线晶体管。
在一些实施例中，中间第一类型有源区域结构82M、第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R中的每一者都是p型有源区域结构，而中间第二类型有源区域结构84M、第一组第二类型有源区域结构84L和第二组第二类型有源区域结构84R中的每一者都是n型有源区域结构。在一些替代实施例中，中间第一类型有源区域结构82M、第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R中的每一者都是n型有源区域结构，而中间第二类型有源区域结构84M、第一组第二类型有源区域结构84L和第二组第二类型有源区域结构84R中的每一者都是p型有源区域结构。
在图1A-图1C中，集成电路100A、100B和100C中的每一者都包括主电路50、第一组电路40和第二组电路60。主电路50包括第一边界栅极导体51和第二边界栅极导体59。在图1A中，第一边界栅极导体51在每个中间有源区域结构82M和84M的第一端处与相应中间有源区域结构相交。第二边界栅极导体59在每个中间有源区域结构82M和84M的第二端处与相应中间有源区域结构相交。
在图1B中，布局图案CPO4指定第一边界栅极导体51被切割为第一片段51U和第二片段51L，布局图案CPO6指定第二边界栅极导体59被切割为第一片段59U和第二片段59L。第一边界栅极导体51的第一片段51U和第二片段51L在中间有源区域结构82M和84M的第一端处与相应中间有源区域结构相应地相交。第二边界栅极导体59的第一片段59U和第二片段59L在中间有源区域结构82M和84M的第二端处与相应中间有源区域结构相应地相交。
在图1C中，布局图案CPO4指定第一边界栅极导体51被切割为第一片段51U和第二片段51L。第一边界栅极导体51的第一片段51U和第二片段51L在中间有源区域结构82M和84M的第一端处与相应中间有源区域结构相应地相交。第二边界栅极导体59在每个中间有源区域结构82M和84M的第二端处与相应中间有源区域结构相交。
在图1A-图1C中，主电路50还包括在第一边界栅极导体51和第二边界栅极导体59之间在Y方向上延伸的栅极导体(例如，152、...、和158)。主电路50中的一个或多个栅极导体在主电路50中的晶体管的沟道区域处与中间有源区域结构82M和/或84M相交。在图1A-图1C中，栅极导体152和158之间的一个或多个栅极导体(由符号“...”表示)没有用栅极导体图案明确地描绘。主电路50还包括端子导体，这些端子导体在图1A-图1C中没有用端子导体图案明确地描绘。主电路50中的端子导体在主电路50中的晶体管的沟道区域处与中间有源区域结构82M和/或84M相交。端子区域是源极区域或漏极区域。主电路50中的在图1A-图1C中没有明确地示出的其他元件包括在一个或多个金属层中的各种通孔连接件和各种布线导线。
在图1A-图1C中，主电路50中的至少一对相邻栅极导体具有等于接触多晶间距(contacted poly pitch，“CPP”)的间距距离。第一边界栅极导体51与栅极导体152之间的间距距离为一个CPP，并且第二边界栅极导体59与栅极导体158之间的间距距离为一个CPP。
在图1A-图1C中，第一组电路40包括第一组边界栅极导体41和第一组隔离结构49。第一组边界栅极导体41在每个第一组有源区域结构82L和84L的第一端处与相应第一组有源区域结构相交。第一组电路40中的第一组边界栅极导体41与主电路50中的第一边界栅极导体51分隔开一个CPP的间距距离。因此，第一组电路40和主电路50的垂直边界(在Y方向上延伸)分隔开一个CPP的间距距离。在一些实施例中，在相应有源区域结构的端部处的第一组边界栅极导体41和第一边界栅极导体51的实现方式被称为扩散边缘上多晶(Poly OnDiffusion Edge，“PODE”)的实现方式。
在图1A-图1C中，第一组隔离结构49将每个第一组有源区域结构82L和84L分隔为在第一组电路40中的第一部分和在第一相邻电路中的第二部分。第一组隔离结构49沿着X方向的宽度“W*”小于CPP的一半。在一些实施例中，第一组隔离结构49的宽度“W*”小于CPP的四分之一。在一些实施例中，利用隔离结构(例如，49)将有源区域结构(例如，82L或84L)分隔为两个部分的实现方式被称为连续的氧化物限定上多晶(Continuous Poly On OxideDefinition，“CPODE”)的实现方式，并且隔离结构(例如，49)被称为CPODE隔离结构。
在图1A-图1C中，第一组电路40还包括栅极导体(例如，142、...、和148)，在第一组隔离结构49和第一组边界栅极导体41之间。栅极导体142和148之间的一个或多个栅极导体(由符号“..”表示)没有用栅极导体图案明确地描绘。在一些实施例中，一个或多个栅极导体(例如，142、...、148)在第一组电路40中的晶体管的沟道区域处与第一组有源区域结构82L和/或84L相交，并形成晶体管的栅极端子。在一些实施例中，一个或多个栅极导体(例如，142、...、148)与第一组有源区域结构82L和/或84L相交，但是不用作第一组电路40中的晶体管的栅极端子。在一些实施例中，第一组电路40还包括端子导体，这些端子导体没有用端子导体图案明确地描绘。在一些实施例中，第一组电路40中的端子导体在第一组电路40中的晶体管的沟道区域处与第一组有源区域结构82L和/或84L相交，并形成晶体管的源极/漏极端子。在一些实施例中，第一组电路40中的端子导体与第一组有源区域结构82L和/或84L相交，但是不用作第一组电路40中的晶体管的源极/漏极端子。在一些实施例中，第一组电路40还包括在图1A-图1C中没有明确地示出的附加元件。附加元件的示例包括在一个或多个金属层中的通孔连接件和布线导线。
在图1A-图1C中，第二组电路60包括第二组边界栅极导体61和第二组隔离结构69。第二组边界栅极导体61在每个第二组有源区域结构82R和84R的第一端处与相应第一组有源区域结构相交。第二组电路60中的第二组边界栅极导体61与主电路50中的第二边界栅极导体59分隔开一个CPP的间距距离。因此，第二组电路60和主电路50的垂直边界(在Y方向上延伸)分隔开一个CPP的间距距离。在一些实施例中，在相应有源区域结构的端部处的第二组边界栅极导体61和第二边界栅极导体59的实现方式被称为PODE实现方式。
在图1A-图1C中，第二组隔离结构69将每个第二组有源区域结构82R和84R分隔为在第二组电路60中的第一部分和在第二相邻电路中的第二部分。第二组隔离结构69沿着X方向的宽度“W*”小于CPP的一半。在一些实施例中，第二组隔离结构69的宽度“W*”小于CPP的四分之一。在一些实施例中，利用隔离结构(例如，69)将有源区域结构(例如，82R或84R)分隔为两个部分的实现方式被称为CPODE实现方式，并且隔离结构(例如，69)被称为CPODE隔离结构。
在图1A-图1C中，第二组电路60还包括栅极导体(例如，162、...、和168)，在第二组隔离结构69和第二组边界栅极导体61之间。栅极导体162和168之间的一个或多个栅极导体(由符号“..”表示)没有用栅极导体图案明确地描绘。在一些实施例中，一个或多个栅极导体(例如，162、...、168)在第二组电路60中的晶体管的沟道区域处与第二组有源区域结构82R和/或84R相交，并形成晶体管的栅极端子。在一些实施例中，一个或多个栅极导体(例如，162、...、168)与第二组有源区域结构82R和/或84R相交，但是不用作第二组电路60中的晶体管的栅极端子。在一些实施例中，第二组电路60还包括端子导体，这些端子导体没有用端子导体图案明确地描绘。在一些实施例中，第二组电路60中的端子导体在第二组电路60中的晶体管的沟道区域处与第二组有源区域结构82R和/或84R相交，并形成晶体管的源极/漏极端子。在一些实施例中，第二组电路60中的端子导体与第二组有源区域结构82R和/或84R相交，但是不用作第二组电路60中的晶体管的源极/漏极端子。在一些实施例中，第二组电路60还包括在图1A-图1C中没有明确地示出的附加元件。附加元件的示例包括在一个或多个金属层中的通孔连接件和布线导线。
在图1A-图1C中，主电路50的示例包括时钟电路、逻辑门电路、或任何功能电路(其中在通过APR程序将感兴趣的电路放置在布局设计中时需要改进时间延迟的变化/不确定性)。第一组电路40和第二组电路60的示例还包括其他逻辑门电路，例如，反相器门、NAND门、或NOR门。第一组电路40和第二组电路60的一个示例是反相器，如图10A-图10C和图11所示。第一组电路40的含义被广义地解释为包括在第一组隔离结构49和第一组边界栅极导体41之间具有至少一个栅极导体的任何电路结构。类似地，第二组电路60的含义被广义地解释为包括在第二组隔离结构69和第二组边界栅极导体61之间具有至少一个栅极导体的任何电路结构。第一组电路40的电路结构或第二组电路60的电路结构通常形成功能逻辑电路。然而，在一些实施例中，第一组电路40的电路结构或第二组电路60的电路结构不形成功能逻辑电路。在一些实施例中，第一组电路40或第二组电路60中的至少一个栅极导体是晶体管的栅极端子。在一些实施例中，第一组电路40或第二组电路60中的至少一个栅极导体是虚设栅极导体。
图1D是根据一些实施例的集成电路的在如图1A-图1C中的布局图所指定的切割平面P-P’中的截面视图的示意图。图1E是根据一些实施例的集成电路的在如图1A-图1C中的布局图所指定的切割平面Q-Q’中的截面视图的示意图。
在图1D中，主电路50的第一边界栅极导体51在中间第一类型有源区域结构82M的第一端处与中间第一类型有源区域结构82M相交，并且主电路50的第二边界栅极导体59在中间第一类型有源区域结构82M的第二端处与中间第一类型有源区域结构82M相交。
在图1D中，第一组电路40的第一组边界栅极导体41在第一组第一类型有源区域结构82L的第一端处与第一组第一类型有源区域结构82L相交。第一组电路40的第一组隔离结构49将第一组第一类型有源区域结构82L分隔为第一部分82L1和第二部分82L2。第一组第一类型有源区域结构82L的第一部分82L1在第一组电路40中。第一组第一类型有源区域结构82L的第二部分82L2在第一相邻电路(该第一相邻电路在第一组隔离结构49处与第一组电路40共享公共垂直边界)中。在一些实施例中，第一组隔离结构49沿着X方向的宽度“W*”小于CPP的一半。在一些实施例中，第一组隔离结构49的宽度“W*”小于CPP的四分之一。在一些实施例中，第一组隔离结构49是CPODE隔离结构。
在图1D中，第二组电路60的第二组边界栅极导体61在第二组第一类型有源区域结构82R的第一端处与第二组第一类型有源区域结构82R相交。第二组电路60的第二组隔离结构69将第二组第一类型有源区域结构82R分隔为第一部分82R1和第二部分82R2。第二组第一类型有源区域结构82R的第一部分82R1在第二组电路60中。第二组第一类型有源区域结构82R的第二部分82R2在第二相邻电路(该第二相邻电路在第二组隔离结构69处与第二组电路60共享公共垂直边界)中。在一些实施例中，第二组隔离结构69沿着X方向的宽度“W*”小于CPP的一半。在一些实施例中，第二组隔离结构69的宽度“W*”小于CPP的四分之一。在一些实施例中，第二组隔离结构69是CPODE隔离结构。
在图1E中，主电路50的第一边界栅极导体51在中间第二类型有源区域结构84M的第一端处与中间第二类型有源区域结构84M相交，并且主电路50的第二边界栅极导体59在中间第二类型有源区域结构84M的第二端处与中间第二类型有源区域结构84M相交。
在图1E中，第一组电路40的第一组边界栅极导体41在第一组第二类型有源区域结构84L的第一端处与第一组第二类型有源区域结构84L相交。第一组电路40的第一组隔离结构49将第一组第二类型有源区域结构84L分隔为第一部分84L1和第二部分84L2。第一组第二类型有源区域结构84L的第一部分84L1在第一组电路40中。第一组第二类型有源区域结构84L的第二部分84L2在第一相邻电路(该第一相邻电路在第一组隔离结构49处与第一组电路40共享公共垂直边界)中。
在图1E中，第二组电路60的第二组边界栅极导体61在第二组第二类型有源区域结构84R的第一端处与第二组第二类型有源区域结构84R相交。第二组电路60的第二组隔离结构69将第二组第二类型有源区域结构84R分隔为第一部分84R1和第二部分84R2。第二组第二类型有源区域结构84R的第一部分84R1在第二组电路60中。第二组第二类型有源区域结构84R的第二部分84R2在第二相邻电路(该第二相邻电路在第二组隔离结构69处与第二组电路60共享公共垂直边界)中。
在图1D和图1E中，第一组电路40中的第一组边界栅极导体41与主电路50中的第一边界栅极导体51分隔开一个CPP的间距距离。第二组电路60中的第二组边界栅极导体61也与主电路50中的第二边界栅极导体59分隔开一个CPP的间距距离。主电路50中的栅极导体(例如，152、...、和158)在第一边界栅极导体51和第二边界栅极导体59之间。在图1D的一些实施例中，每个栅极导体152和158在第一类型晶体管的沟道区域处与中间第一类型有源区域结构82M相交。在图1E的一些实施例中，每个栅极导体152和158在第二类型晶体管的沟道区域处与中间第二类型有源区域结构84M相交。
在图1D和图1E中，第一组电路40中的栅极导体142和148在第一组边界栅极导体41和第一组隔离结构49之间。第二组电路60中的栅极导体162和168在第二组边界栅极导体61和第二组隔离结构69之间。在图1D中，第一组电路40中的栅极导体142和148与第一组第一类型有源区域结构82L相交，而第二组电路60中的栅极导体162和168与第二组第一类型有源区域结构82R相交。在图1E中，第一组电路40中的栅极导体142和148与第一组第二类型有源区域结构84L相交，而第二组电路60中的栅极导体162和168与第二组第二类型有源区域结构84R相交。
在图1D和图1E中，有源区域结构(例如，82L、82M、82R、84L、84M和84R)被制造在绝缘体支撑件20(例如，衬底)上。在一些实施例中，第一组隔离结构49延伸到绝缘体支撑件20中，以将第一组第一类型有源区域结构82L分隔为第一部分82L1和第二部分82L2，并且将第一组第二类型有源区域结构84L分隔为第一部分84L1和第二部分84L2。第一组隔离结构49还具有比第一组有源区域结构82L和84L的厚度“t”更大的高度“H”。在一些实施例中，第二组隔离结构69延伸到绝缘体支撑件20中，以将第二组第一类型有源区域结构82R分隔为第一部分82R1和第二部分82R2，并且将第二组第二类型有源区域结构84R分隔为第一部分84R1和第二部分84R2。第二组隔离结构69还具有比第二组有源区域结构82R和84R的厚度“t”更大的高度“H”。
在图1A-图1C中，当主电路50与第一组电路40和第二组电路60组合以形成组合电路单元时，该组合电路单元在第一组隔离结构49处具有第一垂直边界(在Y方向上延伸)并且在第二组隔离结构69处具有第二垂直边界(在Y方向上延伸)。
图2A-图2B和图2A(a)-图2B(a)是根据一些实施例的集成电路的在如图1A-图1C中的布局图所指定的穿过组合电路单元的边界处的隔离结构的切割平面L-L’、R-R’处的截面视图。集成电路100A-100C的在如线L-L’和R-R’所指定的切割平面中的截面视图相应地在图2A-图2B中示出。在图2A中，第一组隔离结构49将第一组第一类型有源区域结构82L分隔为第一部分82L1和第二部分82L2，并且第一组隔离结构49也将第一组第二类型有源区域结构84L分隔为第一部分84L1和第二部分84L2。在图2B中，第二组隔离结构69将第二组第一类型有源区域结构82R分隔为第一部分82R1和第二部分82R2，并且第二组隔离结构69也将第二组第二类型有源区域结构84R分隔为第一部分84R1和第二部分84R2。
在一些替代实施例中，图2A中的第一组隔离结构49被替换为图2A(a)中的两个第一组隔离结构49U和49L。第一组隔离结构49U将第一组第一类型有源区域结构82L分隔为第一部分82L1和第二部分82L2。第一组隔离结构49L将第一组第二类型有源区域结构84L分隔为第一部分84L1和第二部分84L2两者。在一些替代实施例中，图2B中的第二组隔离结构69被替换为图2B(a)中的两个第二组隔离结构69U和69L。第二组隔离结构69U将第二组第一类型有源区域结构82R分隔为第一部分82R1和第二部分82R2。第二组隔离结构69L将第二组第二类型有源区域结构84R分隔为第一部分84R1和第二部分84R2。
图3A-图3D和图3B(a)-图3C(a)是根据一些实施例的集成电路的在如图1A-图1C中的布局图所指定的所选切割平面处的截面视图。
集成电路100A的在如线A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面视图相应地在图3A、图3B、图3C和图3D中描绘。在图3A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L两者相交。在图3B中，主电路50的第一边界栅极导体51与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图3C中，主电路50的第二边界栅极导体59与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图3D中，第二组边界栅极导体61与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。
集成电路100B的在如线A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面视图相应地在图3A、图3B(a)、图3C(a)和图3D中描绘。在图3A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第二组第二类型有源区域结构84L两者相交。在图3B(a)中，第一边界栅极导体51的第一片段51U与中间第一类型有源区域结构82M相交，并且第一边界栅极导体51的第二片段51L与中间第二类型有源区域结构84M相交。在图3C(a)中，第二边界栅极导体59的第一片段59U与中间第一类型有源区域结构82M相交，并且第二边界栅极导体59的第二片段59L与中间第二类型有源区域结构84M相交。在图3D中，第二组边界栅极导体61与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。
集成电路100C的在如线A-A’、B-B’、C-C’和D-D’所指定的切割平面中的截面视图相应地在图3A、图3B(a)、图3C和图3D中描绘。在图3A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L两者相交。在图3B(a)中，第一边界栅极导体51的第一片段51U与中间第一类型有源区域结构82M相交，并且第一边界栅极导体51的第二片段51L与中间第二类型有源区域结构84M相交。在图3C中，主电路50的第二边界栅极导体59与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图3D中，第二组边界栅极导体61与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。
在图1A-图1C的布局图中，每个中间有源区域结构(82M或84M)的第一端与相应第一组有源区域结构分隔开一个间隙，并且每个中间有源区域结构(82M或84M)的第二端与相应第二组有源区域结构沿着X方向分隔开。在一些替代实施例中，例如在图4A-图4B的集成电路400A-400B中，每个中间有源区域结构的一端与相应第二组有源区域结构沿着X方向连结。
图4A-图4B是根据一些实施例的集成电路400A-400B的示意性布局图。图4A中的集成电路400A的布局图是图1A中的集成电路100A的布局图的修改。图4B中的集成电路400B的布局图是图1C中的集成电路100C的布局图的修改。修改包括将(图1A或图1C中的)第二边界栅极导体59的布局图案替换为(图4A或图4B中的)虚设栅极导体59D和边界隔离结构59C的布局图案。修改还包括添加布局图案CPO6，该布局图案CPO6将虚设栅极导体59D的布局图案和边界隔离结构59C的布局图案分隔开。修改还包括将每个中间有源区域结构(82M或84M)的布局图案与相应的第二组有源区域结构(82R或84R)的布局图案连结。在图4A-图4B中，(图1A-图1C中的)第二组边界栅极导体61的布局图案也被去除。
图4C是根据一些实施例的集成电路400A-400B的在如图4A-图4B中的布局图所指定的切割平面P-P’中的截面视图的示意图。图4C是根据一些实施例的集成电路400A-400B的在如图4A-图4B中的布局图所指定的切割平面Q-Q’中的截面视图的示意图。
图4C中的截面视图是图1D中的截面视图的修改。图4C和图1D之间的区别是中间第一类型有源区域结构82M和第二组第一类型有源区域结构82R之间的连接性。在集成电路400A-400B中，如图4C所示，中间第一类型有源区域结构82M在虚设栅极导体59D下方与第二组第一类型有源区域结构82R连结，并形成单个第一类型有源区域结构。作为比较，在集成电路100A-100C中，如图1D所示，中间第一类型有源区域结构82M与第二组第一类型有源区域结构82R通过第二边界栅极导体59和第二组边界栅极导体61之间的间隙分隔开。在一些实施例中，图1D中的中间第一类型有源区域结构82M和第二组第一类型有源区域结构82R之间的间隙大于CPP的一半。
图4D中的截面视图是图1E中的截面视图的修改。图4D和图1E之间的区别是中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间的连接性。在集成电路400A-400B中，如图4D所示，虽然边界隔离结构59C(例如，CPODE隔离结构)将中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R实体连结，但是边界隔离结构59C也在中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间形成电隔离。作为比较，在集成电路100A-100C中，如图1E所示，中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R通过第二边界栅极导体59和第二组边界栅极导体61之间的间隙分隔开。
图5A-图5D和图5B(a)是根据一些实施例的集成电路的在如图4A-图4B中的布局图所指定的所选切割平面处的截面视图。
集成电路400A-400B的在如线A-A’所指定的切割平面中的截面视图在图5A中描绘。在图5A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L两者相交。
集成电路400A的在如线B-B’所指定的切割平面中的截面视图在图5B中描绘。集成电路400B的在如线B-B’所指定的切割平面中的截面视图在图5B(a)中描绘。在图5B中，主电路50的第一边界栅极导体51与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图5B(a)中，第一边界栅极导体51的第一片段51U与中间第一类型有源区域结构82M相交，而第一边界栅极导体51的第二片段51L与中间第二类型有源区域结构84M相交。
集成电路400A-400B的在如线C-C’所指定的切割平面中的截面视图在图5C中描绘。在图5C中，边界隔离结构59C(例如，CPODE隔离结构)将中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R实体连结，并且同时在中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间提供电隔离。另外，在图5C中，虚设栅极导体59D与中间第一类型有源区域结构82M相交。
集成电路400A-400B的在如线D-D’所指定的切割平面中的截面视图在图5D中描绘。在图5D中，栅极导体161与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。
在图1A-图1C的布局图中，每个中间有源区域结构(82M或84M)的第一端与相应第一组有源区域结构分隔开一个间隙，并且每个中间有源区域结构(82M或84M)的第二端与相应第二组有源区域结构沿着X方向分隔开。在一些替代实施例中，例如在图6A-图6F的集成电路600A-600F中，中间第一类型有源区域结构82M与第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R两者连结。
图6A-图6F是根据一些实施例的集成电路600A-600F的示意性布局图。图6A中的集成电路600A的布局图是图1A中的集成电路100A的布局图的修改。类似于图1A中的集成电路100A，图6A中的集成电路600A包括主电路50、第一组电路40和第二组电路60。
在图6A中，主电路50包括第一边界栅极导体51和第二边界栅极导体59。第一边界栅极导体51在每个中间有源区域结构82M和84M的第一端处与相应中间有源区域结构相交。第二边界栅极导体59在每个中间有源区域结构82M和84M的第二端处与相应中间有源区域结构相交。主电路50还包括在第一边界栅极导体51和第二边界栅极导体59之间在Y方向上延伸的栅极导体(例如，152、...、和158)。主电路50中的一个或多个栅极导体在主电路50中的晶体管的沟道区域处与中间有源区域结构82M和/或84M相交。主电路50中的在图6A中没有明确地示出的元件包括在栅极导体152和158之间的栅极导体(由符号“...”表示)、用于晶体管的源极端子或漏极端子的端子导体、在一个或多个金属层中的各种通孔连接件和各种布线导线。
在图6A中，第一组电路40包括第一组边界栅极导体41和第一组隔离结构49。第一组边界栅极导体41在每个第一组有源区域结构82L和84L的第一端处与相应第一组有源区域结构相交。第一组电路40中的第一组边界栅极导体41与主电路50中的第一边界栅极导体51分隔开一个CPP的间距距离。第一组隔离结构49将每个第一组有源区域结构82L和84L分隔为在第一组电路40中的第一部分和在第一相邻电路中的第二部分。第一组电路40还包括在第一组隔离结构49和第一组边界栅极导体41之间的栅极导体(例如，142、...、和148)。第一组电路40中的在图6A中没有明确地示出的元件包括在栅极导体142和148之间的栅极导体(由符号“..”表示)、用于晶体管的源极端子或漏极端子的端子导体、在一个或多个金属层中的各种通孔连接件和各种布线导线。
在图6A中，第二组电路60包括第二组边界栅极导体61和第二组隔离结构69。第二组边界栅极导体61在每个第二组有源区域结构82R和84R的第一端处与相应第一组有源区域结构相交。第二组电路60中的第二组边界栅极导体61与主电路50中的第二边界栅极导体59分隔开一个CPP的间距距离。第二组隔离结构69将每个第二组有源区域结构82R和84R分隔为在第二组电路60中的第一部分和在第二相邻电路中的第二部分。第二组电路60中的在图6A中没有明确地示出的元件包括在栅极导体162和168之间的栅极导体(由符号“..”代表)、用于晶体管的源极端子或漏极端子的端子导体、在一个或多个金属层中的各种通孔连接件和各种布线导线。
图6B中的集成电路600B是图6A中的集成电路600A的修改。在图6B中，如布局图案CPO6所指定的，图6A中的第二边界栅极导体59被划分为第一片段59U和第二片段59L，并且图6A中的第二组边界栅极导体61被划分为第一片段61U和第二片段61L。
图6C中的集成电路600C是图6B中的集成电路600B的修改。在图6C中，如布局图案CPO4所指定的，图6B中的第一边界栅极导体51被划分为第一片段51U和第二片段51L，并且图6B中的第一组边界栅极导体41被划分为第一片段41U和第二片段41L。
图6D中的集成电路600D是图6A中的集成电路600A的修改。在图6D中，如布局图案CPO4所指定的，图6A中的第一边界栅极导体51被划分为第一片段51U和第二片段51L。在图6D中，如布局图案CPO6所指定的，图6A中的第二边界栅极导体59被划分为第一片段59U和第二片段59L。
图6E中的集成电路600E是图6A中的集成电路600A的修改。在图6E中，如布局图案CPO6所指定的，图6A中的第二边界栅极导体59被划分为第一片段59U和第二片段59L。
图6F中的集成电路600F是图6B中的集成电路600B的修改。在图6F中，如布局图案CPO4所指定的，图6B中的第一边界栅极导体51被划分为第一片段51U和第二片段51L。
图6G是根据一些实施例的集成电路600A-600F的在如图6A-图6F中的布局图所指定的切割平面P-P’中的截面视图的示意图。图6H是根据一些实施例的集成电路600A-600F的在如图6A-图6F中的布局图所指定的切割平面Q-Q’中的截面视图的示意图。
图6G中的截面视图是图1D中的截面视图的修改。图6G和图1D之间的区别是中间第一类型有源区域结构82M和第一组第一类型有源区域结构82L之间的连接性以及中间第一类型有源区域结构82M和第二组第一类型有源区域结构82R之间的连接性。在集成电路600A-600F中，如图6G所示，中间第一类型有源区域结构82M与第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R两者连结。相反，在集成电路100A-100C中，如图1D所示，中间第一类型有源区域结构82M的一端与第一组第一类型有源区域结构82L分隔开，并且中间第一类型有源区域结构82M的另一端与第二组第一类型有源区域结构82R分隔开。
图6H中的截面视图与图1E中的截面视图相同。在图6H和图1E两者中，中间第二类型有源区域结构84M的一端与第一组第二类型有源区域结构84L分隔开，并且中间第二类型有源区域结构84M的另一端与第二组第二类型有源区域结构84R分隔开。
图7A-图7D和图7A(a)-图7D(a)是根据一些实施例的集成电路的在如图6A-图6F中的布局图所指定的所选切割平面处的截面视图。
集成电路600A-600B和600D-600F的在如线A-A’所指定的切割平面中的截面视图在图7A中描绘。集成电路600C的在如线A-A’所指定的切割平面中的截面视图在图7A(a)中描绘。在图7A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L两者相交。在图7A(a)中，第一组边界栅极导体41的第一片段41U与第一组第一类型有源区域结构82L相交，而第一组边界栅极导体41的第二片段41L与第一组第二类型有源区域结构84L相交。
集成电路600A-600B和600E的在如线B-B’所指定的切割平面中的截面视图在图7B中描绘。集成电路600C-600D和600F的在如线B-B’所指定的切割平面中的截面视图在图7B(a)中描绘。在图7B中，主电路50的第一边界栅极导体51与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图7B(a)中，第一边界栅极导体51的第一片段51U与中间第一类型有源区域结构82M相交，而第一边界栅极导体51的第二片段51L与中间第二类型有源区域结构84M相交。
集成电路600A的在如线C-C’所指定的切割平面中的截面视图在图7C中描绘。集成电路600B-600F的在如线C-C’所指定的切割平面中的截面视图在图7C(a)中描绘。在图7C中，主电路50的第二边界栅极导体59与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图7C(a)中，第二边界栅极导体59的第一片段59U与中间第一类型有源区域结构82M相交，而第二边界栅极导体59的第二片段59L与中间第二型有源区域结构84M相交。
集成电路600A、600D和600E的在如线D-D’所指定的切割平面中的截面视图在图7D中描绘。集成电路600B-600C和600F的在如线D-D’所指定的切割平面中的截面视图在图7D(a)中描绘。在图7D中，第二组边界栅极导体61与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。在图7D(a)中，第二组边界栅极导体61的第一片段61U与第二组第一类型有源区域结构82R相交，而第二组边界栅极导体61的第二片段61L与第二组第二类型有源区域结构84R相交。
在图6A-图6F的布局图中，中间第二类型有源区域结构84M的第一端与第一组第二类型有源区域结构84L分隔开(沿着X方向具有间隙)，并且中间第二类型有源区域结构84M的第二端与第二组第二类型有源区域结构84R分隔开(沿着X方向具有间隙)。在一些替代实施例中，例如在图8A-图8C的集成电路800A-800C中，边界隔离结构59C将中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R实体连结，并且同时在中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间提供电隔离。另外，在图8A-图8C中，虚设栅极导体59D与中间第一类型有源区域结构82M相交。
图8A-图8C是根据一些实施例的集成电路800A-800C的示意性布局图。图8A中的集成电路800A的布局图是图6E中的集成电路600E的布局图的修改。图8A和图6E之间的区别是中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间的连接性。在集成电路800A中，如图8A所示，中间第二类型有源区域结构84M通过边界隔离结构59C与第二组第二类型有源区域结构84R连结。作为比较，在集成电路600E中，如图6E所示，中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R通过在X方向上延伸的间隙分隔开。
图8B中的集成电路800B是图8A中的集成电路800A的修改。在图8B中，如布局图案CPO4所指定的，图8A中的第一边界栅极导体51被划分为第一片段51U和第二片段51L。
图8C中的集成电路800C是图8A中的集成电路800A的修改。在图8C中，如布局图案CPO4所指定的，图8A中的第一边界栅极导体51被划分为第一片段51U和第二片段51L，并且图8A中的第一组边界栅极导体41被划分为第一片段41U和第二片段41L。
图8D是根据一些实施例的集成电路800A-800C的在如图8A-图8C中的布局图所指定的切割平面P-P’中的截面视图的示意图。图8E是根据一些实施例的集成电路800A-800C的在如图8A-图8C中的布局图所指定的切割平面Q-Q’中的截面视图的示意图。
图8D中的截面视图类似于图6G中的截面视图。在图8D和图6G两者中，中间第一类型有源区域结构82M与第一组第一类型有源区域结构82L和第二组第一类型有源区域结构82R两者连结。然而，图8D中的虚设栅极导体59D和栅极导体161替换图6G中的第二边界栅极导体59和第二组边界栅极导体61。
图8E中的截面视图与图4D中的截面视图相同。在图8E和图4D两者中，边界隔离结构59C将中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R实体连结，同时边界隔离结构59C也在中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间形成电隔离。在图8E和图4D两者中，中间第二类型有源区域结构84M与第一组第二类型有源区域结构84L通过在X方向上延伸的间隙分隔开。
图9A-图9D和图9A(a)-图9B(a)是根据一些实施例的集成电路的在如图8A-图8C中的布局图所指定的所选切割平面处的截面视图。
集成电路800A-800B的在如线A-A’所指定的切割平面中的截面视图在图9A中描绘。集成电路800C的在如线A-A’所指定的切割平面中的截面视图在图9A(a)中描绘。在图9A中，第一组边界栅极导体41与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L两者相交。在图9A(a)中，第一组边界栅极导体41的第一片段41U与第一组第一类型有源区域结构82L相交，而第一组边界栅极导体41的第二片段41L与第一组第二类型有源区域结构84L相交。
集成电路800A的在如线B-B’所指定的切割平面中的截面视图在图9B中描绘。集成电路800B-800C的在如线B-B’所指定的切割平面中的截面视图在图9B(a)中描绘。在图9B中，主电路50的第一边界栅极导体51与中间第一类型有源区域结构82M和中间第二类型有源区域结构84M两者相交。在图9B(a)中，第一边界栅极导体51的第一片段51U与中间第一类型有源区域结构82M相交，而第一边界栅极导体51的第二片段51L与中间第二类型有源区域结构84M相交。
集成电路800A-800C的在如线C-C’所指定的切割平面中的截面视图在图9C中描绘。在图9C中，边界隔离结构59C将中间第二类型有源区域结构84M与第二组第二类型有源区域结构84R实体连结，并且同时在中间第二类型有源区域结构84M和第二组第二类型有源区域结构84R之间提供电隔离。另外，在图9C中，虚设栅极导体59D与中间第一类型有源区域结构82M相交。
集成电路800A-800C的在如线D-D’所指定的切割平面中的截面视图在图9D中描绘。在图9D中，栅极导体161与第二组第一类型有源区域结构82R和第二组第二类型有源区域结构84R两者相交。
图10A是根据一些实施例的具有在第一组电路40和第二组电路60之间的主电路50的集成电路1000的布局图。在图10A中，第一组电路40被实现为反相器1040。在示例实施例中，第一组第一类型有源区域结构82L是p型有源区域结构，并且第一组第二类型有源区域结构84L是n型有源区域结构。在示例实施例中，栅极导体142和148在第一PMOS晶体管的沟道区域和第二PMOS晶体管的沟道区域处与第一组第一类型有源区域结构82L相应地相交，并且栅极导体142和148还在第一NMOS晶体管的沟道区域和第二NMOS晶体管的沟道区域处与第一组第二类型有源区域结构84L相应地相交。在示例实施例中，栅极导体142将第一PMOS晶体管的栅极端子与第一NMOS晶体管的栅极端子导电地连接，并且栅极导体148将第二PMOS晶体管的栅极端子与第二NMOS晶体管的栅极端子导电地连接。
在示例实施例中，端子导体MD1在第一PMOS晶体管和第二PMOS晶体管的源极区域处与第一组第一类型有源区域结构82L相交，并且端子导体MD3在第一NMOS晶体管和第二NMOS晶体管的源极区域处与第一组第二类型有源区域结构84L相交。端子导体MD1被配置为接收第一电源电压VDD，并且端子导体MD3被配置为接收第二电源电压VSS。端子导体MD2在第一PMOS晶体管和第一NMOS晶体管的漏极区域处与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L相应地相交。端子导体MD4在第二PMOS晶体管和第二NMOS晶体管的漏极区域处与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L相应地相交。端子导体MD2将第一PMOS晶体管的漏极端子与第一NMOS晶体管的漏极端子导电地连接，并且端子导体MD4将第二PMOS晶体管的漏极端子与第二NMOS晶体管的漏极端子导电地连接。
在示例实施例中，水平导线HC1经由相应栅极通孔连接件VG导电地连接到每个栅极导体142和148。水平导线HC1被配置为反相器1040的输入端子，用于接收输入逻辑信号。水平导线HC2经由相应端子通孔连接件VD导电地连接到每个端子导体MD2和MD4。水平导线HC2被配置为反相器1040的输出端子，用于生成输出逻辑信号。
图10B-图10C是根据一些实施例的集成电路1000的如图10A中的布局图所指定的截面视图。集成电路1000的在如线P-P’所指定的切割平面中的截面视图在图10B中描绘。反相器1040的在如线Q-Q’所指定的切割平面中的截面视图在图10C中描绘。
在图10B中，栅极导体142和148在第一PMOS晶体管的沟道区域和第二PMOS晶体管的沟道区域处与第一组第一类型有源区域结构82L相应地相交。每个栅极导体142和148经由相应栅极通孔连接件VG导电地连接到第一金属层中的水平导线HC1。端子导体MD1在第一PMOS晶体管和第二PMOS晶体管的源极区域处与第一组第一类型有源区域结构82L相交。端子导体MD2和MD4在第一PMOS晶体管的漏极区域和第二PMOS晶体管的漏极区域处与第一组第一类型有源区域结构82L相应地相交。
在图10C中，栅极导体142和148在第一NMOS晶体管的沟道区域和第二NMOS晶体管的沟道区域处与第一组第二类型有源区域结构84L相应地相交。端子导体MD3在第一NMOS晶体管和第二NMOS晶体管的源极区域处与第一组第二类型有源区域结构84L相交。端子导体MD2和MD4在第一NMOS晶体管的漏极区域和第二NMOS晶体管的漏极区域处与第一组第二类型有源区域结构84L相应地相交。每个端子导体MD2和MD4经由相应端子通孔连接件VD导电地连接到第一金属层中的水平导线HC2。
在图10A中，第二组电路60被实现为反相器1060。反相器1060的布局设计类似于第一组电路40中的反相器1040的布局设计。因此，在本公开中，将不更详细地描述第二组电路60中的反相器1060的布局设计以及反相器1060中的各个元件之间的连接。
在图10A中，每个第一组电路40和第二组电路60都具有两个PMOS晶体管和两个NMOS晶体管。在图10A中，第一组电路40的宽度是三个CPP，并且第二组电路60的宽度也是三个CPP。在一些替代实施例中，例如在图11的集成电路1100中，第一组电路40被实现为反相器1140，并且第二组电路60被实现为反相器1160。然而，每个反相器1140和1160都具有一个PMOS晶体管和一个NMOS晶体管。在图11中，第一组电路40的宽度是两个CPP，并且第二组电路60的宽度也是两个CPP。
图11是根据一些实施例的具有在第一组电路40和第二组电路60之间的主电路50的集成电路1100的布局图。在图11中，第一组电路40和第二组电路60被相应地实现为反相器1140和1160。在第一组电路40中，栅极导体148在第一类型晶体管的沟道区域和第二类型晶体管的沟道区域处与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L相应地相交。端子导体MD4在第一类型晶体管的漏极区域和第二类型晶体管的漏极区域处与第一组第一类型有源区域结构82L和第一组第二类型有源区域结构84L相应地相交。端子导体MD1在第一类型晶体管的源极区域处与第一组第一类型有源区域结构82L相交，并且端子导体MD3在第二类型晶体管的源极区域处与第一组第二类型有源区域结构84L相交。水平导线HC1经由栅极通孔连接件VG导电地连接到栅极导体148。水平导线HC2经由端子通孔连接件VD导电地连接到端子导体MD4。水平导线HC1被配置为反相器1140的输入端子，用于接收输入逻辑信号。水平导线HC2被配置为反相器1140的输出端子，用于生成输出逻辑信号。反相器1160的布局设计类似于第一组电路40中的反相器1140的布局设计。因此，在本公开中，将不更详细地描述第二组电路60中的反相器1160的布局设计。
在图1A-图1C、图4A-图4B、图6A-图6F、图8A-图8C、图10A和图11所示的每个集成电路中，主电路50在第一组电路40和第二组电路60之间。当主电路50与第一组电路40和第二组电路60组合以形成组合电路单元时，组合电路单元在第一组隔离结构49处具有第一垂直边界(在Y方向上延伸)，并且在第二组隔离结构69处具有第二垂直边界(在Y方向上延伸)。当在由自动布局和布线(APR)程序生成的布局设计中使用组合电路单元时，与主电路50是通过自动布局和布线(APR)程序直接用于布局设计的一些替代实现方式相比，主电路50具有改进的定时性能，例如，降低了时间延迟的变化/不确定性。
当主电路50通过自动布局和布线(APR)程序直接用于布局设计并且通过APR程序直接放置在布局依赖环境中时，主电路50中的时间延迟取决于在布局图中与主电路50占据同一行的相邻单元。相反，当主电路50放置在第一组电路40和第二组电路60之间以形成组合电路单元时，仅组合电路单元通过APR程序直接放置在布局依赖环境中。组合电路单元中的主电路50处于受控布局环境中，并且第一组电路40和第二组电路60被保持为主电路50的邻接电路。当主电路50处于受控布局环境中时，降低了主电路50的时间延迟的变化/不确定性。
图12A和图13A是根据一些实施例的组合电路单元1200以及与组合电路单元邻接的相邻单元的布局图。图12B-图12C是根据一些实施例的集成电路的在图12A所指定的切割平面P-P’和Q-Q’中的截面视图。图13B-图13C是根据一些实施例的集成电路的在图13A所指定的切割平面P-P’和Q-Q’中的截面视图。
在图12A和图13A中，组合电路单元1200包括在第一组电路40和第二组电路60之间的主电路50。主电路50的第一边界栅极导体51与第一组电路40的第一组边界栅极导体41分隔开一个CPP的间距距离(也如图12B-图12C和图13B-图13C所示)。主电路50的第二边界栅极导体59与第二组电路60的第二组边界栅极导体61分隔开一个CPP的间距距离(也如图12B-图12C和图13B-图13C所示)。
在图12A中，组合电路单元1200邻接相邻电路1210和1220。在图13A中，组合电路单元1200邻接相邻电路1310和1320。在图12A和图13A中，第一组隔离结构49(例如，CPODE隔离结构)将第一组第一类型有源区域结构82L分隔为第一部分82L1和第二部分82L2，并且将第一组第二类型有源区域结构84L分隔为第一部分84L1和第二部分84L2。第一部分82L1和第一部分84L1在第一组电路40中。第二部分82L2和第二部分84L2在(图12A中的)相邻电路1210中或者在(图13A中的)相邻电路1310中。类似地，在图12A和图13A中，第二组隔离结构69(例如，CPODE隔离结构)将第二组第一类型有源区域结构82R分隔为第一部分82R1和第二部分82R2，并且将第二组第二类型有源区域结构84R分隔为第一部分84R1和第二部分84R2。第一部分82R1和第一部分84R1在第二组电路60中。第二部分82R2和第二部分84R2在(图12A中的)相邻电路1220中或者在(图13A中的)相邻电路1320中。
在图12A-图12C中，相邻电路1210包括栅极导体PO1和PO2。在图12A和图12B中，栅极导体PO1和PO2与第一组第一类型有源区域结构82L的第二部分82L2相交。在图12A和图12C中，栅极导体PO1和PO2与第一组第二类型有源区域结构84L的第二部分84L2相交。在图12A-图12C中，相邻电路1210还包括端子导体(例如，MD)，这些端子导体与第一组第一类型有源区域结构82L的第二部分82L2和/或第一组第二类型有源区域结构84L的第二部分84L2相交。
在图13A-图13C中，相邻电路1310包括栅极导体PO2。栅极导体PO2与第一组第一类型有源区域结构82L的第二部分82L2相交(在图13B中)，并且与第一组第二类型有源区域结构84L的第二部分84L2相交(在图13C中)。在图13A-图13C中，相邻电路1310还包括端子导体(例如，MD)，这些端子导体与第一组第一类型有源区域结构82L的第二部分82L2和/或第一组第二类型有源区域结构84L的第二部分84L2相交。
在图12A-图12C中，从第一组隔离结构49到相邻电路1210中的最接近栅极导体(其是栅极导体PO1)的间距距离是一个CPP。在图13A-图13C中，从第一组隔离结构49到相邻电路1310中的最接近栅极导体(其是栅极导体PO2)的间距距离是两个CPP。在一些其他实现方式中，取决于由APR程序生成的布局环境，从第一组隔离结构49到相邻电路中的最接近栅极导体的间距距离可以大于两个CPP(例如，等于五个CPP)。当相邻电路1210或1310的布局改变时，从第一组隔离结构49到最接近栅极导体的间距距离改变。然而，因为第一组电路40在主电路50和相邻电路(例如，1210或1310)之间，所以与主电路50直接邻接相邻电路1210或1310的替代实现方式相比，降低了(由于相邻电路1210或1310的布局改变而导致的)主电路50的时间延迟的变化/不确定性。类似地，因为第二组电路60在主电路50和相邻电路(例如，1220或1320)之间，所以也降低了(由于相邻电路1220或1320的布局改变而导致的)主电路50的时间延迟的变化/不确定性。
另外，在一些实施例中，当主电路50的第一边界栅极导体51与第一组电路40的第一组边界栅极导体41分隔开一个CPP的间距距离时，与主电路50和第一组电路40在CPODE隔离结构处共享公共垂直边界的一些替代实现方式相比，改善了主电路50的速度性能。在一些实施例中，例如在PODE实现方式中，当主电路50的第一边界栅极导体51和第二边界栅极导体59与第一组边界栅极导体41和第二组边界栅极导体61相应地分隔开一个CPP的间距距离时，优化了主电路50的速度性能。
图14是根据一些实施例的制造集成电路的方法1400的流程图。应当理解，可以在图14描绘的方法1400之前、期间和/或之后执行附加操作，并且本文仅简要描述一些其他过程。在一些实施例中，方法1400的其他操作顺序落入本公开的范围内。方法1400包括示例性操作，但是这些操作不一定以所示出的顺序执行。根据所公开的实施例的精神和范围，操作可以适当地被增加、被替换、被改变顺序、和/或被消除。图15A-图15F是根据一些实施例的当利用图14中的方法1400制造集成电路时处于各个制造阶段的集成电路的截面视图。图15A-图15F中的每个截面视图都在与图10B的平面图中的线P-P’所指定的相同切割平面中。
在方法1400的操作1410中，在绝缘体支撑件上制造有源区域半导体结构。在一些实施例中，绝缘体支撑件是衬底。在一些实施例中，绝缘体支撑件包括沉积在衬底上的一层或多层绝缘材料。作为非限制性示例，在图15A所示的实施例中，在绝缘体支撑件20上制造有源区域半导体结构82。有源区域半导体结构82的示例包括鳍结构、纳米片结构、以及纳米线结构。
在方法1400的操作1420中，制造与有源区域半导体结构相交的栅极导体。在图15B所示的示例实施例中，与有源区域半导体结构82相交的栅极导体包括栅极导体49D、142、148、41、51、152、158、59、61、162、168和69D。
在方法1400的操作1430中，制造与有源区域半导体结构相交的端子导体。在图15C所示的示例实施例中，与有源区域半导体结构82相交的端子导体包括端子导体MD2、MD1和MD4。
在方法1400的操作1440中，将有源区域半导体结构划分为在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构。在图15D所示的示例实施例中，有源区域半导体结构82被划分为中间有源区域结构82M、第一组有源区域结构82L和第二组有源区域结构82R。在一些实施例中，通过蚀刻工艺去除有源区域半导体结构82在第一边界栅极导体51和第一组边界栅极导体41之间的部分，以将中间有源区域结构82M与第一组有源区域结构82L分隔开；并且通过蚀刻工艺去除有源区域半导体结构82在第二边界栅极导体59和第二组边界栅极导体61之间的部分，以将中间有源区域结构82M与第二组有源区域结构82R分隔开。在蚀刻工艺之后，第一边界栅极导体51位于中间有源区域结构82M的第一端处，而第一组边界栅极导体41位于第一组有源区域结构82L的第一端处；并且第二边界栅极导体59位于中间有源区域结构82M的第二端处，而第二组边界栅极导体61位于第二组有源区域结构82R的第一端处。
在方法1400的操作1450中，沉积覆盖有源区域结构和栅极导体的层间电介质材料。在图15D所示的示例实施例中，沉积层间电介质材料层1510。层间电介质材料层1510覆盖中间有源区域结构82M、第一组有源区域结构82L和第二组有源区域结构82R。层间电介质材料层1510还覆盖各种栅极导体和各种端子导体。
在方法1400的操作1460中，在去除第一栅极导体之后形成第一沟槽，并且在去除第二栅极导体之后形成第二沟槽。在图15E所示的示例实施例中，在形成第一沟槽1549之前去除图15D中的第一栅极导体49D，并且在形成第二沟槽1569之前去除图15D中的第二栅极导体69D。在图15E中，每个第一沟槽1549和第二沟槽1569都延伸到绝缘体支撑件20中。
在方法1400的操作1470中，在第一沟槽中形成第一组隔离结构，并且在第二沟槽中形成第二组隔离结构。在图15F所示的示例实施例中，第一沟槽1549被填充有绝缘材料以形成第一组隔离结构49，并且第二沟槽1569被填充有绝缘材料以形成第二组隔离结构69。在图15F中，第一组隔离结构49将第一组有源区域结构82L分隔为第一部分82L1和第二部分82L2，并且第二组隔离结构69将第二组有源区域结构82R分隔为第一部分82R1和第二部分82R2。
在一些实施例中，在操作1470之后的操作中，制造穿过层间电介质材料层1510的各种通孔连接件，并且在层间电介质材料层1510的顶上制造各种布线导线。在图10B所示的示例实施例中，制造通孔连接件VG以用于将栅极导体142和148与水平导线HC1连接。
图16是根据一些实施例的电子设计自动化(EDA)系统1600的框图。
在一些实施例中，EDA系统1600包括APR系统。根据一个或多个实施例，本文描述的用于设计表示电线布线布置的布局图的方法例如根据一些实施例可使用EDA系统1600来实施。
在一些实施例中，EDA系统1600是通用计算设备，包括硬件处理器1602和非暂态计算机可读存储介质1604。除其他之外，存储介质1604被编码有(即，存储有)计算机程序代码1606(即，一组可执行指令)。硬件处理器1602执行指令1606(至少部分地)表示实现根据一个或多个实施例的本文描述的方法(在下文中，所提及的过程和/或方法)的一部分或全部的EDA工具。
处理器1602经由总线1608电耦合至计算机可读存储介质1604。处理器1602还经由总线1608电耦合至I/O接口1610。网络接口1612还经由总线1608电耦合至处理器1602。网络接口1612连接到网络1614，使得处理器1602和计算机可读存储介质1604能够经由网络1614连接到外部元件。处理器1602被配置为执行编码在计算机可读存储介质1604中的计算机程序代码1606，以使得系统1600可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器1602是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1604是电的、磁的、光的、电磁的、红外的、和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1604包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1604包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1604存储计算机程序代码1606，该计算机程序代码1606被配置为使得系统1600(其中这种执行(至少部分地)表示EDA工具)可用于执行所提及的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质1604还存储有助于执行所提及的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1604存储标准单元的库1607，包括本文所公开的这类标准单元。在一个或多个实施例中，存储介质1604存储与本文所公开的一个或多个布局相对应的一个或多个布局图1609。
EDA系统1600包括I/O接口1610。I/O接口1610耦合到外部电路。在一个或多个实施例中，I/O接口1610包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传达给处理器1602。
EDA系统1600还包括耦合到处理器1602的网络接口1612。网络接口1612允许系统1600与一个或多个其他计算机系统连接到的网络1614进行通信。网络接口1612包括无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统1600中实现所提及的过程和/或方法的一部分或全部。
系统1600被配置为通过I/O接口1610来接收信息。通过I/O接口1610接收到的信息包括指令、数据、设计规则、标准单元的库、和/或用于由处理器1602处理的其他参数中的一个或多个。经由总线1608将信息传送到处理器1602。EDA系统1600被配置为通过I/O接口1610接收与UI有关的信息。该信息作为用户界面(UI)1642存储在计算机可读介质1604中。
在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为附加软件应用的一部分的软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所提及的过程和/或方法中的至少一个被实现为EDA工具的一部分的软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为EDA系统1600使用的软件应用。在一些实施例中，使用诸如可从CADENCEDESIGN SYSTEMS公司获得的
Figure BDA0003145406470000321
之类的工具或其他合适的布图生成工具，来生成包括标准单元的布图。
在一些实施例中，过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如DVD之类的光盘、诸如硬盘之类的磁盘、诸如ROM、RAM、存储卡等之类的半导体存储器中的一个或多个。
图17是根据一些实施例的集成电路(IC)制造系统1700以及相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1700来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一者。
在图17中，IC制造系统1700包括在与制造IC器件1760有关的设计、开发、和制造周期和/或服务中彼此相互作用的实体，例如设计室1720、掩模室1730、和IC制造商/制造者(“fab”)1750。系统1700中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1720、掩模室1730和IC fab 1750中的两个或更多个由单个大公司拥有。在一些实施例中，设计室1720、掩模室1730和IC fab 1750中的两个或更多个在公共设施中共存，并且使用公共资源。
设计室(或设计团队)1720生成IC设计布局图1722。IC设计布局图1722包括为IC器件1760设计的各种几何图案。几何图案对应于构成要制造的IC器件1760的各种组件的金属、氧化物或半导体层的图案。各个层组合以形成各种IC功能。例如，IC设计布局图1722的一部分包括要在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中形成的各种IC特征，例如有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔、和用于焊盘的开口。设计室1720实现适当的设计过程以形成IC设计布局图1722。设计过程包括逻辑设计、物理设计、或布图和布线操作中的一个或多个。IC设计布局图1722被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1722可以用GDSII文件格式或DFII文件格式表达。
掩模室1730包括数据准备1732和掩模制造1744。掩模室1730使用IC设计布局图1722来制造一个或多个掩模1745，以用于根据IC设计布局图1722来制造IC器件1760的各个层。掩模室1730执行掩模数据准备1732，其中IC设计布局图1722被转换为代表性数据文件(“RDF”)。掩模数据准备1732提供RDF以用于掩模制造1744。掩模制造1744包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版(reticle))1745或半导体晶圆1753。IC设计布局图1722由掩模数据准备1732处理，以符合掩模写入器的特定特性和/或ICfab 1750的要求。在图17中，掩模数据准备1732和掩模制造1744被示为单独的元件。在一些实施例中，掩模数据准备1732和掩模制造1744可以被统称为掩模数据准备。
在一些实施例中，掩模数据准备1732包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由于衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图1722。在一些实施例中，掩模数据准备1732包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1732包括掩模规则检查器(MRC)，该MRC使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1722，该组掩模创建规则包括某些几何和/或连接性限制以确保足够的余量，以考虑半导体制造工艺等中的可变性等。在一些实施例中，MRC修改IC设计布局图1722以补偿掩模制造1744期间的限制，其可以撤消由OPC执行的修改的一部分以满足掩模创建规则。
在一些实施例中，掩模数据准备1732包括光刻工艺检查(LPC)，其模拟将由IC fab1750实现以制造IC器件1760的处理。LPC基于IC设计布局图1722来模拟该处理以创建模拟制造器件，例如IC器件1760。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，投影对比度、焦距深度(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1722。
应当理解，为了清楚起见，已经简化了对掩模数据准备1732的以上描述。在一些实施例中，数据准备1732包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1722。另外，可以用各种不同的顺序来执行在数据准备1732期间应用于IC设计布局图1722的处理。
在掩模数据准备1732之后以及在掩模制造1744期间，基于修改的IC设计布局图1722来制造掩模1745或掩模组1745。在一些实施例中，掩模制造1744包括基于IC设计布局图1722执行一个或多个光刻曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机制基于修改的IC设计布局图1722来在掩模(光掩模或掩模版)1745上形成图案。掩模1745可以用各种技术形成。在一些实施例中，使用二元技术来形成掩模1745。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外线(UV)束)被不透明区域阻挡并且透射穿过透明区域。在一个示例中，掩模1745的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术来形成掩模1745。在掩模1745的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或调整PSM。由掩模制造1744生成的(一个或多个)掩模被用于各种工艺。例如，这类(一个或多个)掩模被用于离子注入工艺中以在半导体晶圆1753中形成各种掺杂区域，被用于蚀刻工艺中以在半导体晶圆1753中形成各种蚀刻区域，和/或被用于其他合适的工艺中。
IC fab 1750是IC制造企业，其包括用于制造各种不同的IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1750是半导体铸造厂。例如，可以有一个制造工厂用于多个IC产品的前段制造(前段制程(FEOL)制造)，而第二制造工厂可以为IC产品的互连和封装提供后段制造(后段制程(BEOL)制造)，并且第三制造工厂可以为铸造业务提供其他服务。
IC fab 1750包括制造工具1752，该制造工具1752被配置为对半导体晶圆1753执行各种制造操作，使得根据(一个或多个)掩模(例如，掩模1745)来制造IC器件1760。在各种实施例中，制造工具1752包括下列项中的一者或多者：晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统、或能够执行本文所讨论的一个或多个制造工艺的其他制造设备。
IC fab 1750使用由掩模室1730制造的(一个或多个)掩模1745来制造IC器件1760。因此，IC fab 1750至少间接地使用IC设计布局图1722来制造IC器件1760。在一些实施例中，由IC fab 1750使用(一个或多个)掩模1745来制造半导体晶圆1753以形成IC器件1760。在一些实施例中，IC制造包括至少间接基于IC设计布局图1722执行一个或多个光刻曝光。半导体晶圆1753包括在其上形成有材料层的硅衬底或其他合适衬底。半导体晶圆1753还包括(在后续制造步骤中形成的)各种掺杂区域、电介质特征、多层互连等中的一个或多个。
关于集成电路(IC)制造系统(例如，图17的系统1700)以及相关联的IC制造流程的细节可在下列文献中找到：例如，于2016年2月9日授权的美国专利号9,256,709、于2015年10月1日公布的美国授权前公告号20150278429、于2014年2月6日公布的美国授权前公告号20140040838、以及于2007年8月21日授权的美国专利号7,260,442，它们在此通过引用以其整体并入本文。
本公开的一个方面涉及一种集成电路。集成电路包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构。中间有源区域结构与第一组有源区域结构和第二组有源区域结构沿着第一方向对准。集成电路还包括主电路、第一组电路和第二组电路。主电路包括第一边界栅极导体、第二边界栅极导体、以及在第一边界栅极导体和第二边界栅极导体之间的分隔开等于接触多晶间距(“CPP”)的间距距离的相邻栅极导体。第一边界栅极导体在中间有源区域结构的第一端处与中间有源区域结构相交。第二边界栅极导体在中间有源区域结构的第二端处与中间有源区域结构相交。第一组电路包括：第一组边界栅极导体，在第一组有源区域结构的第一端处与第一组有源区域结构相交；以及第一组隔离结构，将第一组有源区域结构分隔为在第一组电路中的第一部分和在第一相邻电路中的第二部分。第一组边界栅极导体与主电路中的第一边界栅极导体分隔开一个CPP的间距距离。第一组隔离结构沿着第一方向的宽度小于CPP的一半。第二组电路包括：第二组边界栅极导体，在第二组有源区域结构的第一端处与第二组有源区域结构相交；以及第二组隔离结构，将第二组有源区域结构分隔为在第二组电路中的第一部分和在第二相邻电路中的第二部分。第二组边界栅极导体与主电路中的第二边界栅极导体分隔开一个CPP的间距距离。第二组隔离结构沿着第一方向的宽度小于CPP的一半。
本公开的另一方面涉及一种方法。方法包括：在绝缘体支撑件上制造有源区域半导体结构；制造与有源区域半导体结构相交的栅极导体；以及制造与有源区域半导体结构相交的端子导体。方法还包括：将有源区域半导体结构划分为多个有源区域半导体结构，该多个有源区域半导体结构包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构。通过对有源区域半导体结构进行划分，方法包括：在中间有源区域结构的第一端处形成第一边界栅极导体，在中间有源区域结构的第二端处形成第二边界栅极导体，在第一组有源区域结构的第一端处形成第一组边界栅极导体，并且在第二组有源区域结构的第一端处形成第二组边界栅极导体。方法还包括：沉积覆盖中间有源区域结构、第一组有源区域结构、第二组有源区域结构和栅极导体的层间电介质材料。方法还包括：在去除第一栅极导体之后形成第一沟槽以将第一组有源区域结构划分为第一部分和第二部分，并且在去除第二栅极导体之后形成第二沟槽以将第二组有源区域结构划分为第一部分和第二部分。方法还包括：在第一沟槽中形成第一组隔离结构，并且在第二沟槽中形成第二组隔离结构。
本公开的另一方面仍然涉及一种集成电路。集成电路包括在第一组第一类型有源区域结构和第二组第一类型有源区域结构之间的中间第一类型有源区域结构。中间第一类型有源区域结构与第一组第一类型有源区域结构和第二组第一类型有源区域结构沿着第一方向对准。集成电路还包括主电路、第一组电路和第二组电路。主电路包括：第一边界栅极导体，在中间第一类型有源区域结构的第一端处与中间第一类型有源区域结构相交；以及相邻栅极导体，分隔开等于接触多晶间距(“CPP”)的间距距离。第一组电路包括：第一组边界栅极导体，在第一组第一类型有源区域结构的第一端处与第一组第一类型有源区域结构相交；以及第一组隔离结构，将第一组第一类型有源区域结构分隔为在第一组电路中的第一部分和在第一相邻电路中的第二部分。第一组边界栅极导体与主电路中的第一边界栅极导体分隔开一个CPP的间距距离。第一组隔离结构沿着第一方向的宽度小于CPP的一半。第二组电路包括：第二组隔离结构，将第二组第一类型有源区域结构分隔为在第二组电路中的第一部分和在第二相邻电路中的第二部分。第二组隔离结构沿着第一方向的宽度小于CPP的一半。
本领域普通技术人员将容易地看到，所公开的一个或多个实施例实现了上面阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够设想本文广泛公开的各种变化、等同物的替代、以及各种其他实施例。因此，旨在授予的保护仅受限于所附权利要求及其等同物中包含的限定。
示例
示例1.一种集成电路，包括：中间有源区域结构，在第一组有源区域结构和第二组有源区域结构之间，其中，所述中间有源区域结构与所述第一组有源区域结构和所述第二组有源区域结构沿着第一方向对准；主电路，包括：第一边界栅极导体，在所述中间有源区域结构的第一端处与所述中间有源区域结构相交，第二边界栅极导体，在所述中间有源区域结构的第二端处与所述中间有源区域结构相交，以及相邻栅极导体，分隔开等于所述第一边界栅极导体和所述第二边界栅极导体之间的接触多晶间距(“CPP”)的间距距离；第一组电路，包括：第一组边界栅极导体，在所述第一组有源区域结构的第一端处与所述第一组有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及第一组隔离结构，将所述第一组有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及第二组电路，包括：第二组边界栅极导体，在所述第二组有源区域结构的第一端处与所述第二组有源区域结构相交，并与所述主电路中的第二边界栅极导体分隔开一个CPP的间距距离，以及第二组隔离结构，将所述第二组有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
示例2.根据示例1所述的集成电路，其中：所述第一组边界栅极导体与所述第一组隔离结构之间的间距距离等于或大于两个CPP；并且所述第二组边界栅极导体与所述第二组隔离结构之间的间距距离等于或大于两个CPP。
示例3.根据示例2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：一个或多个栅极导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
示例4.根据示例2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：一个或多个虚设栅极导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
示例5.根据示例2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：一个或多个端子导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
示例6.根据示例1所述的集成电路，其中：所述第一相邻电路具有第一栅极导体，在第一晶体管的第一沟道区域处与所述第一组有源区域结构的第二部分相交，并且其中，所述第一栅极导体与所述第一组隔离结构分隔开一个CPP的间距距离；并且所述第二相邻电路具有第二栅极导体，在第二晶体管的第二沟道区域处与所述第二组有源区域结构的第二部分相交，并且其中，所述第二栅极导体与所述第二组隔离结构分隔开一个CPP的间距距离。
示例7.根据示例6所述的集成电路，其中：所述第一相邻电路还包括第一端子导体，在所述第一组隔离结构和所述第一沟道区域之间的第一端子区域处与所述第一组有源区域结构的第二部分相交；并且所述第二相邻电路还包括第二端子导体，在所述第二组隔离结构和所述第二沟道区域之间的第二端子区域处与所述第二组有源区域结构的第二部分相交。
示例8.一种用于形成半导体结构的方法，包括：在绝缘体支撑件上制造有源区域半导体结构；制造与所述有源区域半导体结构相交的栅极导体；制造与所述有源区域半导体结构相交的端子导体；将所述有源区域半导体结构划分为多个有源区域半导体结构，所述多个有源区域半导体结构包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构，使得在所述中间有源区域结构的第一端处形成第一边界栅极导体，在所述中间有源区域结构的第二端处形成第二边界栅极导体，在所述第一组有源区域结构的第一端处形成第一组边界栅极导体，并且在所述第二组有源区域结构的第一端处形成第二组边界栅极导体；沉积覆盖所述中间有源区域结构、所述第一组有源区域结构、所述第二组有源区域结构和所述栅极导体的层间电介质材料；在去除第一栅极导体之后形成第一沟槽以将所述第一组有源区域结构划分为第一部分和第二部分，并且在去除第二栅极导体之后形成第二沟槽以将所述第二组有源区域结构划分为第一部分和第二部分；以及在所述第一沟槽中形成第一组隔离结构，并且在所述第二沟槽中形成第二组隔离结构。
示例9.根据示例8所述的方法，其中，相邻栅极导体分隔开等于接触多晶间距(“CPP”)的间距距离，并且其中，划分所述有源区域半导体结构包括：形成分隔开一个CPP的所述第一边界栅极导体和所述第一组边界栅极导体；以及形成分隔开一个CPP的所述第二边界栅极导体和所述第二组边界栅极导体。
示例10.根据示例8所述的方法，其中，形成所述第一沟槽并且形成所述第二沟槽包括：形成延伸到所述绝缘体支撑件中的所述第一沟槽；以及形成延伸到所述绝缘体支撑件中的所述第二沟槽。
示例11.一种集成电路，包括：中间第一类型有源区域结构，在第一组第一类型有源区域结构和第二组第一类型有源区域结构之间，其中，所述中间第一类型有源区域结构与所述第一组第一类型有源区域结构和所述第二组第一类型有源区域结构沿着第一方向对准；主电路，包括：第一边界栅极导体，在所述中间第一类型有源区域结构的第一端处与所述中间第一类型有源区域结构相交，以及相邻栅极导体，分隔开等于接触多晶间距(“CPP”)的间距距离；第一组电路，包括：第一组边界栅极导体，在所述第一组第一类型有源区域结构的第一端处与所述第一组第一类型有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及第一组隔离结构，将所述第一组第一类型有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及第二组电路，包括：第二组隔离结构，将所述第二组第一类型有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
示例12.根据示例11所述的集成电路，其中：主电路还包括第二边界栅极导体，在所述中间第一类型有源区域结构的第二端处与所述中间第一类型有源区域结构相交；并且所述第二组电路还包括第二组边界栅极导体，在所述第二组第一类型有源区域结构的第一端处与所述第二组第一类型有源区域结构相交，并与所述主电路中的第二边界栅极导体分隔开一个CPP的间距距离。
示例13.根据示例11所述的集成电路，其中：所述主电路还包括边界隔离结构，在所述中间第一类型有源区域结构的第二端处与所述中间第一类型有源区域结构端接；并且所述第二组电路中的所述第二组第一类型有源区域结构通过所述边界隔离结构与所述主电路中的所述中间第一类型有源区域结构连结。
示例14.根据示例11所述的集成电路，还包括：中间第二类型有源区域结构，在第一组第二类型有源区域结构和第二组第二类型有源区域结构之间，其中，所述中间第二类型有源区域结构与所述第一组第二类型有源区域结构和所述第二组第二类型有源区域结构沿着所述第一方向对准；并且其中，所述主电路包括第一类型晶体管和第二类型晶体管，所述第一类型晶体管在所述中间第一类型有源区域结构中具有第一类型沟道区域，并且所述第二类型晶体管在所述中间第二类型有源区域结构中具有第二类型沟道区域。
示例15.根据示例14所述的集成电路，其中，所述中间第二类型有源区域结构在所述第一方向上与所述第一组第二类型有源区域结构或所述第二组第二类型有源区域中的至少一者分隔开超过所述CPP的一半的距离。
示例16.根据示例14所述的集成电路，其中，所述中间第二类型有源区域结构与所述第一组第二类型有源区域结构或所述第二组第二类型有源区域中的至少一者连结，以形成连续的第二类型有源区域结构。
示例17.根据示例16所述的集成电路，所述主电路还包括虚设栅极导体，在所述主电路的边界处与所述连续的第二类型有源区域结构相交。
示例18.根据示例17所述的集成电路，其中：所述主电路还包括边界隔离结构，在所述中间第一类型有源区域结构的第二端处与所述中间第一类型有源区域结构端接，所述边界隔离结构将所述主电路中的所述中间第一类型有源区域结构与所述第二组第一类型有源区域结构连结；并且所述主电路的边界处的所述虚设栅极导体与所述边界隔离结构沿着垂直于所述第一方向的第二方向对准。
示例19.根据示例14所述的集成电路，其中，所述第一边界栅极导体还在所述中间第二类型有源区域结构的第一端处与所述中间第二类型有源区域结构相交。
示例20.根据示例14所述的集成电路，其中，所述第一边界栅极导体包括第一栅极导体片段，在所述中间第一类型有源区域结构的第一端处与所述中间第一类型有源区域结构相交，并且其中，所述第一边界栅极导体还包括第二栅极导体片段，与所述第一栅极导体片段分隔开，并且其中，所述第二栅极导体片段在所述中间第二类型有源区域结构的第一端处与所述中间第二类型有源区域结构相交。

Claims (10)

1.一种集成电路，包括：
中间有源区域结构，在第一组有源区域结构和第二组有源区域结构之间，其中，所述中间有源区域结构与所述第一组有源区域结构和所述第二组有源区域结构沿着第一方向对准；
主电路，包括：
第一边界栅极导体，在所述中间有源区域结构的第一端处与所述中间有源区域结构相交，
第二边界栅极导体，在所述中间有源区域结构的第二端处与所述中间有源区域结构相交，以及
相邻栅极导体，分隔开等于所述第一边界栅极导体和所述第二边界栅极导体之间的接触多晶间距(“CPP”)的间距距离；
第一组电路，包括：
第一组边界栅极导体，在所述第一组有源区域结构的第一端处与所述第一组有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及
第一组隔离结构，将所述第一组有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及
第二组电路，包括：
第二组边界栅极导体，在所述第二组有源区域结构的第一端处与所述第二组有源区域结构相交，并与所述主电路中的第二边界栅极导体分隔开一个CPP的间距距离，以及
第二组隔离结构，将所述第二组有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
2.根据权利要求1所述的集成电路，其中：
所述第一组边界栅极导体与所述第一组隔离结构之间的间距距离等于或大于两个CPP；并且
所述第二组边界栅极导体与所述第二组隔离结构之间的间距距离等于或大于两个CPP。
3.根据权利要求2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：
一个或多个栅极导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
4.根据权利要求2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：
一个或多个虚设栅极导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
5.根据权利要求2所述的集成电路，其中，所述第一组电路和所述第二组电路中的每一者包括：
一个或多个端子导体，与所述第一组有源区域结构或所述第二组有源区域结构相交。
6.根据权利要求1所述的集成电路，其中：
所述第一相邻电路具有第一栅极导体，在第一晶体管的第一沟道区域处与所述第一组有源区域结构的第二部分相交，并且其中，所述第一栅极导体与所述第一组隔离结构分隔开一个CPP的间距距离；并且
所述第二相邻电路具有第二栅极导体，在第二晶体管的第二沟道区域处与所述第二组有源区域结构的第二部分相交，并且其中，所述第二栅极导体与所述第二组隔离结构分隔开一个CPP的间距距离。
7.根据权利要求6所述的集成电路，其中：
所述第一相邻电路还包括第一端子导体，在所述第一组隔离结构和所述第一沟道区域之间的第一端子区域处与所述第一组有源区域结构的第二部分相交；并且
所述第二相邻电路还包括第二端子导体，在所述第二组隔离结构和所述第二沟道区域之间的第二端子区域处与所述第二组有源区域结构的第二部分相交。
8.一种用于形成半导体结构的方法，包括：
在绝缘体支撑件上制造有源区域半导体结构；
制造与所述有源区域半导体结构相交的栅极导体；
制造与所述有源区域半导体结构相交的端子导体；
将所述有源区域半导体结构划分为多个有源区域半导体结构，所述多个有源区域半导体结构包括在第一组有源区域结构和第二组有源区域结构之间的中间有源区域结构，使得在所述中间有源区域结构的第一端处形成第一边界栅极导体，在所述中间有源区域结构的第二端处形成第二边界栅极导体，在所述第一组有源区域结构的第一端处形成第一组边界栅极导体，并且在所述第二组有源区域结构的第一端处形成第二组边界栅极导体；
沉积覆盖所述中间有源区域结构、所述第一组有源区域结构、所述第二组有源区域结构和所述栅极导体的层间电介质材料；
在去除第一栅极导体之后形成第一沟槽以将所述第一组有源区域结构划分为第一部分和第二部分，并且在去除第二栅极导体之后形成第二沟槽以将所述第二组有源区域结构划分为第一部分和第二部分；以及
在所述第一沟槽中形成第一组隔离结构，并且在所述第二沟槽中形成第二组隔离结构。
9.根据权利要求8所述的方法，其中，相邻栅极导体分隔开等于接触多晶间距(“CPP”)的间距距离，并且其中，划分所述有源区域半导体结构包括：
形成分隔开一个CPP的所述第一边界栅极导体和所述第一组边界栅极导体；以及
形成分隔开一个CPP的所述第二边界栅极导体和所述第二组边界栅极导体。
10.一种集成电路，包括：
中间第一类型有源区域结构，在第一组第一类型有源区域结构和第二组第一类型有源区域结构之间，其中，所述中间第一类型有源区域结构与所述第一组第一类型有源区域结构和所述第二组第一类型有源区域结构沿着第一方向对准；
主电路，包括：
第一边界栅极导体，在所述中间第一类型有源区域结构的第一端处与所述中间第一类型有源区域结构相交，以及
相邻栅极导体，分隔开等于接触多晶间距(“CPP”)的间距距离；
第一组电路，包括：
第一组边界栅极导体，在所述第一组第一类型有源区域结构的第一端处与所述第一组第一类型有源区域结构相交，并与所述主电路中的第一边界栅极导体分隔开一个CPP的间距距离，以及
第一组隔离结构，将所述第一组第一类型有源区域结构分隔为在所述第一组电路中的第一部分和在第一相邻电路中的第二部分，其中，所述第一组隔离结构沿着所述第一方向的宽度小于所述CPP的一半；以及
第二组电路，包括：
第二组隔离结构，将所述第二组第一类型有源区域结构分隔为在所述第二组电路中的第一部分和在第二相邻电路中的第二部分，其中，所述第二组隔离结构沿着所述第一方向的宽度小于所述CPP的一半。
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