TWI707473B - 半導體裝置以及其製作方法 - Google Patents

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Abstract

一種半導體裝置包括一半導體基底、一淺溝隔離結構、複數個閘極電極以及一閘極隔離結構。半導體基底包括複數個鰭狀結構，各鰭狀結構沿一第一方向延伸。淺溝隔離結構設置於半導體基底上且設置於鰭狀結構之間。閘極電極設置於半導體基底以及淺溝隔離結構上，各閘極電極係沿一第二方向延伸且跨越設置於至少一鰭狀結構上。閘極隔離結構於第二方向上設置於兩相鄰之閘極電極之間，且閘極隔離結構之底面係低於淺溝隔離結構之頂面。

Description

半導體裝置以及其製作方法
本發明係關於一種半導體裝置以及其製作方法，尤指一種具有閘極隔離結構之半導體裝置以及其製作方法。
隨著場效電晶體(field effect transistors，FETs)元件尺寸持續地縮小，習知的平面式(planar)場效電晶體元件之發展已面臨到製程上的極限。因此，為了克服製程限制，以非平面(non-planar)之場效電晶體元件例如鰭式場效電晶體(fin field effect transistor，FinFET)元件來取代平面電晶體元件已成為目前業界之發展趨勢。然而，鰭式場效電晶體的製程步驟相對來說較為繁雜，因此如何有效地簡化製程而降低生產成本一直是相關業界的努力方向。
本發明提供了一種半導體裝置以及其製作方法，將位於相鄰閘極電極之間的閘極隔離結構朝向半導體基底的方向延伸而部分位於半導體基底上之淺溝隔離結構的下方，藉此使得閘極隔離結構除了可用以隔離閘極電極之外，亦可用以隔離半導體基底中或/及半導體基底上的其他部件，進而達到簡化結構與簡化相關製程的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置，包括一半導體基底、一淺溝隔離結構、複數個閘極電極以及一閘極隔離結構。半導體基底包括複數個鰭狀結構，且各鰭狀結構係沿一第一方向延伸。淺溝隔離結構設置於半導體基底上且設置於多個鰭狀結構之間。閘極電極設置於半導體基底以及淺溝隔離結構上，各閘極電極係沿一第二方向延伸且跨越設置於至少一個鰭狀結構上。閘極隔離結構係於第二方向上設置於相鄰之兩閘極電極之間，且閘極隔離結構之一底面係低於淺溝隔離結構之一頂面。
根據本發明之一實施例，本發明還提供了一種半導體裝置的製作方法，包括下列步驟。首先，提供一半導體基底，半導體基底包括複數個鰭狀結構，且各鰭狀結構係沿一第一方向延伸。於半導體基底上形成一淺溝隔離結構，且淺溝隔離結構係位於多個鰭狀結構之間。於半導體基底以及淺溝隔離結構上形成複數個閘極結構，各閘極結構係沿一第二方向延伸，且各閘極結構係跨越設置於至少一個鰭狀結構上。形成一閘極隔離結構，閘極隔離結構係將至少一個閘極結構分割成兩個閘極電極，且閘極隔離結構之一底面係低於淺溝隔離結構之一頂面。
在本發明之半導體裝置以及其製作方法中，閘極隔離結構係將至少一個閘極結構分割成兩個閘極電極，且閘極隔離結構之底面係低於淺溝隔離結構之頂面。此外，朝向半導體基底之方向延伸的閘極隔離結構除了可用以隔離閘極電極，亦可用以切割半導體基底中的鰭狀結構，藉此達到簡化以及整合製程的效果。
10:半導體基底
10F:鰭狀結構
10R:凹陷部
10S:次鰭狀結構
10T:第二頂面
20:淺溝隔離結構
20B:第一底面
20T:第一頂面
30:閘極結構
30E:閘極電極
31:閘極材料層
32:蓋層
39:側壁子
40:圖案化遮罩層
40H:開口
50:凹槽
51:第一部
52:第二部
52B:第二底面
53:第三部
53B:第四底面
60:閘極隔離結構
60M:絕緣材料
61:第一段
62:第二段
62B:第三底面
63:第三段
63B:第五底面
101-104:半導體裝置
D1:第一方向
D2:第二方向
D3:垂直方向
W51:第一寬度
W52:第二寬度
W53:第三寬度
W61:第四寬度
W62:第五寬度
W63:第六寬度
第1圖至第8圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖；第3圖繪示了第1圖之後的製作方法示意圖；第4圖為沿第3圖中B-B’剖線所繪示之剖面示意圖；第5圖繪示了第3圖之後的製作方法示意圖；第6圖為沿第5圖中C-C’剖線所繪示之剖面示意圖；第7圖繪示了第5圖之後的製作方法示意圖；
第8圖為沿第7圖中D-D’剖線所繪示之剖面示意圖。
第9圖所繪示為本發明第二實施例之半導體裝置的示意圖。
第10圖所繪示為本發明第三實施例之半導體裝置的示意圖。
第11圖與第12圖所繪示為本發明第四實施例之半導體裝置的製作方法示意圖，
其中第12圖繪示了第11圖之後的製作方法示意圖。
請參閱第1圖至第8圖。第1圖至第8圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖。其中，第1圖、第3圖、第5圖以及第7圖為上視圖，第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖，第4圖為沿第3圖中B-B’剖線所繪示之剖面示意圖，第6圖為沿第5圖中C-C’剖線所繪示之剖面示意圖，而第8圖為沿第7圖中D-D’剖線所繪示之剖面示意圖。本實施例之半導體裝置的製作方法包括下列步驟。如第1圖與第2圖所示，提供一半導體基底10，提供一半導體基底10，半導體基底10包括複數個鰭狀結構10F，且各鰭狀結構10F係沿 一第一方向D1延伸。此外，鰭狀結構10F可沿一第二方向D2重複排列，且第一方向D1大體上與第二方向D2正交，但並不以此為限。本實施例之半導體基底10可包括矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底，但並不以此為限。鰭狀結構10F可經由對半導體基底10進行圖案化製程(例如多重曝光製程)而形成。然後，於半導體基底10上形成一淺溝隔離(shallow trench isolation，STI)結構20，淺溝隔離結構20係位於多個鰭狀結構10F之間。淺溝隔離結構20的材料可包括氧化矽或其他適合的絕緣材料，而淺溝隔離結構20的製作方法可包括但不限於下列步驟。首先，在形成鰭狀結構10F之後先形成一絕緣材料以覆蓋鰭狀結構10F，接著再藉由例如一化學機械研磨(chemical mechanical polish，CMP)製程將過多的絕緣材料移除而使此絕緣材料於一垂直方向D3上的高度與鰭狀結構10F的高度大體上相等，然後再對此絕緣材料進行一凹入蝕刻(recessing)製程，用以降低此絕緣材料於垂直方向D3上的高度而形成淺溝隔離結構20，故鰭狀結構10F的上部係暴露於淺溝隔離結構20之外。換句話說，各鰭狀結構10F的頂面係高於淺溝隔離結構20的頂面(例如第2圖中所示之第一頂面20T)。
然後，於半導體基底10以及淺溝隔離結構20上形成複數個閘極結構30，各閘極結構30可沿第二方向D2延伸，且各閘極結構30係跨越設置於至少一個鰭狀結構10F上。在一些實施例中，各閘極結構30可包括一閘極材料層31以及一蓋層32，閘極材料層31可包括多晶矽、非晶矽、金屬材料或其他適合閘極材料。舉例來說，各閘極結構30可為用以於後續進行取代金屬閘極(replacement metal gate，RMG)製程之虛置閘極結構，但並不以此為限。
接著，如第3圖至第8圖所示，形成一閘極隔離結構60，閘極隔離結 構60係將至少一個閘極結構30分割成兩個閘極電極30E，且閘極隔離結構60之一底面(例如第8圖中所示之第三底面62B)係低於淺溝隔離結構20之第一頂面20T。本實施例之閘極隔離結構60的製作方法可包括但不限於下列步驟。首先，如第3圖與第4圖所示，形成一圖案化遮罩層40，圖案化遮罩層40係覆蓋部分之閘極結構30以及部分之淺溝隔離結構20，且圖案化遮罩層40可包括一開口40H，而開口40H係暴露出部分之閘極結構30。此外，於圖案化遮罩層40形成之前，可於各閘極結構30的側壁上形成一側壁子(sidewall spacer)39，但並不以此為限。在一些實施例中，開口40H可沿第一方向D1延伸而暴露出部分之側壁子39以及部分之鰭狀結構10F，但本發明並不以此為限。在一些實施例中，圖案化遮罩層40之開口40H亦可僅暴露出部分之閘極結構30而未暴露出側壁子39或/及鰭狀結構10F。
然後，如第3圖至第6圖所示，利用圖案化遮罩層40進行一蝕刻製程而形成一凹槽50。凹槽50係貫穿之後形成之閘極隔離結構(第3圖至第6圖未繪示)所對應之閘極結構30。值得說明的是，在一些實施例中，圖案化遮罩層40之開口40H係於垂直方向D3上對應其中一個鰭狀結構10F，故利用圖案化遮罩層40所形成之凹槽50係形成於此鰭狀結構10F上。此外，部分之鰭狀結構10F係被形成凹槽50之步驟移除。換句話說，在一些實施例中，凹槽50係將開口40H所對應之部分的閘極結構30移除之後，繼續向下將對應之鰭狀結構10F的部分區域移除而形成。舉例來說，凹槽50可包括一第一部51以及一第二部52。第二部52係位於第一部51之下，且第二部52係與第一部51相連。凹槽50之第一部51係位於閘極結構30中，而第二部52係低於淺溝隔離結構20之第一頂面20T。更明確地說，第二部52可被視為於凹槽50中低於第一頂面20T所處之一水平面下方的部分，而第一部51可被視為凹槽50貫穿閘極結構30的部分。為了確保圖案化遮罩層40之開 口40H與鰭狀結構10F的對應狀況，開口40H於第二方向D2上的寬度較佳係大於鰭狀結構10F的寬度。此外，由於第二部52係藉由將部分之鰭狀結構10F(例如鰭狀結構10F之上部)移除而形成，且上述之形成凹槽50的蝕刻製程較佳係對於鰭狀結構10F與淺溝隔離結構20之間有較高的蝕刻選擇比，故凹槽50之第一部51於第二方向D2上之寬度(例如第6圖中所示之第一寬度W51)較佳係大於第二部52之寬度(例如第6圖中所示之第二寬度W52)，且第一部51與第二部52之間可以自對準(self-aligned)的方式形成，但並不以此為限。
在本實施例中，圖案化遮罩層40之開口40H所對應之鰭狀結構10F係於上述之形成凹槽50的蝕刻製程中被移除而於此鰭狀結構10F中形成一凹陷部10R，故此鰭狀結構10F之凹陷部10R係於垂直方向D3上與凹槽50對應。此外，本實施例之凹陷部10R的頂面(例如第6圖中所示之第二頂面10T)雖於垂直方向D3上低於淺溝隔離結構20的第一頂面20T，但凹陷部10R的第二頂面10T仍高於淺溝隔離結構20的底面(例如第6圖中所示之第一底面20B)，故凹槽50之第二部52的底面(例如第6圖中所示之第二底面52B)亦係低於淺溝隔離結構20的第一頂面20T且高於淺溝隔離結構20之第一底面20B。
接著，如第7圖與第8圖所示，將一絕緣材料60M填入凹槽50而形成閘極隔離結構60。絕緣材料60M可包括氧化矽、氮化矽、氮氧化矽或其他適合之絕緣材料。由於閘極隔離結構60係藉由將絕緣材料60M填入上述之凹槽50中所形成，故閘極隔離結構60係形成於凹槽50所對應之鰭狀結構10F之凹陷部10R上，且閘極隔離結構60可包括位於上述之凹槽50的第一部中的第一段61以及位於上述之凹槽50的第二部中的第二段62。閘極隔離結構60之第一段61係與第二段62直接相連，而第二段62係設置於第一段61之下，且第二段62係低於淺溝隔離結 構20之第一頂面20T。此外，在一些實施例中，上述之形成凹槽50的蝕刻製程可未對於側壁子39產生蝕刻或對於側壁子39具有較低的蝕刻率，故對應凹槽50之鰭狀結構10F可被凹槽50分割成兩個次鰭狀結構10S位於側壁子39之下，且閘極隔離結構60係將兩個次鰭狀結構10S互相分離。換句話說，對應閘極隔離結構60之鰭狀結構10F可包括凹陷部10R以及兩個次鰭狀結構10S，而兩個次鰭狀結構10S係於第一方向D1上相鄰設置。凹陷部10R於第一方向D1上設置於兩個次鰭狀結構10S之間，而閘極隔離結構60係設置於凹陷部10R上，故閘極隔離結構60係於第一方向D1上設置於兩個次鰭狀結構10S之間。在一些實施例中，未被閘極結構30覆蓋且被圖案化遮罩層之開口所暴露之鰭狀結構10F的部分亦會被形成凹槽50之蝕刻製程所部分蝕刻。換句話說，形成凹槽50之蝕刻製程亦可同時用於對部分之鰭狀結構10F產生切割(fin cut)效果，而閘極隔離結構60亦可當作隔離同一鰭狀結構10F上兩相鄰之半導體元件(例如鰭式場效電晶體)之間的擴散阻斷(diffusion break)，藉此達到結構以及製程之整合與簡化的效果。
藉由上述之製作方法，可形成如第7圖與第8圖所示之半導體裝置101。半導體裝置101包括半導體基底10、淺溝隔離結構20、複數個閘極電極30E以及閘極隔離結構60。半導體基底10包括複數個鰭狀結構10F，且各鰭狀結構10F係沿第一方向D1延伸。淺溝隔離結構20設置於半導體基底10上且設置於多個鰭狀結構10F之間。閘極電極30E設置於半導體基底10以及淺溝隔離結構20上，各閘極電極30E係沿第二方向D2延伸且跨越設置於至少一個鰭狀結構10F上。閘極隔離結構60係於第二方向D2上設置於相鄰之兩閘極電極30E之間，且閘極隔離結構60之第三底面62B係於垂直方向D3上低於淺溝隔離結構20之第一頂面20T。如上述之製作方法所述，本實施例之閘極隔離結構60包括第一段61以及位於第一段61之下的第二段62。第一段61係部分設置於淺溝隔離結構20上，而第二段62 係設置於淺溝隔離結構20中。第一段61於第二方向D2上之寬度(例如第8圖中所示之第四寬度W61)係大於第二段62之寬度(例如第8圖中所示之第五寬度W62)。 此外，由於本實施例之閘極隔離結構60係形成於對應之鰭狀結構10F的凹陷部10R上，且凹陷部10R的第二頂面10T係於垂直方向D3上低於淺溝隔離結構20的第一頂面20T並高於淺溝隔離結構20的第一底面20B，故第二段62之一底面(例如第8圖中所示之第三底面62B)亦係低於淺溝隔離結構20的第一頂面20T且高於淺溝隔離結構20之第一底面20B。此外，如第7圖與第8圖所示，在一些實施例中，閘極隔離結構60的頂面與閘極電極30E的頂面可藉由一平坦化製程而大體上互相切齊，但並不以此為限。此外，於一上視圖(例如第7圖)中，閘極隔離結構60與側壁子39相連之側邊可大體上與閘極電極30E之側邊切齊，但並不以此為限。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考第9圖與第10圖。第9圖所繪示為本發明第二實施例之半導體裝置102的示意圖，而第10圖所繪示為本發明第三實施例之半導體裝置103的示意圖。如第9圖與第10圖所示，閘極隔離結構60之第三底面62B可因對應之鰭狀結構10F的凹陷部10R被蝕刻狀況的不同而具有不同的形狀。舉例來說，閘極隔離結構60之第三底面62B可為一尖角狀(如第9圖所示狀況)、一弧面(如第10圖所示狀況)或其他規則或不規則的形狀。
請參考第11圖與第12圖。第11圖與第12圖所繪示為本發明第四實施 例之半導體裝置的製作方法示意圖。如第11圖所示，本實施例之製作方法與上述第一實施例不同的地方在於，本實施例所形成之凹槽50更包括一第三部53位於第二部52之下，而第三部53之一底面(如第11圖中所示之第四底面53B)係於垂直方向D3上低於淺溝隔離結構20之第一底面20B。換句話說，相較於上述第一實施例，本實施例之形成凹槽50的蝕刻製程係朝半導體基底10的方向繼續蝕刻而於半導體基底10中形成第三部53，而本實施例之鰭狀結構10F於垂直方向D3上與凹槽50重疊之區域係於形成凹槽50的蝕刻製程被完全移除。此外，形成凹槽50的蝕刻製程可未對於淺溝隔離結構20產生蝕刻或對於淺溝隔離結構20具有較低的蝕刻率，故第三部53之於第二方向D2上的寬度(如第11圖中所示之第三寬度W53)係大於第二部52之第二寬度W52。如第12圖所示，絕緣材料60M係填入凹槽50而形成閘極隔離結構60。因此，相較於上述第一實施例，在本實施例之半導體裝置104中，閘極隔離結構60更包括一第三段63設置於第二段62之下，且第三段63、第二段62以及第一段61係彼此直接相連。此外，第三段63係於垂直方向D3上低於淺溝隔離結構20之第一底面20B，第三段63之一底面(如第12圖中所示之第五底面63B)係於垂直方向D3上低於淺溝隔離結構20之第一底面20B，而第三段63之寬度(如第11圖中所示之第六寬度W63)係大於第二段62之第五寬度W62。
綜上所述，在本發明之半導體裝置以及其製作方法中，用以隔離相鄰之閘極電極的閘極隔離結構係朝向半導體基底的方向延伸而部分低於淺溝隔離結構之頂面。此外，閘極隔離結構可於垂直方向上與一個鰭狀結構的部分區域對應，因此閘極隔離結構除了可用以隔離閘極電極，亦可用以切割半導體基底中的鰭狀結構或/及當作隔離同一鰭狀結構上兩相鄰之半導體元件之間的擴散阻斷，故可在結構以及製程上達到整合與簡化之效果。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:半導體基底
10F:鰭狀結構
10R:凹陷部
10T:第二頂面
20:淺溝隔離結構
20B:第一底面
20T:第一頂面
30:閘極結構
30E:閘極電極
31:閘極材料層
32:蓋層
50:凹槽
60:閘極隔離結構
60M:絕緣材料
61:第一段
62:第二段
62B:第三底面
101:半導體裝置
D1:第一方向
D2:第二方向
D3:垂直方向
W61:第四寬度
W62:第五寬度

Claims (12)

  1. 一種半導體裝置，包括：一半導體基底，包括複數個鰭狀結構，其中各該鰭狀結構係沿一第一方向延伸；一淺溝隔離結構，設置於該半導體基底上且設置於該等鰭狀結構之間；複數個閘極電極，設置於該半導體基底以及該淺溝隔離結構上，其中各該閘極電極係沿一第二方向延伸且跨越設置於該等鰭狀結構之至少一者上；以及一閘極隔離結構，於該第二方向上設置於該等閘極電極中之相鄰的兩者之間，其中該閘極隔離結構之一底面係低於該淺溝隔離結構之一頂面，且該閘極隔離結構包括：一第一段；一第二段，設置於該第一段之下，其中該第二段係低於該淺溝隔離結構之該頂面；以及一第三段，設置於該第二段之下，其中該第三段係低於該淺溝隔離結構之一底面。
  2. 如請求項1所述之半導體裝置，其中該第一段係部分設置於該淺溝隔離結構上。
  3. 如請求項2所述之半導體裝置，其中該第一段之寬度係大於該第二段之寬度。
  4. 如請求項1所述之半導體裝置，其中該第三段之寬度係大於該第二段 之寬度。
  5. 如請求項1所述之半導體裝置，其中該等鰭狀結構之至少一者包括：兩個次鰭狀結構於該第一方向上相鄰設置，其中該閘極隔離結構係於該第一方向上設置於該兩個次鰭狀結構之間。
  6. 一種半導體裝置的製作方法，包括：提供一半導體基底，該半導體基底包括複數個鰭狀結構，其中各該鰭狀結構係沿一第一方向延伸；於該半導體基底上形成一淺溝隔離結構，其中該淺溝隔離結構係位於該等鰭狀結構之間；於該半導體基底以及該淺溝隔離結構上形成複數個閘極結構，其中各該閘極結構係沿一第二方向延伸，且各該閘極結構係跨越設置於該等鰭狀結構之至少一者上；以及形成一閘極隔離結構，該閘極隔離結構係將該等閘極結構之至少一者分割成兩個閘極電極，其中該閘極隔離結構之一底面係低於該淺溝隔離結構之一頂面，且形成該閘極隔離結構之步驟包括：形成一凹槽貫穿該閘極隔離結構所對應之該閘極結構，其中該凹槽係形成於該等鰭狀結構之一者上，部分之該鰭狀結構係被形成該凹槽之步驟移除，且該凹槽包括：一第一部；以及一第二部，位於該第一部之下，其中該第二部係低於該淺溝隔離結構之該頂面，且該第二部之一底面係高於該淺溝隔離結構之一底面；以及 將一絕緣材料填入該凹槽，其中部分之該鰭狀結構係被形成該凹槽之該步驟移除而於該鰭狀結構中形成一凹陷部，該閘極隔離結構係形成於該鰭狀結構之該凹陷部上，且該鰭狀結構之該凹陷部係對應該凹槽。
  7. 如請求項6所述之半導體裝置的製作方法，其中該第一部之寬度係大於該第二部之寬度。
  8. 一種半導體裝置的製作方法，包括：提供一半導體基底，該半導體基底包括複數個鰭狀結構，其中各該鰭狀結構係沿一第一方向延伸；於該半導體基底上形成一淺溝隔離結構，其中該淺溝隔離結構係位於該等鰭狀結構之間；於該半導體基底以及該淺溝隔離結構上形成複數個閘極結構，其中各該閘極結構係沿一第二方向延伸，且各該閘極結構係跨越設置於該等鰭狀結構之至少一者上；以及形成一閘極隔離結構，該閘極隔離結構係將該等閘極結構之至少一者分割成兩個閘極電極，其中該閘極隔離結構之一底面係低於該淺溝隔離結構之一頂面，且形成該閘極隔離結構之步驟包括：形成一凹槽貫穿該閘極隔離結構所對應之該閘極結構，其中該凹槽係形成於該等鰭狀結構之一者上，部分之該鰭狀結構係被形成該凹槽之步驟移除，且該凹槽包括：一第一部；一第二部，位於該第一部之下，其中該第二部係低於該淺溝隔離結 構之該頂面；以及一第三部，位於該第二部之下，其中該第三部之一底面係低於該淺溝隔離結構之一底面；以及將一絕緣材料填入該凹槽。
  9. 如請求項8所述之半導體裝置的製作方法，其中該第一部之寬度係大於該第二部之寬度。
  10. 如請求項8所述之半導體裝置的製作方法，其中該第三部之寬度係大於該第二部之寬度。
  11. 如請求項8所述之半導體裝置的製作方法，其中對應該凹槽之該鰭狀結構係被該凹槽分割成兩個次鰭狀結構。
  12. 如請求項11所述之半導體裝置的製作方法，其中該閘極隔離結構將該兩個次鰭狀結構互相分離。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601567B1 (en) 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
TWI707473B (zh) * 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法
CN108573927B (zh) * 2017-03-07 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI713219B (zh) * 2017-04-24 2020-12-11 聯華電子股份有限公司 半導體元件及其製作方法
US10177037B2 (en) * 2017-04-25 2019-01-08 Globalfoundries Inc. Methods of forming a CT pillar between gate structures in a semiconductor
US10283503B2 (en) * 2017-07-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
DE102017126027B4 (de) 2017-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestruktur und Verfahren
US10522409B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dummy fin structure and method for forming the same
KR102469885B1 (ko) 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
KR20190081071A (ko) * 2017-12-29 2019-07-09 삼성전자주식회사 반도체 소자
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
US10418285B1 (en) * 2018-05-30 2019-09-17 Globalfoundries Inc. Fin field-effect transistor (FinFET) and method of production thereof
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US11315933B2 (en) * 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US10854603B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11398477B2 (en) 2019-05-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10580685B2 (en) * 2018-07-27 2020-03-03 Globalfoundries Inc. Integrated single diffusion break
US10930564B2 (en) 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
DE102019121750B4 (de) * 2018-08-31 2023-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestrukturschneidverfahren und damit hergestellte halbleitervorrichtung
KR20200028548A (ko) * 2018-09-06 2020-03-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102595606B1 (ko) * 2018-11-02 2023-10-31 삼성전자주식회사 반도체 장치
CN111200019B (zh) * 2018-11-20 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI732335B (zh) * 2018-11-29 2021-07-01 台灣積體電路製造股份有限公司 積體電路裝置及其製造方法
US11264268B2 (en) 2018-11-29 2022-03-01 Taiwan Semiconductor Mtaiwananufacturing Co., Ltd. FinFET circuit devices with well isolation
CN111508897A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10707207B1 (en) * 2019-02-15 2020-07-07 Globalfoundries Inc. Method, apparatus, and system for improved gate connections on isolation structures in FinFET devices
US10950506B2 (en) 2019-05-28 2021-03-16 International Business Machines Corporation Forming single and double diffusion breaks
KR20200138527A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
KR20210029966A (ko) 2019-09-09 2021-03-17 삼성전자주식회사 집적된 표준 셀 구조를 포함하는 집적 회로
KR20210031248A (ko) * 2019-09-11 2021-03-19 삼성전자주식회사 반도체 소자
US11450754B2 (en) * 2019-10-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US20220068721A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Device
KR20220067590A (ko) 2020-11-16 2022-05-25 삼성전자주식회사 반도체 소자
KR20230001918A (ko) 2021-06-29 2023-01-05 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9331074B1 (en) 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI707473B (zh) * 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture

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Publication number Publication date
US20190027410A1 (en) 2019-01-24
TW201820629A (zh) 2018-06-01
US10504791B2 (en) 2019-12-10
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US20180144988A1 (en) 2018-05-24

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