KR20230001918A - 반도체 소자 - Google Patents

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KR20230001918A
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pattern
gate
separation
isolation
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KR1020210085032A
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김호준
박형진
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들 각각은 게이트 전극, 및 상기 게이트 전극 상의 게이트 캐핑 패턴을 포함하고; 상기 게이트 구조체들 각각의 양 측에 제공되는 소스/드레인 패턴들; 서로 인접하는 상기 게이트 구조체들을 각각 관통하는 제1 분리 패턴들; 및 서로 인접하는 상기 소스/드레인 패턴들 사이에서 상기 제2 방향으로 연장되며, 상기 게이트 구조체들 중 적어도 어느 하나를 관통하는 제2 분리 패턴을 포함하되, 각각의 상기 제1 분리 패턴들은 각각의 상기 게이트 구조체들을 상기 제2 방향으로 서로 이격된 복수 개의 게이트 구조체들로 분리하고, 상기 제1 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되며, 상기 제1 분리 패턴들의 상면들 및 상기 제2 분리 패턴의 상면 각각은 상기 게이트 캐핑 패턴의 상면과 같거나 그보다 높은 레벨에 위치할 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 보다 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들 각각은 게이트 전극, 및 상기 게이트 전극 상의 게이트 캐핑 패턴을 포함하고; 상기 게이트 구조체들 각각의 양 측에 제공되는 소스/드레인 패턴들; 서로 인접하는 상기 게이트 구조체들을 각각 관통하는 제1 분리 패턴들; 및 서로 인접하는 상기 소스/드레인 패턴들 사이에서 상기 제2 방향으로 연장되며, 상기 게이트 구조체들 중 적어도 어느 하나를 관통하는 제2 분리 패턴을 포함하되, 각각의 상기 제1 분리 패턴들은 각각의 상기 게이트 구조체들을 상기 제2 방향으로 서로 이격된 복수 개의 게이트 구조체들로 분리하고, 상기 제1 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되며, 상기 제1 분리 패턴들의 상면들 및 상기 제2 분리 패턴의 상면 각각은 상기 게이트 캐핑 패턴의 상면과 같거나 그보다 높은 레벨에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되어 제1 방향으로 연장되는 활성 패턴들; 상기 기판 상에서 상기 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들은 상기 활성 패턴들을 가로지르고; 상기 게이트 구조체들 각각의 양 측에서, 상기 활성 패턴들 상에 제공되는 소스/드레인 패턴들; 서로 인접하는 상기 게이트 구조체들을 각각 관통하는 제1 분리 패턴들, 상기 제1 분리 패턴들은 상기 제1 방향으로 정렬되며; 및 서로 인접하는 상기 소스/드레인 패턴들 사이에서 상기 제2 방향으로 연장되며, 상기 게이트 구조체들 중 적어도 어느 하나를 관통하는 제2 분리 패턴을 포함하되, 상기 제2 분리 패턴의 바닥면은 상기 제1 분리 패턴들 중 어느 하나의 바닥면과 실질적으로 공면을 이룰 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴들, 상기 활성 패턴들은 제1 방향으로 연장되며 상기 제1 방향에 교차하는 제2 방향으로 서로 정렬되며; 상기 활성 패턴들 사이의 소자 분리막; 상기 제1 방향으로 서로 이격되고, 상기 활성 패턴들을 가로지르며 상기 제2 방향으로 연장되는 게이트 구조체들; 상기 게이트 구조체들 각각의 양 측에 제공되는 소스/드레인 패턴들, 서로 인접하는 상기 소스/드레인 패턴들 사이에 채널 패턴들이 개재되고, 상기 채널 패턴들은 상기 소자 분리막 위로 돌출되며; 상기 게이트 구조체들 각각을 관통하고, 상기 제1 방향을 따라 서로 정렬된 제1 분리 패턴들, 각각의 상기 제1 분리 패턴들은 각각의 상기 게이트 구조체들을 상기 제2 방향으로 서로 이격된 복수 개의 게이트 구조체들로 분리하고; 서로 인접하는 상기 소스/드레인 패턴들 사이에서 상기 제1 분리 패턴들 중 어느 하나로부터 상기 제2 방향으로 연장되며, 상기 게이트 구조체들 중 적어도 어느 하나를 관통하는 제2 분리 패턴; 상기 게이트 구조체들 사이에 개재되고, 서로 인접하는 상기 제1 분리 패턴들 사이로 연장되는 하부 절연막; 상기 하부 절연막 상의 상부 절연막; 및 상기 상부 절연막, 및 상기 하부 절연막을 관통하여 상기 소스/드레인 패턴들에 각각 연결되는 제1 콘택들을 포함하되, 상기 게이트 구조체들 각각은: 게이트 전극; 상기 게이트 전극 상의 게이트 캐핑 패턴; 상기 게이트 전극의 바닥면을 따라 연장되는 게이트 절연 패턴; 및 상기 게이트 전극의 양 측벽들 상의 게이트 스페이서들을 포함하고, 상기 제1 분리 패턴들의 상면들 및 상기 제2 분리 패턴의 상면 각각은 상기 게이트 캐핑 패턴의 상면과 같거나 그보다 높은 레벨에 위치할 수 있다.
본 발명의 개념에 따르면, 제1 분리 패턴과 제2 분리 패턴은 동시에 형성될 수 있다. 즉, 제1 분리 패턴과 제2 분리 패턴은 동시에 그리고 일체로 형성될 수 있다. 이에 따라, 제1 분리 패턴과 제2 분리 패턴의 폭, 상면의 레벨, 및 높이가 실질적으로 서로 동일할 수 있고, 제1 콘택들을 형성하기 위해 하부 절연막을 식각하는 것이 보다 용이해질 수 있다. 따라서, 제1 콘택들 내에 패턴 결함이 발생되는 것이 최소화될 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a, 도 2b, 도 2c, 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다.
도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다.
도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다.
도 10d, 도 12d, 도 14d, 도 16d, 도 18d 및 도 20d는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 D-D'선에 따른 단면도들이다.
도 21a 내지 도 21d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a, 도 2b, 도 2c, 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 활성 패턴(ACT)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 활성 패턴(ACT)은 기판(100)으로부터 기판(100)의 바닥면(100L)에 수직한 방향으로 돌출될 수 있고, 기판(100)의 바닥면(100L)에 평행한 제1 방향(D1)으로 연장될 수 있다. 활성 패턴(ACT)은 복수 개가 제공될 수 있다. 복수 개의 활성 패턴들(ACT)은 기판(100)의 바닥면(100L)에 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 활성 패턴(ACT)은 기판(100)의 바닥면(100L)에 수직한 제3 방향(D3)으로 돌출된 기판(100)의 일부분일 수 있다.
소자 분리막(102)이 기판(100) 상에 제공될 수 있다. 소자 분리막(102)은 활성 패턴(ACT)의 양 측에 제공될 수 있다. 소자 분리막(102)은 제1 방향(D1)으로 연장될 수 있고, 활성 패턴(ACT)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 소자 분리막(102)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
활성 구조체(AS)가 활성 패턴(ACT) 상에 제공될 수 있다. 활성 구조체(AS)는 평면적 관점에서, 활성 패턴(ACT)과 중첩되도록 제공될 수 있다. 활성 구조체(AS)는 활성 패턴(ACT)의 상면을 따라 제1 방향(D1)으로 연장될 수 있다. 활성 구조체(AS)는 채널 패턴들(CH), 및 채널 패턴들(CH) 각각을 사이에 두고 제1 방향(D1)으로 서로 이격되는 소스/드레인 패턴들(SD)을 포함할 수 있다. 즉, 서로 인접하는 소스/드레인 패턴들(SD) 사이에 채널 패턴(CH)이 개재될 수 있다.
채널 패턴들(CH) 각각은 활성 패턴(ACT)으로부터 제3 방향(D3)으로 돌출된, 활성 패턴(ACT)의 상부일 수 있다. 소자 분리막(102)은 채널 패턴들(CH) 각각의 측벽들을 노출할 수 있다.
소스/드레인 패턴들(SD)은 활성 패턴(ACT)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 어느 하나를 포함할 수 있다. 소스/드레인 패턴들(SD)은 채널 패턴들(CH)의 각각에 인장성 스트레인 또는 압축성 스트레인을 제공할 수 있다. 소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 불순물은 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 사용될 수 있다. 일 예로, 트랜지스터가 NMOSFET인 경우, 불순물은 인(P)일 수 있고 트랜지스터가 PMOSFET인 경우 불순물은 보론(B)일 수 있다.
게이트 구조체들(GS)이 활성 구조체(AS)를 가로지를 수 있다. 게이트 구조체들(GS)은 제1 방향(D1)으로 서로 이격될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체들(GS)은 제2 방향(D2)으로 연장되어 활성 구조체(AS), 활성 패턴(ACT) 및 소자 분리막(102)을 가로지를 수 있다. 게이트 구조체들(GS)은 활성 구조체(AS)의 채널 패턴들(CH)과 각각 수직적으로 중첩될 수 있고, 소스/드레인 패턴들(SD)은 게이트 구조체들(GS) 각각의 양 측에 배치될 수 있다.
게이트 구조체들(GS) 각각은 대응하는 채널 패턴(CH) 상의 게이트 전극(GE), 게이트 전극(GE)과 대응하는 채널 패턴(CH) 사이의 게이트 절연 패턴(GI), 게이트 전극(GE)의 측벽들 상의 게이트 스페이서들(GSP), 및 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다.
게이트 전극(GE)은 대응하는 채널 패턴(CH)의 상면 및 측벽들을 덮을 수 있고, 제2 방향(D2)으로 연장되면서 소자 분리막(102)의 상면(102_U)을 덮을 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)과 대응하는 채널 패턴(CH) 사이에 개재될 수 있고, 제2 방향(D2)을 따라 소자 분리막(102)과 게이트 전극(GE) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)은 게이트 스페이서들(GSP)의 각각과 게이트 전극(GE) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)의 상면은 게이트 전극(GE)의 상면과 실질적으로 공면을 이룰 수 있다. 게이트 캐핑 패턴(CAP)은 게이트 전극(GE)의 상면 및 게이트 절연 패턴(GI)의 상면을 덮을 수 있다. 게이트 스페이서들(GSP)은 게이트 캐핑 패턴(CAP)의 측벽들 상으로 연장될 수 있다. 게이트 스페이서들(GSP)의 상면은 게이트 캐핑 패턴(CAP)의 상면과 실질적으로 공면을 이룰 수 있다. 게이트 전극(GE), 대응하는 채널 패턴(CH), 대응하는 소스/드레인 패턴들(SD)은 핀 전계효과 트랜지스터(FinFET)를 구성할 수 있다.
게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 어느 하나를 포함할 수 있다. 게이트 스페이서들(GSP) 및 게이트 캐핑 패턴(CAP) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 일 예로, 게이트 절연 패턴(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. 음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. 강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. 도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 상기 게이트 절연 패턴(GI)은 서로 이격된 복수의 강유전체 물질막들을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 분리 패턴들(171)이 서로 인접하는 게이트 구조체들(GS)을 각각 관통할 수 있다. 제1 분리 패턴들(171) 각각은 대응하는 게이트 구조체(GS)를 제2 방향(D2)으로 서로 이격되는 복수 개의 게이트 구조체들(GS)로 분리할 수 있다. 즉, 제1 분리 패턴(171)은 게이트 커팅 패턴일 수 있다. 제1 분리 패턴들(171) 각각은 대응하는 게이트 구조체(GS)의, 게이트 캐핑 패턴(CAP), 게이트 전극(GE) 및 게이트 절연 패턴(GI)을 관통할 수 있다. 게이트 스페이서들(GSP)은 제1 분리 패턴들(171) 각각의 측벽들 상으로 연장될 수 있다. 제1 분리 패턴들(171) 각각은 게이트 스페이서들(GSP) 사이에 개재될 수 있다. 게이트 스페이서들(GSP)은 제1 분리 패턴들(171) 각각과 후술할 하부 절연막(IL) 사이에 개재될 수 있다.
제1 분리 패턴들(171)이 제1 방향(D1)으로 서로 이격되고, 제1 방향(D1)을 따라 서로 정렬될 수 있다. 제1 분리 패턴들(171)은 제2 방향(D2)으로 서로 이웃하는 활성 패턴들(ACT) 사이의 소자 분리막(102) 상에 배치될 수 있다. 일 예로, 제1 분리 패턴들(171) 각각은 소자 분리막(102) 내로 연장될 수 있다. 즉, 제1 분리 패턴들(171) 각각의 바닥면(171L)은 소자 분리막(102)의 상면(102_U)보다 낮은 레벨에 위치할 수 있다. 제1 분리 패턴들(171) 각각의 상면(171U)은 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 분리 패턴들(171) 각각은 제1 방향(D1)에 따른 제1 폭(W1)을 가질 수 있고, 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 일 예로, 제1 분리 패턴들(171) 중 홀수 번째 제1 분리 패턴(171)의 제1 폭(W1)은, 짝수 번째 제1 분리 패턴(171)의 제1 폭(W1)과 상이할 수 있다. 다른 예로, 제1 분리 패턴들(171) 각각의 제1 폭(W1)은 서로 동일할 수 있다. 제1 분리 패턴들(171) 각각의 제2 폭(W2)은 서로 동일할 수 있다. 제1 분리 패턴들(171) 각각은 일 예로, 실리콘 질화물(SiN)을 포함할 수 있다.
제2 분리 패턴(172)이 게이트 구조체들(GS) 중 적어도 어느 하나를 관통할 수 있다. 제2 분리 패턴(172)은 대응하는 게이트 구조체(GS)의, 게이트 캐핑 패턴(CAP), 게이트 전극(GE) 및 게이트 절연 패턴(GI)을 관통할 수 있다. 게이트 스페이서들(GSP)은 제2 분리 패턴(172)의 측벽들 상으로 연장될 수 있다. 제2 분리 패턴(172)은 게이트 스페이서들(GSP) 사이에 개재될 수 있다.
제2 분리 패턴(172)은 서로 인접하는 소스/드레인 패턴들(SD) 사이에서 제2 방향(D2)으로 연장될 수 있다. 즉, 제2 분리 패턴(172)은 서로 인접하는 소스/드레인 패턴들(SD)을 분리하는 분리 구조체일 수 있다. 제1 분리 패턴들(171) 중 적어도 어느 하나와 제2 분리 패턴(172)은 일체로 형성될 수 있다. 일 예로, 제2 분리 패턴(172)은 제1 분리 패턴들(171) 중 적어도 어느 하나로부터 제2 방향(D2)으로 연장될 수 있다. 제2 분리 패턴(172)은 제2 방향(D2)으로 서로 인접하는 제1 분리 패턴들(171) 사이에 제공되어 서로 연결될 수 있다. 제2 분리 패턴(172)은 실리콘 질화물(SiN)을 포함할 수 있다. 도 2d에 도시된 것과 달리, 제1 분리 패턴(171)과 제2 분리 패턴(172) 사이의 경계면은 보이지 않을 수 있다.
일 예로, 제2 분리 패턴(172)은 소자 분리막(102) 내로 연장될 수 있다. 즉, 제2 분리 패턴들(172)의 바닥면(172L)은 소자 분리막(102)의 상면(102_U)보다 낮은 레벨에 위치할 수 있다.
제1 분리 패턴(171)의 높이는 제1 높이(H1)일 수 있다. 제1 분리 패턴(171)의 높이는 제1 분리 패턴(171)의 바닥면(171L)과 제1 분리 패턴(171)의 상면(171U) 사이의 거리를 의미할 수 있다. 제2 분리 패턴(172)의 높이는 제2 높이(H2)일 수 있다. 제2 분리 패턴(172)의 높이는 제2 분리 패턴(172)의 바닥면(172L)과 제2 분리 패턴(172)의 상면(172U) 사이의 거리를 의미할 수 있다. 일 예로, 제1 높이(H1)와 제2 높이(H2)는 실질적으로 동일할 수 있다.
제1 분리 패턴(171)의 바닥면(171L)과 제2 분리 패턴(172)의 바닥면(172L)은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 제1 분리 패턴(171) 중 적어도 어느 하나의 바닥면(171L)과 제2 분리 패턴(172)의 바닥면(172L)은 실질적으로 공면을 이룰 수 있다.
제2 분리 패턴(172)의 제1 방향(D1)으로의 폭은 짝수 번째 제1 분리 패턴(171)의 제1 폭(W1)과 실질적으로 동일할 수 있다. 제2 분리 패턴(172)의 제2 방향(D2)으로의 폭은 제1 분리 패턴(171)의 제2 폭(W2)과 상이할 수 있다. 일 예로, 제2 분리 패턴(172)의 제2 방향(D2)으로의 폭은 제2 폭(W2)보다 클 수 있다.
하부 절연막(IL)이 기판(100) 상에 배치되어, 제1 분리 패턴들(171), 제2 분리 패턴(172), 게이트 구조체들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 하부 절연막(IL)은 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U)을 노출할 수 있다. 하부 절연막(IL)의 상면(IL_U)은 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 및 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 실질적으로 공면을 이룰 수 있다. 하부 절연막(IL)은 게이트 구조체들(GS) 사이에 개재될 수 있고, 서로 인접하는 제1 분리 패턴들(171) 사이로 연장될 수 있다.
상부 절연막(180)이 하부 절연막(IL) 상에 배치될 수 있다. 상부 절연막(180)은 제1 분리 패턴들(171) 각각의 상면(171U) 및 제2 분리 패턴(172)의 상면(172U)을 덮을 수 있다. 상부 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 저유전막들 중 적어도 어느 하나를 포함할 수 있다.
제1 콘택들(190)이 게이트 구조체들(GS) 각각의 양 측에 배치될 수 있다. 제1 콘택들(190) 각각은 상부 절연막(180) 및 하부 절연막(IL)을 관통할 수 있고, 대응하는 소스/드레인 패턴(SD)에 접속할 수 있다. 제1 콘택들(190) 중 적어도 어느 하나는 제1 방향(D1)으로 서로 인접하는 제1 분리 패턴들(171) 사이에서 제2 방향(D2)으로 연장될 수 있다. 제1 콘택들(190) 중 적어도 어느 하나는 제1 분리 패턴들(171) 사이의 하부 절연막(IL)을 관통할 수 있다. 제1 콘택들(190) 각각의 상면(190U)은 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 하부 절연막(IL)의 상면(IL_U), 및 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 레벨에 위치할 수 있다.
종래의 경우, 게이트 커팅 패턴과 분리 구조체는 동시에 형성되지 않고 상이한 공정을 통해 형성되었다. 이에 따라, 게이트 커팅 패턴과 분리 구조체 각각의 폭 차이, 상면의 레벨 차이가 발생할 수 있었고, 이로 인해 하부 절연막(IL)을 식각하는 것이 용이하지 않아 제1 콘택들(190)을 형성할 때 패턴 결함이 발생할 수 있었다. 결과적으로, 제1 콘택들(190)의 전기적 특성 열화가 문제될 수 있다.
후술하겠지만, 본 발명의 실시예들에 따르면 게이트 커팅 패턴인 제1 분리 패턴(171)과 분리 구조체인 제2 분리 패턴(172)은 동시에 형성될 수 있다. 즉, 제1 분리 패턴(171)과 제2 분리 패턴(172)은 동시에 그리고 일체로 형성될 수 있다. 이에 따라, 제1 분리 패턴(171)과 제2 분리 패턴(172)의 폭, 상면의 레벨, 및 높이가 실질적으로 서로 동일할 수 있고, 제1 콘택들(190)을 형성하기 위해 하부 절연막(IL)을 식각하는 것이 보다 용이해질 수 있다. 따라서, 제1 콘택들(190) 내에 패턴 결함이 발생되는 것이 최소화될 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
또한, 제1 분리 패턴(171) 및 제2 분리 패턴(172)을 상이한 공정을 통해 형성하지 않고 동시에 형성하므로 제조 공정이 단순화되고, 공정 비용이 감소할 수 있다.
제2 콘택들(미도시) 각각이 상부 절연막(180)을 관통하여 게이트 구조체들(GS) 각각의 게이트 전극(GE)에 접속할 수 있다. 배선들(미도시)이 상부 절연막(180) 상에 배치될 수 있고, 제1 콘택들(190) 및 제2 콘택들에 전기적으로 연결될 수 있다. 배선들은 제1 콘택들(190) 및 제2 콘택들을 통해 소스/드레인 패턴들(SD) 및 게이트 전극(GE)에 전압을 인가할 수 있다. 제1 콘택들(190), 제2 콘택들, 및 배선들은 도전 물질을 포함할 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다. 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다. 도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다. 도 10d, 도 12d, 도 14d, 도 16d, 도 18d 및 도 20d는 각각 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 D-D'선에 따른 단면도들이다.
도 3, 및 도 4a 내지 도 4c를 참조하면, 기판(100) 상에 활성 패턴(ACT)이 형성될 수 있다. 활성 패턴(ACT)을 형성하는 것은, 기판(100)을 패터닝하여 활성 패턴(ACT)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 트렌치들(T)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)을 형성하는 것은, 기판(100) 상에 활성 패턴(ACT)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
활성 패턴(ACT)의 양 측에 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 트렌치들(T)을 채우도록 형성될 수 있다. 소자 분리막(102)을 형성하는 것은, 기판(100) 상에 트렌치들(T)을 채우는 절연막을 형성하는 것, 마스크 패턴이 노출될 때까지 절연막을 평탄화하는 것을 포함할 수 있다. 소자 분리막(102)의 상부를 리세스하여 활성 패턴(ACT)의 상부가 노출될 수 있다. 소자 분리막(102)에 의해 노출된 활성 패턴(ACT)의 상부는 활성 핀(AF)으로 정의될 수 있다. 소자 분리막(102)의 상부를 리세스하는 동안, 마스크 패턴들이 제거될 수 있다.
기판(100) 상에 활성 패턴(ACT) 및 소자 분리막(102)을 가로지르는 희생 게이트 패턴(112)이 형성될 수 있다. 희생 게이트 패턴(112)은 제2 방향(D2)으로 연장될 수 있다. 희생 게이트 패턴(112)은 활성 패턴(ACT)의 상면 및 측벽들(즉, 활성 핀(AF))을 덮을 수 있고, 소자 분리막(102)의 상면 상으로 연장될 수 있다. 활성 패턴(ACT)은 복수 개 형성될 수 있다. 복수 개의 활성 패턴들(ACT)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다. 희생 게이트 패턴(112)은 제2 방향(D2)으로 연장되어 복수 개의 활성 패턴들(ACT)을 가로지를 수 있다.
식각 정지 패턴(110)이 희생 게이트 패턴(112)과 활성 패턴(ACT) 사이에 제공될 수 있고, 희생 게이트 패턴(112)과 소자 분리막(102) 사이로 연장될 수 있다. 희생 게이트 패턴(112) 및 식각 정지 패턴(110)을 형성하는 것은, 기판(100) 상에 활성 패턴(ACT) 및 소자 분리막(102)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 희생 게이트막 상에 희생 게이트 패턴(112)이 형성될 영역을 정의하는 희생 마스크 패턴(114)을 형성하는 것, 및 희생 마스크 패턴(114)을 식각 마스크로 이용하여 희생 게이트막 및 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 희생 게이트막은 일 예로, 폴리실리콘을 포함할 수 있다. 희생 마스크 패턴(114)을 식각 마스크로 희생 게이트막을 패터닝하여 희생 게이트 패턴(112)이 형성될 수 있다. 희생 게이트막을 패터닝하는 것은, 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 희생 게이트 패턴(112)이 형성된 후, 희생 게이트 패턴(112) 양 측의 식각 정지막을 제거하여 희생 게이트 패턴(112) 아래에 식각 정지 패턴(110)이 형성될 수 있다.
희생 게이트 패턴(112)의 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 게이트 스페이서들(GSP)은 일 예로, 실리콘 질화물을 포함할 수 있다. 게이트 스페이서들(GSP)을 형성하는 것은, 기판(100) 상에 희생 게이트 패턴(1120을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
희생 마스크 패턴(114), 희생 게이트 패턴(112), 식각 정지 패턴(110), 및 게이트 스페이서들(GSP)은 희생 게이트 구조체(SGS)를 구성할 수 있다. 희생 게이트 구조체들(SGS)이 활성 패턴(ACT) 및 소자 분리막(102)을 가로지를 수 있다. 희생 게이트 구조체들(SGS)은 제1 방향(D1)으로 서로 이격될 수 있고, 제2 방향(D2)으로 연장될 수 있다.
희생 게이트 구조체(SGS)가 활성 패턴(ACT)을 가로지르도록 형성됨에 따라, 활성 핀(AF) 내에 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 제1 영역(R1)은 희생 게이트 구조체(SGS) 아래에 위치하고, 희생 게이트 구조체(SGS)와 수직적으로 중첩되는, 활성 핀(AF)의 일 영역일 수 있다. 제2 영역들(R2)은 희생 게이트 구조체(SGS) 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된, 활성 핀(AF)의 다른 영역들일 수 있다.
도 5, 도 6a 내지 도 6c를 참조하면, 소스/드레인 패턴들(SD)이 희생 게이트 구조체(SGS)의 양 측에 형성될 수 있다. 소스/드레인 패턴들(SD)을 형성하는 것은, 활성 핀(AF)의 제2 영역들(R2)을 제거하는 것, 활성 패턴(ACT)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 소스/드레인 패턴들(SD)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 어느 하나를 포함하는 에피택시얼 패턴들일 수 있다. 소스/드레인 패턴들(SD)을 형성하는 것은, 선택적 에피택시얼 성장 공정과 동시에 또는 선택적 에피택시얼 성장 공정 후, 소스/드레인 패턴들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 불순물을 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 사용될 수 있다. 트랜지스터가 NMOSFET인 경우, 불순물은 일 예로, 인(P)일 수 있다. 트랜지스터가 PMOSFET인 경우, 불순물은 보론(B)일 수 있다.
활성 핀(AF)의 제1 영역(R1)은 소스/드레인 패턴들(SD) 사이에 개재될 수 있고, 채널 패턴(CH)을 구성할 수 있다. 채널 패턴(CH) 및 소스/드레인 패턴들(SD)은 활성 구조체(AS)를 구성할 수 있다.
하부 절연막(IL)이 기판(100) 상에 형성될 수 있고, 희생 게이트 구조체(SGS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 하부 절연막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 저유전막들 중 적어도 어느 하나를 포함할 수 있다. 하부 절연막(IL)은 희생 게이트 패턴(112)이 노출될 때까지 평탄화될 수 있다. 평탄화 공정에 의해 희생 마스크 패턴(114)은 제거될 수 있다.
도 7, 및 도 8a 내지 도 8c를 참조하면, 희생 게이트 패턴(112) 및 식각 정지 패턴(110)을 제거함으로써, 하부 절연막(IL) 내에 갭 영역(ILg)이 형성될 수 있다. 갭 영역(ILg)은 게이트 스페이서들(GSP) 사이의 빈 영역일 수 있다. 갭 영역(ILg)은 채널 패턴(CH)을 노출할 수 있다.
게이트 절연 패턴(GI) 및 게이트 전극(GE)이 갭 영역(ILg)을 채우도록 형성될 수 있다. 게이트 절연 패턴(GI) 및 게이트 전극(GE)을 형성하는 것은, 갭 영역(ILg)의 내측벽들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 갭 영역(ILg)의 잔부를 채우는 게이트 전극막을 형성하는 것, 및 하부 절연막(IL)이 노출될 때까지 평탄화 공정을 수행하여, 게이트 절연 패턴(GI) 및 게이트 전극(GE)을 갭 영역(ILg) 내에 국소적으로 형성하는 것을 포함할 수 있다. 게이트 절연 패턴(GI) 및 게이트 전극(GE)의 상부들이 리세스되어, 게이트 스페이서들(GSP) 사이에 빈 공간이 형성될 수 있다. 게이트 캐핑 패턴(CAP)이 상기 빈 공간 내에 형성될 수 있다. 게이트 캐핑 패턴(CAP)을 형성하는 것은, 하부 절연막(IL) 상에 상기 빈 공간을 채우는 게이트 캐핑막을 형성하는 것, 및 하부 절연막(IL)이 노출될 때까지 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 평탄화 공정에 의해, 하부 절연막(IL)은 게이트 캐핑 패턴(CAP)의 상면을 노출할 수 있다.
게이트 절연 패턴(GI), 게이트 전극(GE), 게이트 캐핑 패턴(CAP), 및 게이트 스페이서들(GSP)은 게이트 구조체(GS)를 구성할 수 있다. 게이트 구조체들(GS)이 활성 패턴(ACT) 및 소자 분리막(102)을 가로지를 수 있다. 게이트 구조체들(GS)은 제1 방향(D1)으로 서로 이격될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체들(GS) 각각은 활성 구조체(AS)를 가로지를 수 있다.
마스크 막(130)이 하부 절연막(IL) 상에 형성될 수 있다. 마스크 막(130)은 하부 절연막(IL) 상에 적층된 제1 마스크 막(132), 제2 마스크 막(136) 및 제3 마스크 막(138)을 포함할 수 있다. 제1 마스크 막(132)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있고, 제2 마스크 막(136)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있고, 제3 마스크 막(138)은 일 예로, 폴리실리콘을 포함할 수 있다.
블로킹 마스크 패턴들(140)이 마스크 막(130) 상에 형성될 수 있다. 블로킹 마스크 패턴들(140)은 제1 방향(D1)으로 서로 이격될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 블로킹 마스크 패턴들(140)은 게이트 구조체들(GS) 사이의 하부 절연막(IL)과 수직적으로 중첩될 수 있다. 즉, 블로킹 마스크 패턴들(140) 각각은, 서로 인접하는 게이트 구조체들(GS) 사이의 하부 절연막(IL)과 수직적으로 중첩될 수 있다. 블로킹 마스크 패턴들(140)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
일 예로, 블로킹 마스크 패턴들(140)을 형성하는 것은, 마스크 막(130) 상에 희생 패턴들(미도시)을 형성하는 것, 희생 패턴들의 상면 및 측벽들을 컨포멀하게 덮는 스페이서막을 형성하는 것, 및 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 희생 패턴들의 각각은 게이트 구조체들(GS) 중 대응하는 게이트 구조체(GS)와 수직적으로 중첩될 수 있다. 블로킹 마스크 패턴들(140)은 스페이서막을 이방성 식각함으로써 형성될 수 있다. 블로킹 마스크 패턴들(140)이 형성된 후, 희생 패턴들은 제거될 수 있다.
다른 예로, 블로킹 마스크 패턴들(140)을 형성하는 것은, 마스크 막(130) 상에 블로킹 마스크 막을 형성하는 것, 블로킹 마스크 막 상에 포토레지스트 패턴들을 형성하는 것, 및 포토레지스트 패턴들을 식각 마스크로 이용하여 블로킹 마스크 막을 식각하는 것을 포함할 수 있다. 포토레지스트 패턴들은 일 예로, 극자외선 리소그래피 공정에 의해 형성될 수 있다. 블로킹 마스크 패턴들(140)은 포토레지스트 패턴들을 식각 마스크로 이용하여 블로킹 마스크 막을 식각함으로써 형성될 수 있다.
도 9, 도 10a 내지 도 10d를 참조하면, 예비 커팅 마스크막(150)이 마스크 막(130) 상에 형성될 수 있고, 블로킹 마스크 패턴들(140)을 덮을 수 있다. 예비 커팅 마스크막(150)은 일 예로, SOH(spin on hardmask) 물질을 포함할 수 있다.
포토레지스트 막(152)이 예비 커팅 마스크막(150) 상에 형성될 수 있다. 포토레지스트 막(152)은 제1 개구부(152P)를 가질 수 있다. 제1 개구부(152P)는 제1 방향(D1)으로 길게 연장되는 제1 영역들(152Pa) 및 제2 방향(D2)으로 길게 연장되는 제2 영역(152Pb)을 포함할 수 있다. 제1 개구부(152P)의 제1 영역들(152Pa)은 게이트 구조체들(GS), 및 블로킹 마스크 패턴들(140)을 가로지르며 그들과 수직적으로 중첩될 수 있다. 제1 개구부(152P)의 제2 영역(152Pb)은 게이트 구조체들(GS) 중 대응하는 게이트 구조체(GS)와 수직적으로 중첩될 수 있다. 제1 개구부(152P)의 제2 영역(152Pb)은 제1 개구부(152P)의 제1 영역들(152Pa)을 연결할 수 있다.
도 11, 및 도 12a 내지 도 12d를 참조하면, 포토레지스트 막(152)을 식각 마스크로 이용하여 예비 커팅 마스크막(150)이 식각될 수 있고, 이에 따라, 예비 커팅 마스크 패턴(150A)이 형성될 수 있다.
예비 커팅 마스크 패턴(150A)은 포토레지스트 막(152)의 제1 개구부(152P)와 수직적으로 중첩되는 제2 개구부(150P)를 가질 수 있다. 제2 개구부(150P)는 제1 방향(D1)으로 길게 연장되는 제1 영역들(150Pa), 및 제2 방향(D2)으로 길게 연장되는 제2 영역(150Pb)을 포함할 수 있다. 제2 개구부(150P)는 제3 마스크 막(138)을 노출할 수 있다. 제2 개구부(150P)의 제2 영역(150Pb)은 제2 개구부(150P)의 제1 영역들(150Pa)을 연결할 수 있다.
예비 커팅 마스크 패턴(150A)을 식각 마스크로 이용하여 제3 마스크 막(138)이 식각될 수 있고, 이에 따라 제3 마스크 패턴(138A)이 형성될 수 있다. 제3 마스크 막(138)의 식각 동안, 제2 개구부(150P)의 제1 영역들(150Pa)에 의해 노출된 블로킹 마스크 패턴들(140)은 식각 마스크로 기능할 수 있고 이에 따라, 제3 마스크 패턴(138A)의 일부분이 블로킹 마스크 패턴들(140) 아래에 형성될 수 있다. 제2 개구부(150P)의 제1 영역들(150Pa)에 의해 노출된 블로킹 마스크 패턴들(140)은 제3 마스크 막(138)의 식각 동안, 또는 제3 마스크 패턴(138A)이 형성된 후 제거될 수 있다. 예비 커팅 마스크 패턴(150A)의 제2 개구부(150P)는 제3 마스크 패턴(138A)의 일부분, 제3 마스크 패턴(138A)의 일부분 사이의 제2 마스크 막(136)을 노출할 수 있다.
도 13, 및 도 14a 내지 도 14d를 참조하면, 포토레지스트 막(152) 및 예비 커팅 마스크 패턴(150A)이 제거될 수 있다. 블로킹 마스크 패턴들(140)의 잔부 및 제3 마스크 패턴(138A)을 식각 마스크로 이용하여 제2 마스크 막(136) 및 제1 마스크 막(134)이 순차적으로 식각될 수 있다. 이에 따라, 제2 마스크 패턴(136A) 및 제1 마스크 패턴(134A)이 형성될 수 있다. 제1 내지 제3 마스크 패턴들(134A, 136A, 138A)은 커팅 마스크 패턴(160)을 구성할 수 있다. 커팅 마스크 패턴(160)은 홀들(160H)을 가질 수 있다. 홀들(160H)은 제1 방향(D1)을 따라 서로 이격되고, 제1 방향(D1)을 따라 서로 정렬된 제1 영역들(160Ha), 제2 방향(D2)을 따라 길게 연장되는 제2 영역(160Hb)을 포함할 수 있다. 홀들(160H)은 게이트 구조체(GS)와 수직적으로 중첩될 수 있다.
홀들(160H)의 제1 영역들(160Ha) 각각은 제1 방향(D1)에 따른 제3 폭(160W3)을 가질 수 있고, 제2 방향(D2)에 따른 제4 폭(160W4)을 가질 수 있다. 블로킹 마스크 패턴들(140)은 희생 패턴들의 측벽들 상에 증착된 스페이서막을 이방성 식각함으로써 형성될 수 있고, 스페이서막의 증착 두께에 따라 제3 폭들(160W3)이 달라질 수 있다. 일 예로, 홀들(160H)의 제1 영역들(160Ha) 중 홀수 번째 제1 영역(160Ha)의 제3 폭(160W3)은, 짝수 번째 제1 영역(160Ha)의 제3 폭(160W3)과 상이할 수 있다. 다른 예로, 블로킹 마스크 패턴들(140)은 극자외선 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴들을 이용하여 블로킹 마스크 막을 패터닝함으로써 형성될 수 있고, 홀들(160H)의 제1 영역들(160Ha)의 제3 폭들(160W3)은 서로 동일할 수 있다. 홀들(160H)의 제1 영역들(160Ha)의 제4 폭들(160W4)은 서로 동일할 수 있다. 홀들(160H)은 게이트 캐핑 패턴(CAP)의 일부분을 노출할 수 있다.
도 15, 및 도 16a 내지 도 16d를 참조하면, 홀들(160H)에 의해 노출된 게이트 캐핑 패턴(CAP)의 일부분이 제거될 수 있고, 이에 따라, 홀들(160H) 각각은 대응하는 게이트 구조체(GS)의 게이트 전극(GE)의 일부분을 노출할 수 있다. 게이트 캐핑 패턴(CAP)을 제거하는 동안, 블로킹 마스크 패턴들(140), 제3 마스크 패턴(138A) 및 제2 마스크 패턴(136A)이 제거될 수 있다.
도 17, 도 18a 내지 도 18d를 참조하면, 제1 마스크 패턴(134A)을 식각 마스크로 이용하여, 홀들(160H) 각각에 의해 노출된 게이트 전극(GE)의 일부분이 제거될 수 있고, 이에 따라, 게이트 전극(GE)을 관통하는 관통 홀들(PH)이 형성될 수 있다. 관통 홀들(PH)은 서로 인접하는 게이트 구조체(GS) 각각을 관통하면서 제1 방향(D1)을 따라 서로 이격되고, 제1 방향(D1)을 따라 서로 정렬된 제1 영역들(PHa), 게이트 구조체들(GS) 중 어느 하나를 관통하며 제2 방향(D2)을 따라 길게 연장되는 제2 영역(PHb)을 포함할 수 있다.
관통 홀들(PH) 각각은 대응하는 게이트 구조체(GS)의 게이트 절연 패턴(GI)을 관통할 수 있고, 소자 분리막(102) 내부로 연장될 수 있다. 대응하는 게이트 구조체(GS)는 관통 홀(PH)에 의해 제2 방향(D2)으로 서로 이격된 복수 개의 게이트 구조체들(GS)로 분리될 수 있다. 관통 홀들(PH)은 홀들(160H)에 각각 대응될 수 있다. 관통 홀들(PH)은 소자 분리막(102)을 노출할 수 있다.도 19, 도 20a 내지 도 20d를 참조하면, 제1 분리 패턴들(171) 및 제2 분리 패턴(172)이 관통 홀들(PH) 내에 형성될 수 있다. 제1 분리 패턴들(171) 및 제2 분리 패턴(172)을 형성하는 것은, 관통 홀들(PH)을 채우는 분리막을 형성하는 것, 분리막을 평탄화하는 것을 포함할 수 있다. 분리막의 평탄화 공정에 의해, 제1 분리 패턴들(171) 및 제2 분리 패턴(172)은 관통 홀들(PH) 내에 각각 국소적으로 형성될 수 있다. 제1 분리 패턴들(171)은 관통 홀들(PH)의 제1 영역들(PHa) 내에 형성될 수 있고, 제2 분리 패턴(172)은 관통 홀들(PH)의 제2 영역(PHb) 내에 형성될 수 있다. 상기 평탄화 공정에 의해 제1 마스크 패턴(134A)은 제거될 수 있다.
평탄화 공정에 의해, 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 게이트 캐핑 패턴(CAP)의 상면(CAP_U), 및 하부 절연막(IL)의 상면(IL_U)은 실질적으로 서로 공면을 이룰 수 있다. 제1 분리 패턴들(171) 각각의 바닥면(171L)은 소자 분리막(102)의 상면(102_U)보다 낮은 레벨에 위치할 수 있다.
일 예로, 제1 분리 패턴들(171) 각각은 소자 분리막(102) 내로 연장될 수 있다. 즉, 제1 분리 패턴들(171) 각각의 바닥면(171L)은 소자 분리막(102)의 상면(102_U)보다 낮은 레벨에 위치할 수 있다. 제1 분리 패턴들(171) 각각의 상면(171U)은 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 분리 패턴들(171) 각각은 제1 방향(D1)에 따른 제1 폭(W1)을 가질 수 있고, 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 일 예로, 제1 분리 패턴들(171) 중 홀수 번째 제1 분리 패턴(171)의 제1 폭(W1)은, 짝수 번째 제1 분리 패턴(171)의 제1 폭(W1)과 상이할 수 있다. 다른 예로, 제1 분리 패턴들(171) 각각의 제1 폭(W1)은 서로 동일할 수 있다. 제1 분리 패턴들(171) 각각의 제2 폭(W2)은 서로 동일할 수 있다. 제1 분리 패턴들(171) 각각은 일 예로, 실리콘 질화물(SiN)을 포함할 수 있다.
제2 분리 패턴(172)은 서로 인접하는 소스/드레인 패턴들(SD) 사이에서 제2 방향(D2)으로 연장될 수 있다. 즉, 제2 분리 패턴(172)은 서로 인접하는 소스/드레인 패턴들(SD)을 분리하는 분리 구조체일 수 있다. 제1 분리 패턴들(171) 중 적어도 어느 하나와 제2 분리 패턴(172)은 일체로 형성될 수 있다. 일 예로, 제2 분리 패턴(172)은 제1 분리 패턴들(171) 중 적어도 어느 하나로부터 제2 방향(D2)으로 연장될 수 있다. 제2 분리 패턴(172)은 제2 방향(D2)으로 서로 인접하는 제1 분리 패턴들(171) 사이에 제공되어 서로 연결될 수 있다. 제2 분리 패턴(172)은 실리콘 질화물(SiN)을 포함할 수 있다.
일 예로, 제2 분리 패턴(172)은 소자 분리막(102) 내로 연장될 수 있다. 즉, 제2 분리 패턴들(172)의 바닥면(172L)은 소자 분리막(102)의 상면(102_U)보다 낮은 레벨에 위치할 수 있다.
제1 분리 패턴(171)의 높이는 제1 높이(H1)일 수 있다. 제1 분리 패턴(171)의 높이는 제1 분리 패턴(171)의 바닥면(171L)과 제1 분리 패턴(171)의 상면(171U) 사이의 거리를 의미할 수 있다. 제2 분리 패턴(172)의 높이는 제2 높이(H2)일 수 있다. 제2 분리 패턴(172)의 높이는 제2 분리 패턴(172)의 바닥면(172L)과 제2 분리 패턴(172)의 상면(172U) 사이의 거리를 의미할 수 있다. 일 예로, 제1 높이(H1)와 제2 높이(H2)는 실질적으로 동일할 수 있다.
제1 분리 패턴(171)의 바닥면(171L)과 제2 분리 패턴(172)의 바닥면(172L)은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 제1 분리 패턴(171) 중 적어도 어느 하나의 바닥면(171L)과 제2 분리 패턴(172)의 바닥면(172L)은 실질적으로 공면을 이룰 수 있다.
제2 분리 패턴(172)의 제1 방향(D1)으로의 폭은 짝수 번째 제1 분리 패턴(171)의 제1 폭(W1)과 실질적으로 동일할 수 있다. 제2 분리 패턴(172)의 제2 방향(D2)으로의 폭은 제1 분리 패턴(171)의 제2 폭(W2)과 상이할 수 있다. 일 예로, 제2 분리 패턴(172)의 제2 방향(D2)으로의 폭은 제2 폭(W2)보다 클 수 있다.
하부 절연막(IL)이 기판(100) 상에 형성되어, 제1 분리 패턴들(171), 제2 분리 패턴(172), 게이트 구조체들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 하부 절연막(IL)은 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U)을 노출할 수 있다. 하부 절연막(IL)의 상면(IL_U)은 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 및 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 실질적으로 공면을 이룰 수 있다.
본 발명의 실시예들에 따르면 게이트 커팅 패턴인 제1 분리 패턴(171)과 분리 구조체인 제2 분리 패턴(172)은 동시에 형성될 수 있다. 즉, 제1 분리 패턴(171)과 제2 분리 패턴(172)은 동시에 그리고 일체로 형성될 수 있다. 이에 따라, 제1 분리 패턴(171)과 제2 분리 패턴(172)의 폭, 상면의 레벨, 및 높이가 실질적으로 서로 동일할 수 있고, 제1 콘택들(190)을 형성하기 위해 하부 절연막(IL)을 식각하는 것이 보다 용이해질 수 있다. 따라서, 제1 콘택들(190) 내에 패턴 결함이 발생되는 것이 최소화될 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다. 또한, 제1 분리 패턴(171) 및 제2 분리 패턴(172)을 상이한 공정을 통해 형성하지 않고 동시에 형성하므로 제조 공정이 단순화되고, 공정 비용이 감소할 수 있다.
도 1, 도 2a 내지 도 2d를 다시 참조하면, 상부 절연막(180)이 하부 절연막(IL) 상에 형성될 수 있다. 상부 절연막(180)은 제1 분리 패턴들(171) 각각의 상면(171U), 및 제2 분리 패턴(172)의 상면(172U)을 덮을 수 있다. 제1 콘택들(190)이 게이트 구조체들(GS) 각각의 양 측에 형성될 수 있다. 제1 콘택들(190) 각각은 상부 절연막(180) 및 하부 절연막(IL)을 관통할 수 있고, 소스/드레인 패턴(SD)에 접속할 수 있다. 제1 콘택들(190) 중 적어도 어느 하나는 서로 인접하는 제1 분리 패턴들(171) 사이에서 제2 방향(D2)으로 연장될 수 있다. 제1 콘택들(190) 중 적어도 어느 하나는 서로 인접하는 제1 분리 패턴들(170) 사이의 하부 절연막(IL)을 관통할 수 있다.
도시되지는 않았지만, 제2 콘택들이 상기 상부 절연막(180) 내에 형성될 수 있다. 상기 제2 콘택들의 각각은 상기 상부 절연막(180)을 관통하여 구조체들(GS)의 각각의 상기 게이트 전극(GE)에 연결될 수 있다. 배선들(미도시)이 상기 상부 절연막(180) 상에 형성될 수 있고, 상기 제1 콘택들(190) 및 상기 제2 콘택들에 전기적으로 연결될 수 있다.
도 21a 내지 도 21d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 이하, 본 실시예에서는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 21a 내지 도 21d를 참조하면, 하부 절연막(IL)은 기판(100) 상에 차례로 적층된 하부 층간 절연막(120) 및 절연 패턴(132A)을 포함할 수 있다. 하부 층간 절연막(120)은 소스/드레인 패턴들(SD)을 덮고, 게이트 구조체들(GS)의 측벽들을 덮을 수 있다. 하부 층간 절연막(120)은 게이트 캐핑 패턴(CAP)의 상면(CAP_U)을 노출할 수 있고, 하부 층간 절연막(120)의 상면은 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 공면을 이룰 수 있다. 절연 패턴(132A)은 하부 층간 절연막(120) 상에 배치될 수 있고, 게이트 캐핑 패턴(CAP)의 상면(CAP_U)을 덮을 수 있다. 절연 패턴(132A)은 제1 분리 패턴들(171)의 측벽을 덮을 수 있고, 제1 분리 패턴들(171) 각각의 상면(171U)을 노출할 수 있다. 하부 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 어느 하나를 포함할 수 있다. 절연 패턴(132A)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
제1 분리 패턴들(171) 및 제2 분리 패턴(172)은 절연 패턴(132A) 및 게이트 구조체(GS)를 관통할 수 있다. 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 및 하부 절연막(IL)의 상면(IL_U)은 실질적으로 동일한 레벨에 위치할 수 있다. 제1 분리 패턴들(171) 각각의 상면(171U), 제2 분리 패턴(172)의 상면(172U), 및 하부 절연막(IL)의 상면(IL_U)은 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 레벨에 위치할 수 있다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 이하, 본 실시예에서는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 22a 내지 도 22d를 참조하면, 채널 패턴들(CH) 각각은 활성 패턴(ACT) 상에 수직하게(일 예로, 제3 방향(D3)을 따라) 적층된 복수 개의 반도체 패턴들(SP)을 포함할 수 있다. 반도체 패턴들(SP)은 제3 방향(D3)을 따라 서로 이격될 수 있고, 반도체 패턴들(SP) 중 최하층의 반도체 패턴(SP)은 제3 방향(D3)을 따라 활성 패턴(ACT)으로부터 이격될 수 있다. 반도체 패턴들(SP)은 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 반도체 패턴들(SP) 각각은 소스/드레인 패턴들(SD)에 연결될 수 있고, 소스/드레인 패턴들(SD)과 직접 접촉할 수 있다. 소스/드레인 패턴들(SD) 각각은 반도체 패턴들(SP)의 측벽들과 접할 수 있다. 반도체 패턴들(SP)은 서로 동일한 반도체 물질을 포함할 수 있다.
게이트 구조체들(GS) 각각의 게이트 전극(GE)은 대응하는 채널 패턴(CH)의 반도체 패턴들(SP) 상에 배치될 수 있다. 게이트 전극(GE)은 반도체 패턴들(SP) 사이, 및 반도체 패턴들(SP) 중 최하층의 반도체 패턴(SP)과 활성 패턴(ACT) 사이로 연장될 수 있다. 게이트 전극(GE)은 제2 방향(D2)으로 연장될 수 있고, 대응하는 채널 패턴(CH)의 제2 방향(D2)으로 서로 마주하는 측벽들(즉, 반도체 패턴들(SP) 각각의 제2 방향(D2)으로 서로 마주하는 측벽들) 및 소자 분리막(102)의 상면을 덮을 수 있다.
게이트 구조체들(GS) 각각의 게이트 절연 패턴(GI)은 게이트 전극(GE)과 채널 패턴(CH) 사이에 개재될 수 있고, 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)은 반도체 패턴들(SP) 각각과 게이트 전극(GE) 사이에 개재될 수 있고, 반도체 패턴들(SP) 각각을 둘러쌀 수 있다. 반도체 패턴들(SP) 각각은 게이트 절연 패턴(GI)을 사이에 두고 게이트 전극(GE)으로부터 이격될 수 있다. 게이트 절연 패턴(GI)은 소스/드레인 패턴들(SD)과 게이트 전극(GE) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)과 소자 분리막(102) 사이에 개재될 수 있다.
게이트 전극(GE), 채널 패턴(CH), 및 소스/드레인 패턴들(SD)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 또는 멀티 브릿지 채널 전계 효과 트랜지스터(MBCFET)를 구성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 구조체들, 상기 게이트 구조체들 각각은 게이트 전극, 및 상기 게이트 전극 상의 게이트 캐핑 패턴을 포함하고;
    상기 게이트 구조체들 각각의 양 측에 제공되는 소스/드레인 패턴들;
    서로 인접하는 상기 게이트 구조체들을 각각 관통하는 제1 분리 패턴들; 및
    서로 인접하는 상기 소스/드레인 패턴들 사이에서 상기 제2 방향으로 연장되며, 상기 게이트 구조체들 중 적어도 어느 하나를 관통하는 제2 분리 패턴을 포함하되,
    각각의 상기 제1 분리 패턴들은 각각의 상기 게이트 구조체들을 상기 제2 방향으로 서로 이격된 복수 개의 게이트 구조체들로 분리하고,
    상기 제1 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되며,
    상기 제1 분리 패턴들의 상면들 및 상기 제2 분리 패턴의 상면 각각은 상기 게이트 캐핑 패턴의 상면과 같거나 그보다 높은 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 구조체들 사이에 개재되고, 서로 인접하는 상기 제1 분리 패턴들 사이로 연장되는 하부 절연막을 더 포함하되,
    상기 하부 절연막의 상면은 상기 게이트 캐핑 패턴의 상면과 같거나 그보다 높은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 분리 패턴들 중 적어도 어느 하나는 상기 제2 분리 패턴과 일체로 형성되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 분리 패턴들 각각의 상면 및 상기 제2 분리 패턴의 상면은 실질적으로 공면을 이루는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 구조체들 각각의 양 측에 배치되고, 상기 소스/드레인 패턴들에 각각 연결되는 제1 콘택들을 더 포함하되,
    상기 제1 콘택들 중 적어도 어느 하나는 서로 인접하는 상기 제1 분리 패턴들 사이로 연장되는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판 상에서 상기 제1 방향으로 연장되는 활성 패턴들; 및
    상기 활성 패턴들 사이의 소자 분리막을 더 포함하되,
    상기 제1 분리 패턴들의 바닥면들 및 상기 제2 분리 패턴의 바닥면 각각은 상기 소자 분리막의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 분리 패턴들 중 적어도 어느 하나의 바닥면과 상기 제2 분리 패턴의 바닥면은 실질적으로 공면을 이루는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 분리 패턴들 및 상기 제2 분리 패턴 각각의 높이는 실질적으로 동일한 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 분리 패턴들 각각은 상기 제1 방향으로의 제1 폭을 가지되,
    상기 제1 분리 패턴들 중 홀수 번째 제1 분리 패턴의 제1 폭은 상기 제1 분리 패턴들 중 짝수 번째 분리 패턴의 제1 폭과 상이한 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 분리 패턴들의 각각은 상기 제1 방향에 따른 제1 폭을 가지되,
    상기 제1 분리 패턴들의 제1 폭들은 서로 동일한 반도체 소자.

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