KR20230052035A - 반도체 장치 - Google Patents

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KR20230052035A
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gate
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spacer
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윤찬식
길규현
백두산
조형기
한정훈
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Abstract

반도체 장치는 기판 상에 형성되며, 오목한 형상의 하부 측벽 및 상기 기판 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 게이트 구조물, 상기 게이트 구조물의 상기 상부 측벽에 형성된 제1 게이트 스페이서, 및 상기 게이트 구조물의 상기 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 형성된 제2 게이트 스페이서를 포함할 수 있으며, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서의 저면과 접촉하고, 실리콘 질화물을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램(DRAM) 장치에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치에서, 기판 상에 게이트 구조물 및 상기 게이트 구조물의 측벽을 커버하는 게이트 스페이서 구조물이 형성될 수 있다. 최근 상기 디램 장치의 미세화로 인해, 상기 디램 장치의 제조 과정에서 상기 게이트 구조물의 전기적 특성이 열화될 수 있으며, 이에 따라 상기 게이트 구조물의 전기적 특성을 개선시킬 수 있는 상기 게이트 스페이서 구조물이 요구된다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 오목한 형상의 하부 측벽 및 상기 기판 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 게이트 구조물, 상기 게이트 구조물의 상기 상부 측벽에 형성된 제1 게이트 스페이서, 및 상기 게이트 구조물의 상기 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 형성된 제2 게이트 스페이서를 포함할 수 있으며, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서의 저면과 접촉하고, 실리콘 질화물을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 실리콘 산화물을 포함하는 제1 유전 패턴을 포함하는 게이트 구조물, 상기 게이트 구조물의 상부 측벽에 접촉하며 실리콘 질화물을 포함하는 제1 게이트 스페이서, 및 상기 게이트 구조물의 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 접촉하며 실리콘 질화물을 포함하는 제2 게이트 스페이서를 구비할 수 있으며, 상기 제1 게이트 스페이서의 저면은 상기 제1 유전 패턴의 상면보다 낮으며, 이에 따라 상기 제2 게이트 스페이서는 상기 제1 유전 패턴의 상부 측벽에는 접촉하지 않고 하부 측벽에만 접촉할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판, 상기 기판의 상기 셀 영역 상에 형성된 제1 액티브 패턴, 상기 기판의 상기 주변 회로 영역 상에 형성된 제2 액티브 패턴, 상기 제1 및 제2 액티브 패턴들의 측벽을 커버하는 소자 분리 패턴, 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 제1 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 제1 게이트 구조물, 상기 제2 액티브 패턴 상에 형성되며, 오목한 형상의 하부 측벽 및 상기 기판 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 제2 게이트 구조물, 상기 제2 게이트 구조물의 상기 상부 측벽에 형성된 제1 게이트 스페이서, 상기 제2 게이트 구조물의 상기 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 형성되어 상기 제1 게이트 스페이서의 저면에 접촉하고 실리콘 질화물을 포함하는 제2 게이트 스페이서 및 상기 제2 게이트 스페이서의 외측벽에 형성된 제3 게이트 스페이서를 포함하는 게이트 스페이서 구조물, 상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물, 상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 질화물을 포함하는 게이트 스페이서가 게이트 구조물의 측벽과 접촉하도록 형성될 수 있으며, 이에 따라 상기 반도체 장치의 전기적 특성이 개선될 수 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
이하의 발명의 상세한 설명에서는, 기판 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 상기 기판 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 8은 평면도들이고, 도 2-7 및 9는 대응하는 평면도들을 A-A'선으로 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 액티브 패턴(105)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(105)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 3을 참조하면, 액티브 패턴(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 액티브 패턴(105) 상에 에피택시얼 층(120)을 형성할 수 있다.
일 실시예에 있어서, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 및 예를 들어 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 에피택시얼 층(120)은 p형 불순물이 도핑된 단결정 실리콘 층일 수 있다.
다른 실시예에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 PH3, POCl3, P2O5 등과 같은 n형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 에피택시얼 층(120)은 n형 불순물이 도핑된 단결정 실리콘 층일 수 있다.
이후, 소자 분리 패턴(110) 및 에피택시얼 층(120) 상에 제1 및 제2 유전층들(130, 140), 일함수 조절층(150), 제1 도전막(160), 배리어 막(170), 제2 도전막(180), 및 캐핑막(190)을 순차적으로 형성할 수 있다.
제1 유전층(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 유전층(140)은 실리콘 산화물보다 높은 유전율을 가지는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 유전층(140)은 예를 들어, 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO)을 포함할 수 있다.
일함수 조절층(150)은 예를 들어, 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 등과 같은 금속, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물, 및/또는 탄탈륨 탄화물, 티타늄 탄화물 등과 같은 금속 탄화물을 포함할 수 있다.
제1 및 제2 도전막들(160, 180)은 예를 들어, 텅스텐(W), 몰리브덴(Mo), 탄탈륨 또는 티타늄과 같은 금속을 포함할 수 있고, 배리어 막(170)은 예를 들어, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물 또는 티타늄 질화물과 같은 금속 질화물을 포함할 수 있으며, 캐핑막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 4를 참조하면, 캐핑막(190), 제2 도전막(180), 배리어 막(170), 제1 도전막(160), 일함수 조절층(150), 및 제2 유전층(140)을 순차적으로 식각하여, 캐핑 패턴(195), 제2 도전 패턴(185), 배리어 패턴(175), 제1 도전 패턴(165), 일함수 조절 패턴(155), 및 제2 유전 패턴(145)을 형성할 수 있다. 이때, 제1 유전층(130)의 상부도 함께 식각될 수 있다.
도 5를 참조하면, 제1 유전층(130), 제2 유전 패턴(145), 일함수 조절 패턴(155), 제1 도전 패턴(165), 배리어 패턴(175), 제2 도전 패턴(185), 및 캐핑 패턴(195) 상에 제1 게이트 스페이서 막(200)을 형성할 수 있다.
제1 게이트 스페이서 막(200)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6을 참조하면, 제1 유전층(130) 및 제1 게이트 스페이서 막(200)을 이방성 식각하여 제1 유전 패턴(135), 및 캐핑 패턴(195), 제2 도전 패턴(185), 배리어 패턴(175), 제1 도전 패턴(165), 일함수 조절 패턴(155), 제2 유전 패턴(145), 및 제1 유전 패턴(135) 상부 측벽을 커버하는 제1 게이트 스페이서(205)를 형성할 수 있으며, 이때 식각 부산물이 함께 발생할 수 있다.
이하에서는, 기판(100) 상면에 수직한 수직 방향으로 순차적으로 적층된 제1 및 제2 유전 패턴들(135, 145), 일함수 조절 패턴(155), 제1 도전 패턴(165), 배리어 패턴(175), 제2 도전 패턴(185), 및 캐핑 패턴(195)을 함께 게이트 구조물(215)로 지칭하기로 한다. 게이트 구조물(215)은 상기 수직 방향을 따라 액티브 패턴(105)과 부분적으로 오버랩되도록 형성될 수 있다.
이후, 상기 식각 부산물을 제거하기 위해 불산(HF)을 포함하는 세정액을 사용하여 세정 공정을 수행할 수 있으며, 이때 제1 게이트 스페이서(205)에 의해 커버되지 않은 제1 유전 패턴(135)의 하부 일부도 함께 제거될 수 있다. 이에 따라, 제1 유전 패턴(135)은 오목한 형상의 하부 측벽 및 기판(100) 상면에 대한 기울기가 수직인 상부 측벽을 포함할 수 있으며, 게이트 구조물(215)은 오목한 형상의 하부 측벽 및 기판(100) 상면에 대한 기울기가 수직인 상부 측벽을 포함할 수 있다. 또한, 제1 게이트 스페이서(205)는 게이트 구조물(215)의 상부 측벽에 접촉하도록 형성될 수 있으며, 이에 따라 제1 게이트 스페이서(205)의 저면은 제1 유전 패턴(135)의 상면보다 낮을 수 있다.
도 7을 참조하면, 에피택시얼 층(120)의 상면, 제1 게이트 스페이서(205)의 외측벽, 게이트 구조물(215)의 하부 측벽 상에 제2 게이트 스페이서 막(230)을 형성할 수 있다.
제2 게이트 스페이서 막(230)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 에피택시얼 층(120) 및 액티브 패턴(105)의 상부에 낮은 농도의 제1 불순물을 도핑하여 제1 및 제2 불순물 영역들(242, 244)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물은 상기 수직 방향 및 기판(100) 상면에 평행한 수평 방향과 예각을 이루는 방향으로 도핑될 수 있으며, 이에 따라 제1 및 제2 불순물 영역들(242, 244)은 상기 수직 방향을 따라 게이트 구조물(215)과 부분적으로 오버랩되도록 형성될 수 있다. 또한, 제1 유전 패턴(135)은 제1 게이트 스페이서(205) 및 제2 게이트 스페이서 막(230)에 의해 커버되므로, 상기 제1 불순물 도핑에 의해 손상되지 않을 수 있다.
일 실시예에 있어서, 에피택시얼 층(120)이 p형 불순물이 도핑된 단결정 실리콘 층인 경우, 상기 제1 불순물은 n형 불순물일 수 있다.
다른 실시예에 있어서, 에피택시얼 층(120)이 n형 불순물이 도핑된 단결정 실리콘 층인 경우, 상기 제1 불순물은 p형 불순물일 수 있다.
도 8 및 도 9를 참조하면, 제2 게이트 스페이서 막(230) 상에 제3 게이트 스페이서 막을 형성한 후, 제2 게이트 스페이서 막(230) 및 상기 제3 게이트 스페이서 막을 이방성 식각하여 제2 및 제3 게이트 스페이서(235, 255)를 형성할 수 있다. 이때, 제1 내지 제3 게이트 스페이서들(205, 235, 255)은 함께 게이트 스페이서 구조물(265)을 형성할 수 있다.
제2 게이트 스페이서(235)는 게이트 구조물(215)의 하부 측벽 및 제1 게이트 스페이서(205)의 외측벽에 접촉하도록 형성될 수 있으며, 이에 따라 제1 유전 패턴(135)의 상부 측벽에는 접촉하지 않고 제1 유전 패턴(135)의 하부 측벽에만 접촉할 수 있다. 또한, 제2 게이트 스페이서(235)는 제1 게이트 스페이서(205)의 저면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 스페이서(235)는 상기 수직 방향으로의 단면이 L자 형상을 가질 수 있으며, 이에 따라 제1 및 제2 불순물 영역들(242, 244)과 접촉할 수 있다.
제3 게이트 스페이서(255)는 제2 게이트 스페이서(235)의 외측벽에 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 게이트 스페이서(255)는 제1 및 제2 불순물 영역들(242, 244)과 접촉하지 않을 수 있다.
상기 제3 게이트 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 스페이서(255)의 부피는 제1 및 제2 게이트 스페이서들(205, 235)의 부피의 합보다 클 수 있다. 즉, 산화물을 포함하는 제3 게이트 스페이서(255)의 부피가 산화물보다 높은 유전율을 가지는 질화물을 포함하는 제1 및 제2 게이트 스페이서들(205, 235)의 부피의 합보다 크므로, 게이트 스페이서 구조물(265) 및 게이트 구조물(215) 간의 기생 커패시턴스 값이 낮을 수 있다.
이후, 제1 및 제2 불순물 영역들(242, 244)에 높은 농도의 제2 불순물을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물은 상기 수직 방향으로 도핑될 수 있으며, 이에 따라 제1 및 제2 불순물 영역들(242, 244)은 상기 수직 방향으로 확장될 수 있다. 또한, 제1 유전 패턴(135)은 게이트 스페이서 구조물(265)에 의해 커버되므로, 상기 제2 불순물 도핑에 의해 손상되지 않을 수 있다.
이때, 제1 및 제2 불순물 영역들(242, 244)은 소스/드레인 역할을 할 수 있다.
일 실시예에 있어서, 에피택시얼 층(120)이 p형 불순물이 도핑된 단결정 실리콘 층인 경우, 상기 제2 불순물은 n형 불순물일 수 있다.
다른 실시예에 있어서, 에피택시얼 층(120)이 n형 불순물이 도핑된 단결정 실리콘 층인 경우, 상기 제2 불순물은 p형 불순물일 수 있다.
이후, 소자 분리 패턴(110), 에피택시얼 층(120), 게이트 구조물(215), 및 게이트 스페이서 구조물(265) 상에 층간 절연막(270)을 형성한 후, 게이트 구조물(215)의 상면이 노출될 때까지 층간 절연막(270) 평탄화함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
층간 절연막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 에피택시얼 층(120) 및 액티브 패턴(105)의 상부에 상기 제1 불순물을 도핑하기 전에, 제2 게이트 스페이서(235)를 실리콘 산화물을 포함하는 제1 유전 패턴(135)의 하부 측벽에 접촉하도록 형성할 수 있다.
만약 제2 게이트 스페이서(235)가 예를 들어, 실리콘 산화물을 포함하는 경우, 상기 제1 불순물 도핑에 의해 제2 게이트 스페이서(235)는 손상이 될 수 있으며, 손상된 제2 게이트 스페이서(235)는 제1 유전 패턴(135)과 병합될 수 있다. 즉, 상기 손상된 제2 게이트 스페이서(235)에 의해 제1 유전 패턴(135)에 경시 절연 파괴(Time Dependent Dielectric Breakdown: TDDB)가 발생할 수 있으며, 이에 따라 상기 반도체 장치의 전기적 특성이 열화될 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 게이트 스페이서(235)는 예를 들어, 실리콘 질화물을 포함할 수 있다. 이에 따라, 제2 게이트 스페이서(235)가 상기 제1 불순물 도핑에 의해 손상이 되더라도, 손상된 제2 게이트 스페이서(235)는 제1 유전 패턴(135)과 병합되지 않을 수 있다. 이에 따라, 제1 유전 패턴(135)에 경시 절연 파괴가 발생하지 않을 수 있으며, 결국 상기 반도체 장치의 전기적 특성은 개선될 수 있다.
전술한 공정들을 통해 완성된 상기 반도체 장치는 기판(100)의 액티브 패턴(105) 상에 형성된 게이트 구조물(215), 게이트 구조물(215) 측벽 상에 형성된 게이트 스페이서 구조물(265), 게이트 구조물(215)에 인접하여 액티브 패턴(105) 상부에 형성된 제1 및 제2 불순물 영역들(242, 244)을 포함할 수 있다. 또한, 상기 반도체 장치는 소자 분리 패턴(110), 에피택시얼 층(120), 층간 절연막(270)을 더 포함할 수 있다.
게이트 구조물(215)은 상기 수직 방향으로 순차적으로 적층된 제1 및 제2 유전 패턴들(135, 145), 일함수 조절 패턴(155), 제1 도전 패턴(165), 배리어 패턴(175), 제2 도전 패턴(185), 및 캐핑 패턴(195)을 포함할 수 있으며, 게이트 스페이서 구조물(265)은 제2 방향(D2)으로 순차적으로 적층된 제1 내지 제3 게이트 스페이서들(205, 235, 255)을 포함할 수 있다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 10을 참조하면, 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 에피택시얼 층(120)의 상면, 제1 게이트 스페이서(205)의 외측벽, 게이트 구조물(215)의 하부 측벽 상에 제2 게이트 스페이서 막(230)을 형성한 후, 제2 게이트 스페이서 막(230)을 이방성 식각하여 제2 게이트 스페이서(235)를 형성할 수 있다.
제2 게이트 스페이서(235)는 에피택시얼 층(120)의 상면에는 형성되지 않을 수 있다.
도 11을 참조하면, 에피택시얼 층(120)의 상면, 제2 게이트 스페이서(235)의 외측벽, 게이트 구조물(215)의 상면 상에 제3 게이트 스페이서 막을 형성한 후, 상기 제3 게이트 스페이서 막을 이방성 식각하여 제3 게이트 스페이서(255)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 스페이서(255)는 제1 및 제2 불순물 영역들(242, 244)과 접촉할 수 있다.
이후, 소자 분리 패턴(110), 에피택시얼 층(120), 게이트 구조물(215), 및 게이트 스페이서 구조물(265) 상에 층간 절연막(270)을 형성함으로써 상기 반도체 장치를 완성할 수 있다.
도 12 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 12, 19, 23, 25, 30 및 34는 평면도들이고, 도 13-18, 20-22, 24, 26-29, 31-33 및 35-37은 대응하는 평면도들을 B-B'선, C-C'선 및 D-D'선으로 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 9를 참조로 설명한 반도체 장치의 제조 방법을 디램(DRAM) 장치의 제조 방법에 적용한 것이다. 이에 따라, 상기 반도체 장치의 제조 방법에 대한 중복적인 설명은 생략한다.
도 12 내지 도 14를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(300) 상에 각각 제1 및 제2 액티브 패턴들(303, 305)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴 구조물(310)을 형성할 수 있다.
기판(300)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(300)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부, 및 제2 영역(II) 중에서 제1 영역(I)에 제2 방향(D2)으로 인접한 일부만이 도시되어 있다.
제1 및 제2 액티브 패턴들(303, 305)은 기판(300)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(303)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(305)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만, 도면 상에서는 제2 액티브 패턴들(305) 중에서 제1 방향(D1)으로 서로 인접한 2개의 제2 액티브 패턴들(305)만이 도시되어 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴 구조물(310)은 상기 제1 리세스의 내벽으로부터 순차적으로 적층된 제1 내지 제3 분리 패턴들(312, 314, 316)을 포함할 수 있다. 기판(300)의 제1 영역(I) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 작을 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 분리 패턴(312)만이 형성될 수 있다. 하지만, 기판(300)의 제1 및 제2 영역들(I, II) 사이에 형성되거나 제2 영역(II) 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 클 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 내지 제3 분리 패턴들(312, 314, 316)이 모두 형성될 수 있다.
제1 및 제3 분리 패턴들(312, 316)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 분리 패턴(314)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(300)의 제1 영역(I)에 형성된 제1 액티브 패턴(303) 및 소자 분리 패턴 구조물(310)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(350)을 형성할 수 있다. 제1 게이트 구조물(350)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(320), 게이트 절연 패턴(320) 상에 형성되어 상기 제2 리세스의 하부를 채우는 게이트 전극(330), 및 게이트 전극(330) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(340)를 포함할 수 있다. 이때, 제1 게이트 구조물(350)은 기판(300)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 절연 패턴(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(330)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있으며, 게이트 마스크(340)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 15 내지 도 16을 참조하면, 기판(300)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(390)을 형성할 수 있다.
절연막 구조물(390)은 순차적으로 적층된 제1 내지 제3 절연막들(360, 370, 380)을 포함할 수 있으며, 제1 및 제3 절연막들(360, 380)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(370)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(300)의 제2 영역(II) 상에 형성된 절연막 구조물(390) 부분을 제거하고, 제2 액티브 패턴(305)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 액티브 패턴(305) 상에 에피택시얼 층(400)을 형성할 수 있다.
도 17 및 도 18을 참조하면, 기판(300)의 제1 영역(I) 상에 형성된 절연막 구조물(390), 및 기판(300)의 제2 영역(II) 상에 형성된 에피택시얼 층(400) 및 소자 분리 패턴 구조물(310) 상에 제1 및 제2 유전층들(410, 420) 및 일함수 조절층(430)을 순차적으로 형성할 수 있다.
도 20을 참조하면, 기판(300)의 제1 영역(I) 상에 형성된 제1 및 제2 유전층들(410, 420) 및 일함수 조절층(430) 부분을 제거한 후, 절연막 구조물(390)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(303), 소자 분리 패턴 구조물(310), 및 제1 게이트 구조물(350)을 부분적으로 식각함으로써 제1 개구(440)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(390)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(300)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(390)은 서로 인접하는 제1 액티브 패턴들(303)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(300) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 21 및 도 22를 참조하면, 기판(300)의 제1 영역(I) 상에 형성된 절연막 구조물(390), 제1 개구(440)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(310) 및 제1 게이트 구조물(350)의 상면, 및 기판(300)의 제2 영역(II) 상에 형성된 일함수 조절층(430) 상에 제1 도전막(450), 배리어 막(460), 제2 도전막(470) 및 캐핑막(480)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제1 도전막(450)은 제1 개구(440)를 채울 수 있다.
도 23 및 도 24를 참조하면, 도 4 내지 도 9를 참조로 설명한 공정들을 수행하여 기판(300)의 제2 영역(II) 상에 제2 게이트 구조물(502), 게이트 스페이서 구조물(555), 제1 및 제2 불순물 영역들(532, 534) 및 제1 층간 절연막(560)을 형성할 수 있다.
제2 게이트 구조물(502)은 상기 수직 방향으로 순차적으로 적층된 제1 및 제2 유전 패턴들(412, 422), 일함수 조절 패턴(432), 제1 도전 패턴(452), 제1 배리어 패턴(462), 제2 도전 패턴(472), 및 제1 캐핑 패턴(482)을 포함할 수 있으며, 게이트 스페이서 구조물(555)은 제2 방향(D2)으로 순차적으로 적층된 제1 내지 제3 게이트 스페이서들(495, 525, 545)을 포함할 수 있다.
도 25 내지 도 27을 참조하면, 기판(300)의 제1 영역(II) 상에 형성된 상기 도전 구조물 막, 및 기판(300)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(502) 및 제1 층간 절연막(260) 상에 제1 마스크 막(570)을 형성한 후, 기판(300)의 제1 영역(II) 상에 형성된 제1 마스크 막(570) 부분을 식각하여 제1 마스크 패턴(574)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 캐핑막(480), 제2 도전막(470), 제1 배리어 막(460) 및 제1 도전막(450)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 마스크 패턴(574)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 개구(440) 상에는 순차적으로 적층된 제3 도전 패턴(454), 제2 배리어 패턴(464), 제4 도전 패턴(474), 제2 캐핑 패턴(484) 및 제1 마스크 패턴(574)이 형성될 수 있으며, 제1 개구(440) 바깥의 절연막 구조물(390)의 제2 절연막(370) 상에는 순차적으로 적층된 제3 절연 패턴(385), 제3 도전 패턴(454), 제2 배리어 패턴(464), 제4 도전 패턴(474), 제2 캐핑 패턴(484) 및 제1 마스크 패턴(574)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(454), 제2 배리어 패턴(464), 제4 도전 패턴(474), 제2 캐핑 패턴(484) 및 제1 마스크 패턴(574)을 함께 비트 라인 구조물(584)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(584)은 제1 영역(I) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 28을 참조하면, 비트 라인 구조물(584)이 형성된 기판(300) 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(370) 상에 형성된 비트 라인 구조물(584) 부분 아래의 제3 절연 패턴(385)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(440)의 나머지 부분을 모두 채울 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(440) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(440) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(440) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(610, 620)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 개구(440) 내에 형성된 제4 및 제5 절연 패턴들(610, 620) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(584)의 측벽을 커버하는 제2 스페이서(620)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(610, 620) 상에 형성할 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 마스크 패턴(574) 및 제2 스페이서(620)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(303) 상면을 노출시키는 제2 개구(630)를 형성할 수 있으며, 제2 개구(630)에 의해 소자 분리 패턴 구조물(310)의 상면 및 게이트 마스크(340)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 마스크 패턴(574)의 상면 및 제2 절연막(370)의 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(584)의 측벽을 커버하는 제1 스페이서(590)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(360, 370)도 부분적으로 제거되어 비트 라인 구조물(584) 하부에 각각 제1 및 제2 절연 패턴들(365, 375)로 잔류할 수 있다. 비트 라인 구조물(584) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(365, 375, 385)은 함께 절연 패턴 구조물(395)을 형성할 수 있다.
도 29를 참조하면, 제1 마스크 패턴(574) 상면, 제2 스페이서(620)의 외측벽, 제4 및 제5 절연 패턴들(610, 620) 상면 일부, 및 제2 개구(630)에 의해 노출된 제1 액티브 패턴(303), 소자 분리 패턴 구조물(310) 및 게이트 마스크(340)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(584)의 측벽을 커버하는 제3 스페이서(640)를 형성할 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(584)의 측벽에 기판(300) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(590, 620, 640)은 함께 예비 스페이서 구조물(650)로 지칭될 수 있다.
이후, 제2 개구(630)를 채우는 제3 캐핑 패턴(660)을 기판(300)의 제1 영역(I) 상에 충분한 높이로 형성한 후, 제1 마스크 패턴(574)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 예시적인 실시예들에 있어서, 제3 캐핑 패턴(660)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(584)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제3 캐핑 패턴(660)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 30 및 도 31을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 마스크 패턴(574) 및 제3 캐핑 패턴(660) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제3 캐핑 패턴(6600)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 제1 게이트 구조물(350)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(300)의 제1 영역(I) 상에는 비트 라인 구조물들(584) 사이에 제1 게이트 구조물(350)의 게이트 마스크(340) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제4 개구를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성한 후, 제1 마스크 패턴(574) 및 제3 캐핑 패턴(660)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 하부 콘택 플러그 막은 비트 라인 구조물들(584) 사이에서 제1 방향(D1)으로 연장되며 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(675)로 변환될 수 있다. 또한, 비트 라인 구조물들(584) 사이에서 제2 방향(D2)으로 연장되는 제3 캐핑 패턴(660)이 하부 콘택 플러그들(675)에 의해 제2 방향(D2)을 따라 서로 이격되는 복수의 부분들로 분리될 수 있다.
상기 하부 콘택 플러그 막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 32를 참조하면, 하부 콘택 플러그(675)의 상부를 제거하여 비트 라인 구조물(584)의 측벽에 형성된 예비 스페이서 구조물(650)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(650)의 제2 및 제3 스페이서들(620, 640)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(675)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(675)의 상면은 제2 및 제3 스페이서들(620, 640)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(584), 예비 스페이서 구조물(650), 제3 캐핑 패턴(660), 및 하부 콘택 플러그(675) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(584)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(650)의 상부를 커버하는 제4 스페이서(680)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(675)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(675)의 상면에 금속 실리사이드 패턴(690)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(690)은 제1 마스크 패턴(574), 제3 캐핑 패턴(660), 제4 스페이서(680), 및 하부 콘택 플러그(675) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(690)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 33을 참조하면, 제1 마스크 패턴(574), 제3 캐핑 패턴(660), 제4 스페이서(680), 금속 실리사이드 패턴(690) 및 하부 콘택 플러그(675) 상에 제2 배리어 막(700)을 형성한 후, 제2 배리어 막(700) 상에 비트 라인 구조물들(584) 사이의 공간을 채우는 제2 금속막(710)을 형성할 수 있다.
이후, 제2 금속막(710) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 34 및 35를 참조하면, 제2 금속막(710) 및 제2 배리어 막(700)을 패터닝함으로써 상부 콘택 플러그(735)가 형성될 수 있으며, 상부 콘택 플러그(735) 사이에는 제5 개구(720)가 형성될 수 있다.
제5 개구(720)는 제2 금속막(710) 및 제2 배리어 막(700)뿐만 아니라, 제1 마스크 패턴(574), 제3 캐핑 패턴(660), 제4 스페이서(680), 및 제2 캐핑 패턴(484)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(620)의 상면을 노출시킬 수 있다.
제5 개구(720)가 형성됨에 따라서, 제2 금속막(710) 및 제2 배리어 막(700)은 각각 제2 금속 패턴(715) 및 이의 하면을 커버하는 제2 배리어 패턴(705)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(735)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(735)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(735)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(675), 금속 실리사이드 패턴(690), 및 상부 콘택 플러그(735)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 36을 참조하면, 노출된 제2 스페이서(620)를 제거하여, 제5 개구(720)에 연통하는 에어 갭(625)를 형성할 수 있다. 제2 스페이서(620)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(584)의 측벽에 형성된 제2 스페이서(620)는 제5 개구(720)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 상기 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제5 개구(720)에 의해 노출되어 상부 콘택 플러그(735)에 의해 커버되지 않는 제2 스페이서(620) 부분뿐만 아니라, 상부 콘택 플러그(735)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제5 개구(720)를 채우는 제2 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막은 순차적으로 적층된 제6 및 제7 절연막들(740, 750)을 포함할 수 있다. 제6 절연막(740)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제5 개구(720) 하부의 에어 갭(625)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(625)은 에어 스페이서(625)로 지칭될 수도 있으며, 제1 및 제3 스페이서들(590, 640)과 함께 스페이서 구조물(655)을 형성할 수 있다. 즉, 에어 갭(625)은 공기를 포함하는 스페이서일 수 있다. 제7 절연막(750)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상부 콘택 플러그(735)의 상면과 접촉하는 커패시터(800)를 형성할 수 있다.
즉, 상부 콘택 플러그(735) 및 상기 제2 층간 절연막 상에 식각 저지막(760) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(735)의 상면을 부분적으로 노출시키는 제6 개구를 형성할 수 있다. 식각 저지막(760)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제6 개구의 측벽, 노출된 상부 콘택 플러그(735)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제6 개구의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(735)의 상면에는 실린더형(cylindrical) 하부 전극(770)이 형성될 수 있다. 이와는 달리, 상기 제6 개구를 전부 채우는 필라형(pillar) 하부 전극(770)이 형성될 수도 있다. 하부 전극(770)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 하부 전극(770)의 표면 및 식각 저지막(760) 상에 유전막(780)을 형성하고, 유전막(780) 상에 상부 전극(790)을 형성함으로써, 하부 전극(770), 유전막(780) 및 상부 전극(790)을 각각 포함하는 커패시터(800)를 기판(300)의 제1 영역(I) 상에 형성할 수 있다.
유전막(780)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(790)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 기판(300)의 제1 영역(I) 상에 형성된 커패시터(800) 및 기판(300)의 제2 영역(II) 상에 형성된 유전막(780) 상에 제3 층간 절연막(810)을 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다. 제3 층간 절연막(810)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 제1 유전 패턴(412)의 하부 측벽에 접촉하는 제2 게이트 스페이서(525)를 포함할 수 있으므로, 개선된 전기적 특성을 가질 수 있다. 한편, 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함하는 기판(300), 기판(300)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 액티브 패턴들(303, 305), 제1 및 제2 액티브 패턴들(303, 305)의 측벽을 커버하는 소자 분리 패턴 구조물(310), 제1 액티브 패턴(303) 및 소자 분리 패턴 구조물(310) 상부에 매립된 제1 게이트 구조물(350), 제2 액티브 패턴(305) 상에 형성되며, 오목한 형상의 하부 측벽 및 기판(300) 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 제2 게이트 구조물(502), 제2 게이트 구조물(502)의 상부 측벽에 형성된 제1 게이트 스페이서(495), 제2 게이트 구조물(502)의 하부 측벽 및 제1 게이트 스페이서(495)의 외측벽에 형성되어 제1 게이트 스페이서(495)의 저면에 접촉하는 제2 게이트 스페이서(525) 및 제2 게이트 스페이서(525)의 외측벽에 형성된 제3 게이트 스페이서(545)를 포함하는 게이트 스페이서 구조물(555), 제1 액티브 패턴(303)의 중앙부 상면에 접촉하며, 제2 방향(D2)으로 연장된 비트 라인 구조물(584), 제1 액티브 패턴(303)의 각 양 가장자리 상면에 접촉하는 상기 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터(800)을 포함할 수 있다. 또한, 상기 반도체 장치는 에피택시얼 층(400), 제1 및 제2 불순물 영역들(532, 534), 제3 캐핑 패턴(660), 절연 패턴 구조물(395), 제1 및 제3 층간 절연막들(560, 810), 상기 제2 층간 절연막, 및 식각 저지막(760)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 스페이서(525)는 상기 수직 방향으로의 단면이 L자 형상을 가질 수 있다. 이에 따라, 제2 게이트 스페이서(525)는 제1 및 제2 불순물 영역들(532, 534)과 접촉할 수 있으며, 제3 게이트 스페이서(545)는 제1 및 제2 불순물 영역들(532, 534)과 접촉하지 않을 수 있다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 12 내지 도 37을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 38을 참조하면, 제3 게이트 스페이서(545)는 제1 및 제2 불순물 영역들(532, 534)과 접촉할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 105: 액티브 패턴
110: 소자 분리 패턴 120, 400: 에피택시얼 층
130, 410: 제1 유전층 135, 412: 제1 유전 패턴
140, 420: 제2 유전층 145, 422: 제2 유전 패턴
150, 430: 일함수 조절층 155, 432: 일함수 조절 패턴
160, 450: 제1 도전막 165, 452: 제1 도전 패턴
170: 배리어 막 175: 배리어 패턴
180, 470: 제2 도전막 185, 472: 제2 도전 패턴
190, 480: 캐핑막 195: 캐핑 패턴
200: 제1 게이트 스페이서 막 205, 495: 제1 게이트 스페이서
215: 게이트 구조물
230: 제2 게이트 스페이서 막 235, 525: 제2 게이트 스페이서
242, 532: 제1 불순물 영역 244, 534: 제2 불순물 영역
255, 545: 제3 게이트 스페이서 265, 555: 게이트 스페이서 구조물
270: 층간 절연막 303, 305: 제1, 제2 액티브 패턴
310: 소자 분리 패턴 구조물 312, 314, 316: 제1 내지 제3 분리 패턴
320: 게이트 절연 패턴 330: 게이트 전극
340: 게이트 마스크 350, 502: 제1, 제2 게이트 구조물
360, 370, 380, 740, 750: 제1, 제2, 제3, 제6, 제7 절연막
365, 375, 385, 600, 610: 제1 내지 제5 절연 패턴
390: 절연막 구조물 395: 절연 패턴 구조물
440, 630, 720: 제1, 제2, 제5 개구
454, 474: 제3, 제4 도전 패턴 460, 700: 제1, 제2 배리어 막
462, 464, 705: 제1 내지 제3 배리어 패턴
482, 484, 660: 제1 내지 제3 캐핑 패턴
560, 810: 제1, 제3 층간 절연막
570: 제1 마스크 막 574: 제1 마스크 패턴
584: 비트 라인 구조물
590, 620, 640, 680: 제1 내지 제4 스페이서
650: 예비 스페이서 구조물 675: 하부 콘택 플러그
690: 금속 실리사이드 패턴
710: 제2 금속막 715: 제2 금속 패턴
735: 상부 콘택 플러그 760: 식각 저지막
770, 790: 하부, 상부 전극 780: 유전막
800: 커패시터

Claims (10)

  1. 기판 상에 형성되며,
    오목한 형상의 하부 측벽; 및
    상기 기판 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 게이트 구조물;
    상기 게이트 구조물의 상기 상부 측벽에 형성된 제1 게이트 스페이서; 및
    상기 게이트 구조물의 상기 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 형성된 제2 게이트 스페이서를 포함하며,
    상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서의 저면과 접촉하고, 실리콘 질화물을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 게이트 스페이서는 상기 기판 상면에 수직한 수직 방향으로의 단면이 L자 형상을 가지는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 구조물은 상기 기판의 상면에 인접하며 실리콘 산화물을 포함하는 제1 유전 패턴을 포함하고,
    상기 제1 유전 패턴은 상기 게이트 구조물의 상기 하부 측벽을 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 게이트 스페이서의 저면은 상기 제1 유전 패턴의 상면보다 낮은 반도체 장치.
  5. 제3항에 있어서, 상기 게이트 구조물은 상기 제1 유전 패턴 상에 상기 기판 상면에 수직한 수직 방향으로 순차적으로 적층된 제2 유전 패턴, 제1 도전 패턴, 배리어 패턴 및 제2 도전 패턴을 더 포함하고,
    상기 제2 유전 패턴은 실리콘 산화물보다 높은 유전율을 가지는 물질을 포함하는 반도체 장치.
  6. 기판 상에 형성되며, 실리콘 산화물을 포함하는 제1 유전 패턴을 포함하는 게이트 구조물;
    상기 게이트 구조물의 상부 측벽에 접촉하며 실리콘 질화물을 포함하는 제1 게이트 스페이서; 및
    상기 게이트 구조물의 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 접촉하며 실리콘 질화물을 포함하는 제2 게이트 스페이서를 구비하며,
    상기 제1 게이트 스페이서의 저면은 상기 제1 유전 패턴의 상면보다 낮으며, 이에 따라 상기 제2 게이트 스페이서는 상기 제1 유전 패턴의 상부 측벽에는 접촉하지 않고 하부 측벽에만 접촉하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 게이트 스페이서에 접촉하는 상기 제1 유전 패턴의 하부 측벽은 오목한 형상을 갖는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서의 저면에 접촉하는 반도체 장치.
  9. 제6항에 있어서, 상기 제2 게이트 스페이서의 외측벽에 접촉하고 실리콘 산화물을 포함하는 제3 게이트 스페이서를 더 구비하는 반도체 장치.
  10. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 영역 상에 형성된 제1 액티브 패턴;
    상기 기판의 상기 주변 회로 영역 상에 형성된 제2 액티브 패턴;
    상기 제1 및 제2 액티브 패턴들의 측벽을 커버하는 소자 분리 패턴;
    상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 제1 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 제1 게이트 구조물;
    상기 제2 액티브 패턴 상에 형성되며,
    오목한 형상의 하부 측벽; 및
    상기 기판 상면에 대한 기울기가 수직인 상부 측벽을 포함하는 제2 게이트 구조물;
    상기 제2 게이트 구조물의 상기 상부 측벽에 형성된 제1 게이트 스페이서;
    상기 제2 게이트 구조물의 상기 하부 측벽 및 상기 제1 게이트 스페이서의 외측벽에 형성되어 상기 제1 게이트 스페이서의 저면에 접촉하고 실리콘 질화물을 포함하는 제2 게이트 스페이서; 및
    상기 제2 게이트 스페이서의 외측벽에 형성된 제3 게이트 스페이서를 포함하는 게이트 스페이서 구조물;
    상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
    상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하는 반도체 장치.
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