KR20230031602A - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 기판과, 상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들과, 상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분을 갖도록 형성된 반도체 채널층과, 상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 형성된 게이트 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분의 상기 게이트 절연층 상에 형성된 내부 전극층과, 상기 복수의 수평 홀들의 내벽 및 상기 내부 전극층 상에 형성된 강유전체층과, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고속도의 데이터 처리와 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 칩의 부피를 줄이면서 그 성능과 집적도를 높일 필요가 있다.
이에 따라, 종래 메모리 소자의 한계를 극복하기 위한 차세대 메모리 소자가 연구되고 있다. 예를 들어, 강유전체 전계효과 트랜지스터(Ferroelectric field effect transistor, FeFET) 또는 강유전체 메모리 소자(Ferroelectric memory device)는 단일 트랜지스터 동작 및 빠른 동작 속도 등의 이유로 이러한 차세대 메모리 소자의 하나로 주목을 받고 있다.
하지만, 강유전체 메모리 소자는 충분한 내구성(endurance) 특성을 확보하지 못하여, 상업화에 제약을 받고 있다. 강유전체 메모리 소자의 성능 개선을 위해서는 탈분극(depolarization)을 억제하고 강유전체층의 전계를 높일 필요가 있다. 하지만, 성능 개선을 위해서 게이트 절연층의 두께가 얇아지면서 절연 파괴 가능성이 높아지면서 그 신뢰성이 나빠지고 있다.
아울러, 메모리 칩의 집적도를 높이기 위하여, 종래의 평면형 구조 대신에 기판 상에 메모리셀들을 수직으로 적층하는 3차원 구조가 연구되고 있다. 이러한 3차원 구조에서는 메모리셀들의 적층 수를 늘림으로써 동일한 평면 상에서 그 용량을 크게 늘릴 수 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 동작 성능, 동작 신뢰성 및 메모리 용량을 늘릴 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 기판과, 상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들과, 상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 형성된 반도체 채널층과, 상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들 상에 형성된 게이트 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 형성된 복수의 내부 전극층들과, 상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 형성된 강유전체층과, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함한다.
상기 강유전체 메모리 소자에 따르면, 상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고, 복수의 수직 홀들 사이로 신장되게 형성된 슬릿 패턴을 더 포함할 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성될 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 형성된 드레인층을 더 포함할 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성될 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 게이트 절연층과 상기 복수의 내부 전극층들의 사이 및 상기 게이트 절연층과 강유전체층의 사이에 개재된 고유전율층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 강유전체 메모리 소자의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들을 교대로 형성하는 단계와, 상기 복수의 층간 절연층들 및 복수의 희생층들을 관통하는 적어도 하나의 수직 홀을 형성하는 단계와, 상기 적어도 하나의 수직 홀을 통해서 상기 복수의 층간 절연층들을 부분적으로 식각하여, 상기 적어도 하나의 수직 홀의 상기 복수의 층간 절연층들과 접하는 제 1 부분에서 직경이 상기 복수의 희생층들과 접하는 제 2 부분에서 직경보다 크게 하는 단계와, 상기 적어도 하나의 수직 홀의 내벽 상에 상기 제 2 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 반도체 채널층을 형성하는 단계와, 상기 적어도 하나의 수직 홀 내부를 매립 절연층으로 채우는 단계와, 상기 복수의 희생층들을 제거하여, 상기 복수의 층간 절연층들 사이에 복수의 수평 홀들을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들 상에 게이트 절연층을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 복수의 내부 전극층들을 형성하는 단계와, 상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 강유전체층을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 복수의 게이트 전극층들을 형성하는 단계를 포함할 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고, 상기 복수의 희생층들을 제거하기 전에, 상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 패터닝하여 복수의 수직 홀들 사이로 신장되게 슬릿 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성될 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 내부 전극층들을 형성하는 단계는, 상기 복수의 수평 홀들을 통해서 상기 게이트 절연층 상에 도전층을 형성하는 단계와, 상기 반도체 채널층의 상기 리세스 부분들 외측의 상기 도전층을 식각하는 단계를 포함할 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 매립 절연층으로 채우는 단계 후, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 드레인층을 형성하는 단계를 더 포함할 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 그 제조 방법에 의하면, 동작 성능 및 동작 신뢰성을 향상시키고 메모리 용량을 늘릴 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 보여주는 단면도이다.
도 2는 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 시뮬레이션에 의한 전계 분포를 비교해서 보여주는 개략도이다.
도 3은 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 동작 특성을 비교해서 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 동작 특성을 보여주는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 전계 특성을 보여주는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 고유전율층의 두께에 따른 전계 특성을 보여주는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 강유전체 메모리 소자의 단면도이다.
도 10 내지 도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 2는 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 시뮬레이션에 의한 전계 분포를 비교해서 보여주는 개략도이다.
도 3은 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 동작 특성을 비교해서 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 동작 특성을 보여주는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 전계 특성을 보여주는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 고유전율층의 두께에 따른 전계 특성을 보여주는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 강유전체 메모리 소자의 단면도이다.
도 10 내지 도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자(50)를 보여주는 단면도이다.
도 1을 참조하면, 강유전체 메모리 소자(50)는 평면형 게이트 구조와 대비되는 리세스 게이트 구조를 가질 수 있다. 이러한 리세스 게이트 구조에서 게이트 전극층(60)은 기판(52) 내에 소정 깊이만큼 리세스 되게 형성될 수 있다. 강유전체 메모리 소자(50)는 강유전체 랜덤 액세스 메모리(Ferroelectric random access memory, ReRAM)로 불리거나 또는 전계효과 트랜지스터(field effect transistor, FET)의 구조를 갖는다는 점에서 강유전체 전계효과 트랜지스터(ferroelectric FET, FeFET)로 불릴 수도 있다.
보다 구체적으로 보면, 기판(52)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 예를 들어, 기판(52)은 반도체 웨이퍼 형태로 제공될 수 있다.
기판(52) 내에는 소정 깊이로 홈(54)이 형성될 수 있다. 일부 실시예에서, 홈(54)의 바닥면은 둥근 형상을 갖도록 라운딩 처리될 수 있다. 이러한 둥근 형상은 뽀족한 모서리를 제거하여 모서리에서 전계가 집중되는 것을 완화시킬 수 있다.
게이트 절연층(56)은 적어도 홈(54) 내 기판(52)의 표면 상에 형성될 수 있고, 일부 실시예에서는 홈(54)으로부터 노출된 기판(52)의 표면 상에 전체적으로 형성될 수도 있다.
내부 전극층(55)은 홈(54) 내 소정 깊이까지 채워지도록 형성될 수 있다. 예를 들어, 내부 전극층(55)은 도전 물질, 예컨대 금속, 금속 질화물, 도핑된 폴리실리콘 등으로 형성될 수 있다. 내부 전극층(55)은 외부 전원에 연결되지 않고 플로팅 될 수 있다.
강유전체층(58)은 내부 전극층(55) 및 내부 전극층(55)으로부터 노출된 게이트 절연층(56) 상에 형성될 수 있다. 예를 들어, 강유전체층(58)은 홈(54) 내 내부 전극층(55)의 상부와, 홈(54)의 측벽 상의 게이트 절연층(56) 상에 형성될 수 있다.
게이트 전극층(60)은 적어도 홈(54) 내 강유전체층(58) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(60)은 홈(54)을 채우도록 강유전체층(58) 상에 형성될 수 있다. 나아가, 게이트 전극층(60)은 기판(52) 상으로 더 신장되도록 강유전체층 상에 형성될 수도 있다.
예를 들어, 게이트 절연층(56)은 실리콘 산화막을 포함할 수 있고, 강유전체층(58)은 분극(polarization) 현상을 이용하여 데이터를 저장할 수 있는 층으로, 고유전율 물질을 포함할 수 있다. 게이트 절연층(56)은 버퍼 절연층의 기능을 한다는 점에서 상대적으로 얇게 형성할 수 있고, 강유전체층(58)은 데이터 저장을 위해서 필요한 두께로 형성될 수 있다. 따라서, 강유전체층(58)의 두께는 게이트 절연층(56)의 두께보다 클 수 있고, 예컨대 5배 이상일 수 있다.
보다 구체적으로 보면, 강유전체층(58)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 하프늄-지르코늄 산화물(Hf0.5Zr0.5O2)을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 선택적으로, 강유전체층(56)은 불순물로 도핑될 수도 있다.
홈(54) 양측의 기판(52) 내에는 소정 깊이로 소오스 영역(62) 및 드레인 영역(64)이 각각 형성될 수 있다. 소오스 영역(62) 및 드레인 영역(64)은 기판(52) 내에 불순물을 고농도로 도핑하여 형성할 수 있다.
예를 들어, 홈(54) 주변의 기판(52)은 제 1 도전형의 불순물로 도핑될 수 있고, 소오스 영역(62) 및 드레인 영역(64)은 제 2 도전형의 불순물로 도핑될 수 있다. 홈(54) 주변의 제 1 도전형의 불순물로 도핑된 영역은 웰 영역으로 불릴 수도 있다.
전술한 강유전체 메모리 소자(50)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
전술한 강유전체 메모리 소자(50)는 게이트 전극(60)에 동작 전압이 인가되면, 플로팅 된 내부 전극(55)에도 유도 전압이 걸리고, 이에 따라 내부 전극(55)을 둘러싸고 있는 기판(52)의 표면에도 채널이 형성될 수 있다. 따라서, 전술한 강유전체 메모리 소자(50)는 전체적으로 리세스 게이트 구조를 갖게 되어, 소오스 영역(62) 및 드레인 영역(64) 사이에서 홈(54) 내 기판(52) 표면을 따라서 채널이 길게 형성되는 효과를 가질 수 있다.
나아가, 게이트 절연층(56)은 홈(54)을 따라서 전체적으로 형성됨에 반해서 강유전체층(58)은 내부 전극층(55) 위의 홈(54)을 따라서 형성되기 때문에, 게이트 절연층(56)보다 강유전체층(58)에 상대적으로 전계가 높게 걸리는 효과를 얻을 수 있다. 이러한 효과는 일반적인 전계효과 트랜지스터(FET) 또는 다른 메모리 소자에서는 필요하지 않지만, 강유전체 메모리 소자(50)에서는 중요한 역할을 할 수 있다.
평면형 게이트 구조에서는 게이트 절연층(56)과 강유전체층(58)의 두께나 유전 상수를 변화시켜야 전계 배분을 변화시킬 수 있지만, 이 실시예에 따른 강유전체 메모리 소자(100)에서는 동일한 두께와 동일한 물질 조건에서도 게이트 절연층(56)에는 상대적으로 전계가 약하게 걸리고, 강유전체층(58)에는 상대적으로 전계가 높게 걸리게 할 수 있다.
이에 따르면, 강유전체층(58)에 걸리는 전계를 높게 함에 따라서, 프로그램 또는 소거 속도를 향상시키고, 메모리 윈도우를 크게 할 수 있다. 나아가, 게이트 절연층(56)에 걸리는 전계를 줄임으로써, 스트레스에 의한 신뢰성 저하를 완화시킬 수 있다.
도 2는 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 시뮬레이션에 의한 전계 분포를 비교해서 보여주는 개략도이다. 도 2에서 비교예1(C1)은 평면형 구조를 나타내고, 비교예2(C2)는 내부 전극층이 없는 통상적인 리세스 게이트 구조를 나타내고, 실시예1(E1)은 본 발명의 일 실시예에 따른 구조(도 1 참조)를 나타낸다.
도 2를 참조하면, 게이트 절연층(IL)의 전계는 비교예1(C1)에서 가장 강하고, 그 다음으로 비교예2(C2)에서 강하고, 실시예1(E1)에서 가장 약한 것을 알 수 있다. 반면, 강유전체층(FE)의 전계는 실시예1(E1)에서 가장 강하고, 그 다음으로 비교예2(C2)에서 강하고, 비교예1(C1)에서 가장 약한 것을 알 수 있다.
따라서, 실시예1(E1)의 경우 평면형 구조의 비교예1(C1)뿐만 아니라 통상적인 리세스 게이트 구조의 비교예2(C2)보다도 더 효율적으로 게이트 절연층(IL)에 걸리는 전계를 낮추고, 강유전체층(FE)에 걸리는 전계를 높일 수 있음을 알 수 있다.
도 3은 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 동작 특성을 비교해서 보여주는 그래프이다.
도 3을 참조하면, 실시예1(E1)의 경우 평면형 구조의 비교예1(C1)와 통상적인 리세스 게이트 구조의 비교예2(C2)보다 더 큰 메모리 윈도우를 갖고 있어서 신뢰성이 높은 것을 알 수 있다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 동작 특성을 보여주는 그래프이고, 도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 전계 특성을 보여주는 그래프이다.
도 4 및 도 5를 참조하면, 강유전체 메모리 소자(100)에서 홈(54)이 깊어지고 내부 전극층(55)의 깊이가 더 깊어질수록 게이트 절연층(56)에 걸리는 전계는 낮아지고 강유전체층(58)에 걸리는 전계는 상대적으로 커져 메모리 윈도우가 커지는 것을 알 수 있다. 강유전체 메모리 소자(100)에서 내부 전극층(55)의 깊이가 깊어짐에 따라서 메모리 윈도우가 더욱 커져 내구성과 신뢰성을 높이면서 성능 개선이 가능한 것을 알 수 있다.
도 6은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자(50a)를 보여주는 단면도이다. 강유전체 메모리 소자(50a)는 도 1의 강유전체 메모리 소자(50)에 일부 구성을 부가한 것이고, 따라서 서로 참조될 수 있는 바 중복된 설명은 생략된다.
도 6을 참조하면, 강유전체 메모리 소자(50a)는 고유전율층(high k dielectric layer, 57)을 더 포함할 수 있다. 예를 들어, 고유전율층(57)은 게이트 절연층(56)과 내부 전극층(55)의 사이 및 게이트 절연층(56)과 강유전체층(58)의 사이에 개재될 수 있다. 보다 구체적으로 보면, 고유전율층(57)은 홈(54) 내 게이트 절연층(56) 상에 형성되고, 그 위에 내부 전극층(55)이 형성되고, 내부 전극층(55)이 형성된 홈(54) 내에 강유전체층(58)이 형성될 수 있다.
예를 들어, 강유전체층(58)은 게이트 절연층(56)보다 높은 유전 상수를 갖는 절연층일 수 있고, 예컨대 하프늄 산화층, 지르코늄 산화층, 티타늄 산화층 등을 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 강유전체 메모리 소자의 고유전율층의 두께에 따른 전계 특성을 보여주는 그래프이다.
도 7을 참조하면, 고유전율층(57)이 없는 경우에 비해서 고유전율층(57)이 부가되는 경우 게이트 절연층(56)의 전계는 낮추고 강유전체층(58)의 전계는 높일 수 있는 것을 알 수 있다. 나아가, 고유전율층(57)의 두께가 두꺼워질수록 이러한 경향이 더 강해지는 것을 알 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자(100)를 보여주는 사시도이고, 도 9는 도 8의 강유전체 메모리 소자(100)의 단면도이다. 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)를 3차원으로 확장한 구조의 일 예일 수 있고, 따라서, 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)의 기본 구성을 참조할 수 있다.
도 8을 참조하면, 강유전체 메모리 소자(100)는 기판(102)과, 복수의 층간 절연층들(104), 반도체 채널층(112), 매립 절연층(114), 게이트 절연층(120), 복수의 내부 전극층들(122), 강유전체층(124) 및 복수의 게이트 전극층들(126)을 포함할 수 있다.
보다 구체적으로 보면, 기판(102)은 베이스 구조체로서 다양한 물질로 형성될 수 있다. 예를 들어, 기판(102)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 예를 들어, 기판(102)은 반도체 웨이퍼 형태로 제공될 수 있다.
층간 절연층들(104)은 기판(102) 상에 복수의 수평홀들(도 13의 118)을 각각 사이에 두고 적층될 수 있다. 나아가, 층간 절연층들(104)에는 적어도 하나의 수직 홀(도 10의 110)이 형성될 수 있다. 수직 홀(110)의 개수는 메모리 용량에 따라서 적절하게 선택될 수 있고, 예를 들어 수직 홀(110)은 어레이 배열된 복수의 수직 홀들(110)을 포함할 수 있다. 예를 들어, 층간 절연층들(104)은 산화물, 예컨대 실리콘 산화물로 형성될 수 있다.
반도체 채널층(112)은 적어도 하나의 수직 홀(110) 내벽 상에 형성될 수 있다. 나아가, 반도체 채널층(112)은 복수의 수평 홀들(118) 부분에서 적어도 하나의 수직 홀(110)의 중심 방향으로 리세스 부분들(112a)을 갖도록 형성될 수 있다. 이에 따라, 반도체 채널층(112)은 대체로 수직 방향으로 신장하되, 수평 홀들(118) 부분에서 수직 홀(110) 방향으로 오목한 형상을 반복적으로 가질 수 있다. 각 수평 홀(118)에 대응되는 반도체 채널층(112)의 리세스 부분들(112a)은 도 1의 홈(54)이 형성된 기판(52)이 시계 방향으로 90도 회전된 구조에 대응될 수 있다.
반도체 채널층(112)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 반도체 채널층(112)은 단결정 또는 다결정 구조를 가질 수 있다. 예를 들어, 반도체 채널층(112)은 수직 홀(110)내에 다결정 실리콘층으로 형성될 수 있다.
매립 절연층(114)은 적어도 하나의 수직 홀(110) 내부를 채우도록 형성될 수 있다. 예를 들어, 매립 절연층(114)은 반도체 채널층(112)과 접하면서 수직 홀(110) 내부를 채울 수 있다. 매립 절연층(114)은 적절한 절연층, 예컨대 층간 절연층들(104)과 동일한 절연층으로 형성될 수 있다.
게이트 절연층(120)은 복수의 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a) 상에 형성될 수 있다. 일부 실시예에서, 게이트 절연층(120)은 반도체 채널층(112)의 리세스 부분들(112a)뿐만 아니라 수평 홀들(118)의 내면 상에 더 형성될 수 있다. 예를 들어, 게이트 절연층(120)은 적절한 절연물, 예컨대 실리콘 산화막을 포함할 수 있다.
복수의 내부 전극층들(122)은 복수의 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)의 게이트 절연층(120) 상에 형성될 수 있다. 일부 실시예에서, 내부 전극층들(122)은 반도체 채널층(112)의 리세스 부분들(112a)을 매립하도록 수형홀들(118) 내 게이트 절연층(120) 상에 형성될 수 있다. 내부 전극층들(122)은 도 1에서 설명한 바와 같이 플로팅된 전극일 수 있고, 그 기능은 도 1의 내부 전극층(55)을 참조할 수 있다.
강유전체층(124)은 복수의 수평 홀들(118)의 내벽 및 내부 전극층들(122) 상에 형성될 수 있다. 강유전체층(124)은 분극(polarization) 현상을 이용하여 데이터를 저장할 수 있는 층으로, 고유전율 물질을 포함할 수 있다. 예를 들어, 강유전체층(124)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 하프늄-지르코늄 산화물(Hf0.5Zr0.5O2)을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 나아가, 강유전체층(124)에 사용되는 이러한 산화물에는 다른 성분이 도핑될 수 있고, 예컨대 하프늄 산화물(HfO2)에 지르코늄 산화물(ZrO2)이 도핑될 수도 있다.
복수의 게이트 전극층들(126)은 복수의 수평 홀들(118)을 통해서, 강유전체층(124) 상에 형성될 수 있다. 예를 들어, 게이트 전극층들(126)은 복수의 수평 홀들(118)을 매립하도록 강유전체층(124) 상에 형성될 수 있다. 게이트 전극층들(126)은 적절한 도전층, 예컨대 금속 또는 도핑된 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 적어도 하나의 드레인층(116)이 매립 절연층(114) 상에 반도체 채널층(112)과 연결되게 형성될 수 있다. 수직 홀(110)이 복수 개인 경우, 복수의 반도체 채널층들(112)이 수직 홀들(110) 내에 형성되고, 복수의 드레인층들(116)이 반도체 채널층들(112) 상에 각각 형성될 수 있다.
예를 들어, 드레인층(116)은 도핑된 반도체층으로 형성되거나 또는 도전층으로 형성될 수 있다. 나아가, 드레인층(116)과 대향되게 기판(102)에 반도체 채널층(112)과 연결되게 소오스층(미도시)이 형성될 수도 있다.
일부 실시예에서, 적어도 하나의 수직 홀(110)은 어레이 배열된 복수의 수직 홀들(110)을 포함하고, 슬릿 패턴(117)이 수직 홀들(110) 사이로 신장되게 형성될 수 있다. 후술하는 바와 같이, 슬릿 패턴(117)은 수평 홀들(118) 형성 시 식각액이 잘 분산되어 공급되도록 하는 역할을 할 수 있다.
일부 실시예에서, 도 8 및 도 9에는 도시되어 있지 않지만, 도 5를 참조하여 고유전율층(도 5의 57)이 게이트 절연층(120)과 내부 전극층들(122)의 사이 및 게이트 절연층(120)과 강유전체층(124)의 사이에 더 개재될 수 있다.
일부 실시예에서, 게이트 전극층들(126)에 워드 라인 전극들(미도시)이 접속되고, 드레인층들(116)에 비트 라인 전극(미도시)이 접속될 수 있다.
전술한 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)에 대응되는 셀 구조를 수직으로 적층한 3차원 구조로 이해될 수 있다. 따라서, 강유전체 메모리 소자(100)에서 각층의 셀들은 도 1의 강유전체 메모리 소자(50)와 실질적으로 동일하거나 대응되는 구조를 가질 수 있는 바, 신뢰성과 성능 향상을 같이 도모할 수 있다. 나아가, 강유전체 메모리 소자(100)는 3차원 구조로 형성됨에 따라서 높은 집적도를 가질 수 있어서 고용량 제품에 응용될 수 있다.
도 10 내지 도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 10을 참조하면, 기판(102) 상에, 복수의 층간 절연층들(104) 및 복수의 희생층들(06)을 교대로 형성할 수 있다. 층간 절연층들(104) 및 희생층들(106)은 상대적으로 식각 선택비를 갖는 물질로 선택될 수 있다. 예를 들어, 층간 절연층들(104)은 실리콘 산화막을 포함하고, 희생층들(106)은 실리콘 질화막을 포함할 수 있다.
도 11을 참조하면, 층간 절연층들(104) 및 희생층들(106)을 관통하는 적어도 하나의 수직 홀(110)을 형성할 수 있다. 예를 들어, 도 9의 구조 상에 수직 홀(110)이 형성될 부분을 노출하는 마스크 패턴을 형성하고, 이러한 마스크 패턴을 식각 보호막으로 하여 하부 구조물을 식각함으로써 수직 홀(110)을 형성할 수 있다.
도 11을 참조하면, 수직 홀(110)을 통해서 층간 절연층들(104)을 부분적으로 식각하여, 수직 홀(110)의 층간 절연층들(104)과 접하는 제 1 부분(110a)에서 직경이 희생층들(106)과 접하는 제 2 부분(110b)에서 직경보다 크게 할 수 있다. 이에 따라, 수직 홀(110)은 수직 방향으로 그 폭이 반복적으로 가변되는 구조를 가질 수 있다.
선택적으로, 희생층들(106)의 측벽들을 둥근 형상으로 라운딩 처리하는 단계가 부가될 수도 있다. 예를 들어, 희생츨들(106)의 측벽들(106a)을 등방성 식각함으로써 라운딩 처리를 수행할 수 있다.
도 12를 참조하면, 수직 홀(110)의 내벽 상에 제 2 부분(110b)에서 수직 홀(110)의 중심 방향으로 리세스 부분들(112a)을 갖도록 반도체 채널층(112)을 형성할 수 있다. 예를 들어, 도 11의 구조에서 수직 홀(110)의 가편 폭 구조를 따라서 반도체 채널층(112)이 형성될 수 있다. 이러한 반도체 채널층(112)의 구조에서, 리세스 부분들(112a)은 도 1의 홈(54)이 형성된 기판(52)이 시계 방향으로 90도 회전된 구조에 대응될 수 있다.
반도체 채널층(112)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 반도체 채널층(112)은 단결정 또는 다결정 구조를 가질 수 있다. 예를 들어, 반도체 채널층(112)은 수직 홀(110)내에 다결정 실리콘층으로 형성할 수 있다. 다른 예로, 반도체 채널층(112)은 단결정 구조의 기판(102) 상에 단결정 구조로 형성되거나 또는 다결정 구조로 형성된 후 열처리 등을 통하여 단결정 구조로 변경될 수도 있다.
이어서, 수직 홀(110) 내부를 매립 절연층(114)으로 채울 수 있다. 예를 들어, 매립 절연층(114)은 화학기상증착법(chemical vapor deposition, CVD), 플라즈마 강화 화학기상증착법(PECVD) 또는 원자층증착법(atomic layer deposition, ALD)으로 수직 홀(110) 내에 형성될 수 있다.
선택적으로, 매립 절연층(114)으로 채우는 단계 후, 매립 절연층(114) 상에 반도체 채널층(112)과 연결되게 드레인층(116)을 형성하는 단계가 이어질 수 있다.
도 13을 참조하면, 희생층들(106)을 제거하여, 층간 절연층들(104) 사이에 복수의 수평 홀들(118)을 형성할 수 있다. 예를 들어, 등방성 식각을 이용하여 희생층들(106)의 노출된 부분을 통해서 희생층들(106)을 선택적으로 제거할 수 있다. 이러한 등방성 식각은 습식 식각(wet etch) 또는 화학적 건식 식각(chemical dry etch)를 포함할 수 있다. 이와 같이, 희생층들(106)이 제거됨에 따라서, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)이 노출될 수 있다.
선택적으로, 수직홀들(110)이 어레이 배열된 경우, 희생층들(106)을 제거하기 전에, 층간 절연층들(104) 및 희생층들(106)을 패터닝하여 수직 홀들(110) 사이로 신장되게 슬릿 패턴(117)을 형성할 수 있다. 이러한 슬릿 패턴(117)은 희생층들(106) 사이를 절단하여 희생층들(106)의 제거를 용이하게 하고, 또한 이후 단계에서 반도체 채널층(112)의 리세스 부분들(112a)로 공정 가스들의 접근이 용이하게 해줄 수 있다.
도 14를 참조하면, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a) 상에 게이트 절연층(120)을 형성할 수 있다.
이어서, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)의 게이트 절연층(120) 상에 내부 전극층들(122)을 형성할 수 있다. 예를 들어, 내부 전극층들(122)은 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)을 채우도록 게이트 절연층(120) 상에 형성될 수 있다. 보다 구체적으로 보면, 내부 전극층들(122)을 형성하는 단계는, 수평 홀들(118)을 통해서 게이트 절연층(120) 상에 도전층을 형성하는 단계와, 반도체 채널층(112)의 리세스 부분들(112a) 외측의 도전층을 식각하는 단계를 포함할 수 있다.
일부 실시예에서, 선택적으로, 게이트 절연층(120) 상에 도 6에 도시된 바와 같이 고유전체층(57)을 형성하는 단계가 부가될 수도 있다.
도 15를 참조하면, 수평 홀들(118)의 내벽 및 내부 전극층들(122) 상에 강유전체층(124)을 형성할 수 있다.
이어서, 수평 홀들(118)을 통해서, 강유전체층(124) 상에 복수의 게이트 전극층들(126)을 형성할 수 있다. 예를 들어, 게이트 전극층들(126)은 수평 홀들(118)을 매립하도록 강유전체층(124) 상에 형성될 수 있다. 보다 구체적으로 보면, 게이트 전극층들(126)은 화학기상증착법(CVD), 플라즈마 화학기상증착법(PECVD) 또는 원자층증착법(ALD)을 이용하여 도전층으로 수평 홀들(118)을 채우도록 형성할 수 있다.
일부 실시예에서, 드레인층들(116) 상에 연결되게 비트 라인 전극들을 형성하고, 게이트 전극층들(126)에 연결되게 워드 라인 전극들을 형성하는 단계가 이어질 수 있다.
전술한 제조 방법에 따르면, 반도체 제조 공정을 이용하여 리세스 게이트 구조를 가지면서도 수직 적층 구조를 갖는 강유전체 메모리 소자(100)를 경제적으로 제조할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
50, 100: 강유전체 메모리 소자
52, 102: 기판
104: 층간 절연층
106: 희생층
112: 반도체 채널층
56, 120: 게이트 절연층
55, 122: 내부 전극층
60, 126: 게이트 전극층
52, 102: 기판
104: 층간 절연층
106: 희생층
112: 반도체 채널층
56, 120: 게이트 절연층
55, 122: 내부 전극층
60, 126: 게이트 전극층
Claims (12)
- 기판;
상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들;
상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분을 갖도록 형성된 반도체 채널층;
상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 형성된 게이트 절연층;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 형성된 복수의 내부 전극층들;
상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 형성된 강유전체층; 및
상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함하는
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고,
복수의 수직 홀들 사이로 신장되게 형성된 슬릿 패턴을 더 포함하는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성된,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 형성된 드레인층을 더 포함하는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성되는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연층과 상기 복수의 내부 전극층들의 사이 및 상기 게이트 절연층과 강유전체층의 사이에 개재된 고유전율층을 더 포함하는, 강유전체 메모리 소자. - 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들을 교대로 형성하는 단계;
상기 복수의 층간 절연층들 및 복수의 희생층들을 관통하는 적어도 하나의 수직 홀을 형성하는 단계;
상기 적어도 하나의 수직 홀을 통해서 상기 복수의 층간 절연층들을 부분적으로 식각하여, 상기 적어도 하나의 수직 홀의 상기 복수의 층간 절연층들과 접하는 제 1 부분에서 직경이 상기 복수의 희생층들과 접하는 제 2 부분에서 직경보다 크게 하는 단계;
상기 적어도 하나의 수직 홀의 내벽 상에 상기 제 2 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 반도체 채널층을 형성하는 단계;
상기 적어도 하나의 수직 홀 내부를 매립 절연층으로 채우는 단계;
상기 복수의 희생층들을 제거하여, 상기 복수의 층간 절연층들 사이에 복수의 수평 홀들을 형성하는 단계;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 게이트 절연층을 형성하는 단계;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 복수의 내부 전극층들을 형성하는 단계;
상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 강유전체층을 형성하는 단계; 및
상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 복수의 게이트 전극층들을 형성하는 단계를 포함하는,
강유전체 메모리 소자의 제조 방법. - 제 7 항에 있어서,
상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고,
상기 복수의 희생층들을 제거하기 전에, 상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 패터닝하여 복수의 수직 홀들 사이로 신장되게 슬릿 패턴을 형성하는 단계를 더 포함하는,
강유전체 메모리 소자의 제조 방법. - 제 7 항에 있어서,
상기 내부 전극층은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성되는,
강유전체 메모리 소자의 제조 방법. - 제 9 항에 있어서,
상기 내부 전극층을 형성하는 단계는, 상기 복수의 수평 홀들을 통해서 상기 게이트 절연층 상에 도전층을 형성하는 단계와, 상기 반도체 채널층의 상기 리세스 부분들 외측의 상기 도전층을 식각하는 단계를 포함하는,
강유전체 메모리 소자의 제조 방법. - 제 7 항에 있어서,
상기 매립 절연층으로 채우는 단계 후, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 드레인층을 형성하는 단계를 더 포함하는,
강유전체 메모리 소자의 제조 방법. - 제 7 항에 있어서,
상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성되는,
강유전체 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210114033A KR102605394B1 (ko) | 2021-08-27 | 2021-08-27 | 강유전체 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210114033A KR102605394B1 (ko) | 2021-08-27 | 2021-08-27 | 강유전체 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230031602A true KR20230031602A (ko) | 2023-03-07 |
| KR102605394B1 KR102605394B1 (ko) | 2023-11-23 |
Family
ID=85512956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210114033A KR102605394B1 (ko) | 2021-08-27 | 2021-08-27 | 강유전체 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102605394B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180134122A (ko) * | 2017-06-08 | 2018-12-18 | 에스케이하이닉스 주식회사 | 강유전층을 구비하는 반도체 장치 및 그 제조 방법 |
| US20210050371A1 (en) * | 2019-08-15 | 2021-02-18 | Sandisk Technologies Llc | Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal nitride materials and method of making thereof |
| JP2021048214A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 記憶装置 |
-
2021
- 2021-08-27 KR KR1020210114033A patent/KR102605394B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20210050371A1 (en) * | 2019-08-15 | 2021-02-18 | Sandisk Technologies Llc | Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal nitride materials and method of making thereof |
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| Publication number | Publication date |
|---|---|
| KR102605394B1 (ko) | 2023-11-23 |
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