KR102467857B1 - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 109
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층과, 상기 갭을 관통하여 상기 반도체 채널층의 일부분을 한바퀴 둘러싸도록 형성된 내부 전극층와, 상기 반도체 채널층 및 상기 내부 전극층 사이의 게이트 절연층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 형성된 강유전체층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 형성된 게이트 전극층을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고속도의 데이터 처리와 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 칩의 부피를 줄이면서 그 성능과 집적도를 높일 필요가 있다.
이에 따라, 종래 메모리 소자의 한계를 극복하기 위한 차세대 메모리 소자가 연구되고 있다. 예를 들어, 강유전체 전계효과 트랜지스터(Ferroelectric field effect transistor, FeFET) 또는 강유전체 메모리 소자(Ferroelectric memory device)는 단일 트랜지스터 동작 및 빠른 동작 속도 등의 이유로 이러한 차세대 메모리 소자의 하나로 주목을 받고 있다.
하지만, 강유전체 메모리 소자는 충분한 내구성(endurance) 특성을 확보하지 못하여, 상업화에 제약을 받고 있다. 강유전체 메모리 소자의 성능 개선을 위해서는 게이트 절연층의 전계를 낮추고 강유전체층의 전계를 높일 필요가 있다. 나아가, 동작 전류의 증가를 위하여 3차원 구조가 연구되고 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 동작 전류를 높이면서 동작 신뢰성을 늘릴 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층과, 상기 갭을 관통하여 상기 반도체 채널층의 일부분을 한바퀴 둘러싸도록 형성된 내부 전극층과, 상기 반도체 채널층 및 상기 내부 전극층 사이의 게이트 절연층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 형성된 강유전체층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 형성된 게이트 전극층을 포함한다.
상기 강유전체 메모리 소자에 따르면, 상기 게이트 절연층 및 상기 내부 전극층은 상기 갭을 채우도록 형성될 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 내부 전극층은 상기 반도체 채널층의 상기 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 더 신장되도록 형성될 수 있다.
상기 강유전체 메모리 소자에 따르면, 상기 게이트 절연층은 상기 반도체 채널층의 표면 상에 전체적으로 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 강유전체 메모리 소자의 제조 방법은, 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층을 형성하는 단계와, 상기 반도체 채널층의 노출된 표면 상에 게이트 절연층을 형성하는 단계와, 상기 갭을 관통하여 상기 반도체 채널층의 적어도 일부분을 한바퀴 둘러싸도록 상기 게이트 절연층 상에 내부 전극층을 형성하는 단계와, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 강유전체층을 형성하는 단계와, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 게이트 전극층을 형성하는 단계를 포함할 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 내부 전극층을 형성하는 단계에서, 상기 내부 전극층은 상기 갭을 채우도록 상기 게이트 절연층 상에 형성될 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 내부 전극층을 형성하는 단계에서, 상기 내부 전극층은 상기 반도체 채널층의 상기 적어도 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 신장되도록 형성될 수 있다.
상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 반도체 채널층을 형성하는 단계는, 상기 베이스층 상에 희생층을 형성하는 단계와, 상기 희생층 상에 상기 반도체 채널층을 형성하는 단계와, 상기 희생층을 선택적으로 제거하여, 상기 베이스층 및 상기 반도체 채널층 상에 갭을 형성하는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 그 제조 방법에 의하면, 동작 신뢰성을 향상시키고 메모리 특성 및 동작 전류를 크게 할 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 2는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 3은 도 2의 강유전체 메모리 소자의 III-III선에서 절취한 단면도이다.
도 4 내지 도 9는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 10은 본 발명의 실시에들에 따른 강유전체 메모리 소자의 포텐셜 분포를 보여주는 모식도이다.
도 11은 본 발명의 실시예들에 따른 강유전체 메모리 소자의 전압-전류 특성을 보여주는 그래프이다.
도 2는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 3은 도 2의 강유전체 메모리 소자의 III-III선에서 절취한 단면도이다.
도 4 내지 도 9는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 10은 본 발명의 실시에들에 따른 강유전체 메모리 소자의 포텐셜 분포를 보여주는 모식도이다.
도 11은 본 발명의 실시예들에 따른 강유전체 메모리 소자의 전압-전류 특성을 보여주는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명저면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
본 발명의 실시예들에서, 강유전체 메모리 소자는 강유전체 랜덤 액세스 메모리(Ferroelectric random access memory, ReRAM)로 불리거나 또는 전계효과 트랜지스터(field effect transistor, FET)의 구조를 갖는다는 점에서 강유전체 전계효과 트랜지스터(ferroelectric FET, FeFET)로 불릴 수도 있다.
도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자(100)를 보여주는 사시도이다.
도 1을 참조저면, 강유전체 메모리 소자(100)는 반도체 채널층(110), 게이트 절연층(115), 내부 전극층(120), 강유전체층(125) 및 게이트 전극층(130)을 포함할 수 있다.
보다 구체적으로 보면, 반도체 채널층(110)은 적어도 일 방향으로 신장되도록 배치될 수 있다. 예를 들어, 반도체 채널층(110)은 바 타입으로 형성될 수 있다. 일부 실시예에서, 반도체 채널층(110)은 전체적으로 전자의 도통 경로가 되는 채널이 형성될 수 있도록 그 크기, 예컨대 그 폭과 높이가 제어될 수 있다.
반도체 채널층(110)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 반도체 채널층(110)은 단결정 구조 또는 다결정 구조를 가질 수 있다.
일부 실시예에서, 반도체 채널층(110)은 기판 또는 지지 구조물 상에 배치될 수 있다. 예를 들어, 반도체 채널층(110)은 기판 또는 지지 구조물 상에 소정의 갭을 갖고 이격 배치될 수 있다.
내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸도록 형성될 수 있다. 나아가, 내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸면서 저면을 따라서 더 신장될 수 있다. 일부 실시에에서, 내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸면서 반도체 채널층(110)의 저면을 전체적으로 덮도록 저면을 따라서 신장될 수 있다. 예를 들어, 내부 전극층(120)은 적절한 도전물, 예컨대 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
게이트 절연층(115)은 적어도 반도체 채널층(110) 및 내부 전극층(120) 사이에 형성될 수 있다. 일부 실시예에서, 게이트 절연층(115)은 반도체 채널층(110)의 표면 상에 전체적으로 형성될 수 있다. 예를 들어, 게이트 절연층(115)은 산화물, 예컨대 실리콘 산화물로 형성될 수 있다.
강유전체층(125)은 반도체 채널층(110)의 상면 및 측면들을 둘러싸도록 내부 전극층(120) 상에 형성될 수 있다. 예를 들어, 강유전체층(120)은 반도체 채널층(110)의 저면을 제외한 나머지, 예컨대 상면 및 양 측면들을 덮도록 내부 전극층(120) 상에 형성될 수 있다.
강유전체층(125)은 분극(polarization) 현상을 이용하여 데이터를 저장할 수 있는 물질, 예컨대 고유전율 물질을 포함할 수 있다. 게이트 절연층(115)은 버퍼 절연층의 기능을 한다는 점에서 상대적으로 얇게 형성할 수 있고, 강유전체층(125)은 데이터 저장을 위해서 필요한 두께로 형성될 수 있다. 따라서, 강유전체층(125)의 두께는 게이트 절연층(115)의 두께보다 클 수 있고, 예컨대 게이트 절연층(115)의 두께의 5배 이상일 수 있다.
예를 들어, 강유전체층(125)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 하프늄-지르코늄 산화물(Hf0.5Zr0.5O2)을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 선택적으로, 강유전체층(125)은 불순물로 도핑될 수도 있다.
게이트 전극층(130)은 반도체 채널층(110)의 상면 및 측면들을 둘러싸도록 강유전체층(125) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(130)은 강유전체층(125) 상에 적층 구조로 형성될 수 있다. 예를 들어, 게이트 전극층(130)은 강유전체층(125)과 동일한 패턴으로 형성될 수 있다.
예를 들어, 게이트 전극층(130)은 적절한 도전물, 예컨대 금속, 금속 질화물 등을 포함할 수 있다.
선택적으로, 게이트 전극층(130) 양측의 반도체 채널층(110)에는 소오스 영역 및 드레인 영역이 각각 형성될 수 있다. 소오스 영역 및 드레인 영역은 반도체 채널층(110) 내에 불순물을 고농도로 도핑하여 형성할 수 있다.
예를 들어, 반도체 채널층(110)은 전체적으로 제 1 도전형의 불순물로 도핑될 수 있고, 소오스 영역 및 드레인 영역은 제 2 도전형의 불순물로 도핑될 수 있다. 제 1 도전형과 제 2 도전형은 서로 반대 타입의 도전형을 가질 수 있다. 예를 들어, 제 1 도전형과 제 2 도전형은 n형과 p형에서 각각 선택된 서로 다른 하나일 수 있다.
일부 실시예에서, 반도체 채널층(110)에는 소오스 영역 및 드레인 영역이 형성되지 않는 정션없는(junctionless) 트랜지스터 구조를 가질 수도 있다.
강유전체 메모리 소자(100)에 따르면, 게이트 전극층(130)은 반도체 채널층(110)의 일부분의 3면(상면, 좌측면, 우측면)을 둘러싸도록 형성되지만, 내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸면서 반도체 채널층(110)의 저면 상으로 신장되도록 배치될 수 있다.
이러한 구조에 따르면, 게이트 전극층(130)에 전압이 인가되면, 플로팅 되어 있는 내부 전극층(120)에 포텐셜이 균일하게 유도될 수 있다. 이에 따라, 반도체 채널층(110)의 저면에도 채널 형성을 유도하여 동작 전류를 증가시킬 수 있다. 이와 같이 내부 전극층(120)이 반도체 채널층(110)을 한바퀴 둘러싸면서 형성된다는 점에서, 강유전체 메모리 소자(100)는 게이트-올-어라운드(gate-all-around) 구조를 갖는다고 할 수 있다.
또한, 게이트 절연층(115)과 내부 전극층(120)이 반도체 채널층(110)의 저면까지 넓게 분포됨에 따라서, 게이트 절연층(115)의 용량값(CIL)이 증가할 수 있다. 반면, 강유전체층(125)은 반도체 채널층(110)과 게이트 전극층(130)의 사이, 즉 반도체 채널층(110)의 일부분의 상면 및 양측면들 상에만 형성되기 때문에, 강유전체층(125)의 용량값(CFE)은 상대적으로 감소할 수 있다.
따라서, 강유전체 메모리 소자(100)에 따르면, 강유전체층(125)에 대한 게이트 절연층(115)의 용량비(CIL/CFE)가 종래보다 크게 할 수 있다. 이에 따라, 강유전체(125)에 인가되는 전계를 크게 하여 메모리 윈도우를 크게 할 수 있고, 게이트 절연층(115)에 인가되는 전계를 작게 하여 내구성(endurance)을 개선시킬 수 있다.
한편, 도 1에서 강유전체 메모리 소자(100)는 단위셀 구조를 예시적으로 도시하는 것이고, 이러한 단위셀이 매트릭스 구조로 배열될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자(100a)를 보여주는 사시도이고, 도 3은 도 2의 강유전체 메모리 소자(100a)의 III-III선에서 절취한 단면도이다. 이 실시예에 따른 강유전체 메모리 소자(100a)는 도 1의 강유전체 메모리 소자(100)에서 일부 구성을 부가하거나 변형한 것으로 두 실시예들은 서로 참조될 수 있는 바 중복된 설명은 생략된다.
도 2 및 도 3을 참조저면, 강유전체 메모리 소자(100a)는 베이스층(102) 상에 형성된 반도체 채널층(110), 게이트 절연층(115), 내부 전극층(120), 강유전체층(125) 및 게이트 전극층(130)을 포함할 수 있다.
보다 구체적으로 보면, 반도체 채널층(110)은 베이스층(102) 상에 갭(G1)을 갖도록 이격배치될 수 있다. 베이스층(102)은 절연물이거나 또는 상부에 절연물이 형성된 기판 구조물일 수 있다. 예를 들어, 베이스층(102)은 적어도 그 상부에 절연물, 예컨대 질화물이 형성될 수 있다.
예를 들어, 반도체 채널층(110)은 양단부들은 베이스층(102)에 지지되고, 적어도 중심부는 갭(G1)에 의하여 베이스층(102)으로부터 이격될 수 있다. 반도체 채널층(110)의 양단부들과 베이스층(102) 사이에는 희생층(102)이 개재될 수 있다. 희생층(102)과 베이스층(102)의 절연물은 서로 식각 선택비를 갖도록 선택될 수 있다. 예를 들어, 베이스층(102)의 절연물이 질화물인 경우, 희생층(102)은 산화물로 형성될 수 있다.
내부 전극층(120)은 갭(G1)을 관통하여 반도체 채널층(110)의 일부분을 한바퀴 둘러싸도록 형성될 수 있다. 나아가, 내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸면서 갭(G1) 내에서 반도체 채널층(1100의 저면을 따라서 더 신장되도록 형성될 수 있다.
게이트 절연층(115)은 반도체 채널층(110) 및 내부 전극층(120) 사이에 적어도 형성되고, 나아가 반도체 채널층(110)의 표면 상에 전체적으로 형성될 수 있다. 게이트 절연층(115) 및 내부 전극층(120)은 갭(G1)을 채우도록 형성될 수 있다.
강유전체층(125)은 반도체 채널층(110)의 상면 및 측면들을 둘러싸도록 내부 전극층(120) 상에 형성될 수 있다. 게이트 전극층(130)은 반도체 채널층(110)의 상면 및 측면들을 둘러싸도록 강유전체층(125) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(130)은 강유전체층(125) 상에 적층 구조로 형성될 수 있다.
강유전체 메모리 소자(100a)에 따르면, 반도체 채널층(110)이 베이스층(102)으로부터 갭(G1)을 갖고 이격되며, 게이트 절연층(115) 및 내부 전극층(120)은 반도체 채널층(110)의 일부분을 한바퀴 둘러싸면서 나아가 갭(G1)을 매립하도록 반도체 채널층(110)의 저면 상에 더 형성될 수 있다.
강유전체 메모리 소자(100a)는 후술하는 바와 같이 자기-정렬 구조로 게이트-올-어라운드 구조를 형성하는 데 적합하며, 나아가 전술한 강유전체 메모리 소자(100)가 갖는 장점을 대부분 그대로 가질 수 있다.
도 10은 본 발명의 실시에들에 따른 강유전체 메모리 소자의 포텐셜 분포를 보여주는 모식도이다.
도 10을 참조저면, 강유전체 메모리 소자(100)에서 게이트 전극층(130)에 전압이 인가되면, 게이트 전극층(130)과 커플링 된 내부 전극층(120)의 상면 및 측면들뿐만 아니라 저면까지 내부 전극층(120) 전체에 걸쳐 균일한 포텐셜이 유도되는 것을 알 수 있다.
도 11은 본 발명의 실시예들에 따른 강유전체 메모리 소자의 전압-전류 특성을 보여주는 그래프이다. 도 11에서 비교예는 내부 전극층이 반도체 채널층의 저면에는 형성되지 않은 구조의 강유전체 메모리 소자를 나타내고, 실시예는 전술한 본 발명의 실시예들에 따른 강유전체 메모리 소자들(100, 100a)를 나타낸다.
도 11을 참조저면, 비교예는 작은 메모리 윈도우(MW1)를 갖는 것에 비해서, 실시예의 경우 큰 메모리 윈도우(MW2)를 갖는 것을 알 수 있다. 나아가, 실시예의 경우 서브쓰레스홀드 스윙(subthreshold swing) 특성도 개선되는 것을 알 수 있다.
도 4 내지 도 9는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자(100a)의 제조 방법을 보여주는 사시도들이다.
도 4 및 도 5를 참조저면, 베이스층(102) 상에 갭(G1)을 갖도록 이격 배치되며, 일 방향으로 신장된 반도체 채널층(110)을 형성할 수 있다.
보다 구체적으로 보면, 먼저 도 4에 도시된 바와 같이, 베이스층(102) 상에 희생층(104)을 형성하고, 이어서 희생층(104) 상에 반도체 채널층(110)을 형성할 수 있다. 선택적으로, 희생층(104)과 반도체 채널층(110)은 양단부보다 중심부가 좁도록 패터닝될 수 있다. 이 경우, 반도체 채널층(110)은 좁은 부분만을 지칭할 수도 있다.
이어서, 도 5에 도시된 바와 같이, 희생층(104)을 선택적으로 제거하여, 베이스층(102) 및 반도체 채널층(110) 사이에 갭(G1)을 형성할 수 있다. 예를 들어, 등방성 식각, 예컨대 습식 식각(wet etch) 또는 화학적 건식 식각(chemical dry etch)을 이용저면, 희생층(104)을 선택적으로 제거할 수 있다.
희생층(104) 제거 시 반도체 채널층(110)과 베이스층(102)은 거의 식각되지 않도록, 희생층(104)은 이들에 대해서 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 베이스층(102)의 상부 또는 전체가 실리콘 질화막인 경우, 희생층(104)은 실리콘 산화막일 수 있다.
한편, 갭(G1) 형성을 위한 희생층(104) 제거 시, 반도체 채널층(110)의 양단부들이 베이스층(102) 상에 지지되도록, 반도체 채널층(110)의 양단부들 아래의 희생층(104)은 제거되지 않을 수 있다. 예를 들어, 식각 보호막, 예컨대 포토레지스트 패턴으로 반도체 채널층(110)의 양단부들을 보호한 상태에서, 등방성 식각이 진행될 수 있다.
도 6을 참조저면, 반도체 채널층(110)의 노출된 표면 상에 게이트 절연층(115)을 형성할 수 있다. 이 경우, 게이트 절연층(115)은 반도체 채널층(110)의 상면과 측면들뿐만 아니라, 갭(G1)에 의해서 노출된 반도체 채널층(110)의 저면 상에도 형성될 수 있다.
예를 들어, 게이트 절연층(115)은 반도체 채널층(110)의 표면을 열산화시켜서 형성하거나 또는 원자층증착법(atomic layer deposition, ALD)을 이용하여 반도체 채널층(110)의 표면 상에 형성될 수 있다.
도 7을 참조저면, 갭(G1)을 관통하여 반도체 채널층(110)의 적어도 일부분을 한바퀴 둘러싸도록 게이트 절연층(115) 상에 내부 전극층(120)을 형성할 수 있다.
예를 들어, 내부 전극층(120)은 게이트 절연층(115)의 표면 상에 원자층증착법(ALD)을 이용하여 도전층을 증착하여 형성될 수 있다. 예를 들어, 내부 전극층(120)은 적어도 갭(G1)을 매립하도록 게이트 절연층(115) 상에 형성될 수 있다. 이에 따라, 갭(G1)은 게이트 절연층(115) 및 내부 전극층(120)에 의해서 매립될 수 있다.
도 8 및 도 9를 참조저면, 반도체 채널층(110)의 일부분의 상면 및 측면들을 둘러싸도록 내부 전극층(120) 상에 강유전체층(125)을 형성하고, 반도체 채널층(110)의 일부분의 상면 및 측면들을 둘러싸도록 강유전체층(125) 상에 게이트 전극층(130)을 형성할 수 있다.
보다 구체적으로 보면, 도 8에 도시된 바와 같이, 내부 전극층(120) 상에 강유전체층(125)을 형성할 수 있다. 예를 들어, 강유전체층(120)은 화학기상증착법(chemical vapor deposition, CVD) 또는 원자층증착법(ALD)을 이용하여 내부 전극층(120) 상에 전체적으로 형성될 수 있다.
이어서, 강유전체층(125) 상에 게이트 전극층(130)을 형성할 수 있다. 예를 들어, 게이트 전극층(130)은 스퍼터링, 화학기상증착법(chemical vapor deposition, CVD) 또는 원자층증착법(ALD)을을 이용하여 강유전체층(125) 상에 전체적으로 형성될 수 있다.
이어서, 도 9에 도시된 바와 같이, 강유전체층(125)과 게이트 전극층(130)을 패터닝하여, 반도체 채널층(110)의 일부분의 상면 및 측면들을 둘러싸는 구조의 강유전체층(125)과 게이트 전극층(130)의 적층 구조를 형성할 수 있다.
전술한 제조 방법에 따르면, 자기-정렬 방식을 이용하여 게이트-올-어라운드 구종의 강유전체 메모리 소자들(100, 100a)를 경제적으로 제조할 수 있다. 나아가, 강유전체 메모리 소자들(100, 100a)에 있어서, 반도체 채널층(110)의 저면에도 게이트 절연층(115) 및 내부 전극층(120)을 자기 정렬 방식으로 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a: 강유전체 메모리 소자
102: 베이스층
104: 희생층
110: 반도체 채널층
115: 게이트 절연층
120: 내부 전극층
125: 강유전체층
130: 게이트 전극층
102: 베이스층
104: 희생층
110: 반도체 채널층
115: 게이트 절연층
120: 내부 전극층
125: 강유전체층
130: 게이트 전극층
Claims (8)
- 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층;
상기 갭을 관통하여 상기 반도체 채널층의 일부분을 한바퀴 둘러싸도록 형성된 내부 전극층;
상기 반도체 채널층 및 상기 내부 전극층 사이의 게이트 절연층;
상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 형성된 강유전체층; 및
상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 형성된 게이트 전극층을 포함하는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연층 및 상기 내부 전극층은 상기 갭을 채우도록 형성되는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 내부 전극층은 상기 반도체 채널층의 상기 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 더 신장되도록 형성되는,
강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연층은 상기 반도체 채널층의 표면 상에 전체적으로 형성되는,
강유전체 메모리 소자. - 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층을 형성하는 단계;
상기 반도체 채널층의 노출된 표면 상에 게이트 절연층을 형성하는 단계;
상기 갭을 관통하여 상기 반도체 채널층의 적어도 일부분을 한바퀴 둘러싸도록 상기 게이트 절연층 상에 내부 전극층을 형성하는 단계;
상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 강유전체층을 형성하는 단계; 및
상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 게이트 전극층을 형성하는 단계를 포함하는
강유전체 메모리 소자의 제조방법. - 제 5 항에 있어서,
상기 내부 전극층을 형성하는 단계에서, 상기 내부 전극층은 상기 갭을 채우도록 상기 게이트 절연층 상에 형성되는,
강유전체 메모리 소자의 제조방법. - 제 5 항에 있어서,
상기 내부 전극층을 형성하는 단계에서,
상기 내부 전극층은 상기 반도체 채널층의 상기 적어도 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 신장되도록 형성되는,
강유전체 메모리 소자의 제조방법. - 제 5 항에 있어서,
상기 반도체 채널층을 형성하는 단계는,
상기 베이스층 상에 희생층을 형성하는 단계;
상기 희생층 상에 상기 반도체 채널층을 형성하는 단계; 및
상기 희생층을 선택적으로 제거하여, 상기 베이스층 및 상기 반도체 채널층 사이에 갭을 형성하는 단계를 포함하는,
강유전체 메모리 소자의 제조방법.
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| KR (1) | KR102467857B1 (ko) |
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