CN113130492A - 半导体结构及器件 - Google Patents

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CN113130492A CN202010086223.XA CN202010086223A CN113130492A CN 113130492 A CN113130492 A CN 113130492A CN 202010086223 A CN202010086223 A CN 202010086223A CN 113130492 A CN113130492 A CN 113130492A
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Abstract

本公开提供一种半导体器件，包括：有源区，于基板上，并限定了顶表面；和栅极结构，在所述有源区的截面中嵌设于所述有源区。所述栅极结构包括：导电特征，埋在所述有源区中并在所述有源区中达到第一深度，并具有第一宽度；绝缘帽，具有第二宽度，布置在所述有源区中的所述导电特征上方，并在所述有源区中达到第二深度；和电介质衬层，布置在所述有源区和所述导电特征之间。所述第一宽度小于所述第二宽度。

Description

半导体结构及器件
技术领域
本公开总体上涉及半导体器件的制造，更具体地，涉及为诸如随机动态存取存储器(DRAM)的半导体设备提供控制线结构。
背景技术
随着集成电路(IC)的发展，对更高器件密度和操作速度的需求成为本领域技术人员永无止境的追求。随着IC器件中特征密度的增加，各种器件特征的允许临界尺寸急剧缩小。但是，随着特征尺寸的不断缩小，来自物理限制的挑战(例如短通道效应和间隙填充问题)变得显而易见。
发明内容
根据一实施例，本公开的一方面提供一种半导体器件，包括：有源区，于基板上，并限定了顶表面；和栅极结构，在所述有源区的截面中嵌设于所述有源区。所述栅极结构包括：导电特征，埋在所述有源区中并在所述有源区中达到第一深度，并具有第一宽度；绝缘帽，具有第二宽度，布置在所述有源区中的所述导电特征上方，并在所述有源区中达到第二深度；和电介质衬层，布置在所述有源区和所述导电特征之间。所述第一宽度小于所述第二宽度。
根据一实施例，本公开的一方面提供一种半导体结构，包括：有源区，形成在基板上方，具有条状平面轮廓，所述有源区限定顶表面；和控制线结构，以斜角截交于所述有源区。所述控制线结构包括：导线，具有第一宽度，穿过所述有源区的下部并到达所述有源区的顶表面下方的第一深度；绝缘帽，具有第二宽度，布置在所述导线上方并达到在所述有源区的顶表面下方的第二深度；和电介质衬层，介于所述控制线结构和所述有源区之间。所述第一宽度小于所述第二宽度。
根据一实施例，本公开的一方面提供一种半导体结构的制造方法，包括：在基板上形成具有条状平面轮廓的有源区；执行第一蚀刻操作以形成具有第一宽度的第一凹陷特征，所述第一凹陷特征截交所述有源区并达到第一深度；在所述第一凹陷特征的暴露的侧面和底表面基本上保形地布置衬层；在所述有源区中形成具有第二宽度并达到第二深度的第二凹陷特征；和去除所述衬层在所述侧面上的剩余部分。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1示出了根据本公开的一些实施例的半导体器件的区域截面图。
图2示出了根据本公开的一些实施例的半导体器件的有源区布置的等轴图示。
图3示出了根据本公开的一些实施例的半导体器件的有源区布置的平面图。
图4示出了根据本公开的一些实施例的有源区的示意性截面图。
图5-13示出了根据本公开的一些实施例的在制造过程的各个阶段期间的中间结构。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。
主要元件符号说明
基板 100
单元区域 110
外围区域 120
栅极结构 112
隔离特征 111
接触插塞 114
存储电容器 116
介电层 117
下电极 116L
上电极 116U
电容器介电质 116D
层 115
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，部件和/或部件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，部件，部件和/或其群组。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1至图13对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的组件不一定按比例示出。相同或类似的组件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1示出了根据本公开的一些实施例的半导体器件的区域截面图。该示例性器件包括基板100，其上形成多层的集成电路器件和特征。为了说明简单和清楚起见，示例性器件的一些细节/子部件在本图中未明确标记。
基板100可以包括晶体硅基板(crystalline silicon substrate)。根据设计要求，基板可以包括各种掺杂区域(例如，p型衬底或n型基板)。所述掺杂区可以掺杂有p型掺杂剂，例如硼或BF2；掺杂剂例如可以是硼。n型掺杂剂，例如磷或砷；和/或其组合。在一些替代实施例中，基板100可以由其他合适的元素半导体制成，例如金刚石或锗；例如金刚石或锗。合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层(epitaxial layer(epi-layer))和/或可以包括绝缘体上半导体结构，例如绝缘体上的硅(silicon-on-insulator(SOI))，绝缘体上的SiGe(SiGe-on insulator(SiGeOI)，绝缘体上的Ge(Geon insulator(GeOI))结构等。
多个功能区域可以在基板上方横向布置(例如，如图1所示在页面上水平布置)。举例来说，图1示出了示例性器件的基板，该基板包括在其上限定的两个共面布置的功能区域，例如，单元区域110和外围区域120。在所示的示例中，单元区域110提供了容纳动态随机存取存储器(dynamic random access memory(DRAM))器件的有源电路部件(例如，选择晶体管112)和无源电路部件(例如，存储组件，例如电容器116)的空间。同时，外围区域120容纳用于支持DRAM操作的各种功能的电路部件，例如读出电路，解码器电路和放大器电路。基于不同的设计规则，不同的功能区域可以包括不同临界尺寸(critical dimensions)的电路部件。可以将不同功能区域中的器件设计为在不同的操作要求(例如，不同的电压范围)下运行。可以将具有不同特征尺寸的器件布置在基板(例如，电路芯片)的同一平面上，以实现更高的集成度，从而减小信号路径并增强器件性能。
单元区域可以包括存储单位单元的阵列。每个存储单位单元通常包括位(bit)存储部件(例如，存储电容器116)和选择部件(例如，晶体管112)。单位单元可以采用合适的单元架构，例如1-T单元格式(如本示例中所示)或其他类型的单元布置(诸如3T单元布局，未示出)。所示器件的单元区域110具有两个栅极结构112，该两个栅极结构112嵌设于(掩埋)在基板100的顶表面下方且位于隔离特征111(例如，浅沟槽隔离结构)之间的有源区中。
在一些实施例中，有源区(active area,AA)可以是凸起的(相对于基板的下表面)岛状结构，其包括细长的条形俯视轮廓并被隔离结构(例如，STI 111)围绕。在一些实施例中，有源区可以相对于字线的行进方向(例如，栅极结构112的延伸方向，其在所示示例中为朝向页面内/页面外)以一个倾斜的角度倾斜地设置。例如，如图2，图3所示，示例性基板200的所示部分示出了三个凸起的鳍状特征(例如，凸起部分200a)，其沿着垂直方向(例如，z轴)远离一个下有源表面200b(例如，x-y平面)地延伸。取决于临界尺寸的尺度，在一些实施例中，基板200的下表面200b可能不如本图中的示意图所示那样平坦。例如，在有源区间距小的一些实施例中，基板的下表面可以具有抛物线轮廓。
在所示的实施例中，多个有源区(例如200a)被电介质材料(例如STI 211)围绕。在一些实施例中，每个有源区200a具有细长的轮廓，该轮廓限定了一长轴(例如，A-A’)，并且相对于x/y轴倾斜地布置。有源区之间叠置/偏移布局(folded/offset layout)地倾斜布置可以允许更多的单位单元被封装在同一区域中，同时在它们之间保持足够的距离，从而在减小单元间干扰(例如串扰)的同时实现了更高的器件密度。
栅极结构112可以是存储单元选择器件的一部分，例如，埋入式沟道阵列晶体管(BCAT)。在示出的示例中，有源区(被定义在一对隔离部件111之间)包括一对栅极结构112(对应于一对BCAT，其各自的源极/漏极(S/D)区域连接至接触塞，例如接触插塞/通孔114)，所述一对栅极结构112埋在有源区下部。
嵌设的栅极结构112和有源区的半导体区域共同限定一对BCAT(其各自的源极/漏极(S/D)区域连接到接触插塞，例如接触插塞/通孔114)。接触插塞114实现选择晶体管(例如，BCAT)与存储电容器116的下部电极(例如，116L)之间的电连接(例如，通过未特别标记的盘)。
示例性掩埋型器件的栅极结构112可包括设置/填充在有源区中的栅极沟槽中的嵌入式结构(在其截面轮廓)。在DRAM应用中，栅极结构112可以是横向行进的线性结构(例如，如图2和图3所示)，其截交多个相邻的有源区(并且用作存储器件的字线(WL))。
为了追求不断缩小的器件尺寸，由于其扩展的沟道长度，掩埋型晶体管作为选择器件成为合适的候选者。扩展的沟道长度例如，从接触插塞114下方的一個S/D区域纵向向下直至栅极结构112的底部尖端，然后横向穿过掩埋栅极电极的尖端并向上返回到相邻接触插塞下方的一個相反的S/D区域。从而实现较高的器件密度，同时减轻了伴随的短沟道影响。
然而，随着特征尺寸的不断缩小，用于嵌入式栅极结构的间隙填充操作(gap-filling operation)成为一个挑战。举例来说，随着穿过有源区的栅极沟槽的深宽比增加，将导电材料设置到用于形成栅电极的栅极沟槽中的难度也增加。此外，随着器件特征的不断缩小，具创造性的通道扩展方案可能有助于进一步优化晶体管性能并确保增强的缓解短通道效应的能力。
栅极结构112包括嵌设于有源区中的栅沟槽的下部(例如，部分地填充)的栅电极(未标记)。栅电极可以包括一种或多种导电材料，例如掺杂的多晶硅，或金属材料，例如钨，钌和钴。栅极结构112还包括衬在沟槽底部的栅极绝缘衬层，并布置在栅电极和有源区的半导体材料之间。栅极绝缘衬层可以是覆盖栅极沟槽的内侧壁的保形形成的绝缘层。栅极绝缘衬层可以由诸如氧化硅，氮化硅，氮氧化硅或金属氧化物的绝缘材料制成。金属氧化物可以包括例如氧化铪，氧化铝或氧化钛。高K介电材料可用于补足金属基栅电极，以增强场效应晶体管的性能。在一些实施例中，栅极结构112可以进一步包括阻障衬层(barrierliner)，该阻障衬层保形地设置在栅极绝缘衬层和栅电极之间。栅极阻障衬层可以包括阻障金属化合物，例如氮化钨(tungsten nitride,WN)、氮化钛(titanium nitride,TiN)或氮化钽(tantalum nitride,TaN)。
在所示的实施例中，在有源区(在STI结构111之间)中的一对相邻栅极结构112之间定义了共享的S/D区域。在一些实施例中，位线113被布置在共享的S/D区域上，共享的S/D区域形成在栅极结构之间(STI结构111之间)的有源区的中心区域处。位线113可以是线性导电结构，如图所示，在页面内/页面外延伸，并且电连接在多个有源区的相应中央区域的S/D区域(例如，成列布置的多个有源区的相应S/D区域；在当前区域横截面视图中未显示)。
接触插塞114可以形成在并穿过有源区上的介电层(例如，层间介电质，interlayer dielectric,ILD)，从而建立从基板100表面到有源区上的器件堆叠的上层的纵向导电路径。在一些实施例中，接触插塞114可以用作能够与存储组件的下电极(例如，电容器组件116的电极116L)进行纵向电性连接的存储节点通孔/插塞。介电层可以由诸如硅的氧化物或氮化物的材料制成。在一些实施例中，介电层可以包括介电常数低于例如3.9的低K材料。接触插塞114可以由一种或多种金属或非金属导电材料制成，例如多晶硅，钨，铝等。
可以在介电层117中的接触插塞114上方(例如，在插塞上方的相应接触垫上方)形成存储组件(例如存储电容器116)。存储电容器116包括下电极116L，上电极116U,及布置在上电极和下电极之间电容器介电质116D。
隔离层(例如，层115)可以设置在接触插塞114上，存储电容器116的下电极(例如，底电极116L)穿过隔离层以建立与接触插塞14的电性连接。隔离层可以包括氮化物材料，例如氮化硅，并且在电容器结构的制造过程中用作蚀刻停止层。注意，为便于参考，术语“下”电极是相对于基板的表面，并且不应将其解释为对装置的方位的不当限制。接触插塞14在选择装置(例如，晶体管112)的源极/漏极区域与存储组件的下电极(例如，电极116L)之间提供纵向传导路径。
在一些实施例中，下电极116L可以是具有高深宽比(即，高的深度与宽度之比)的圆柱形导电结构，其对应于高的向上开口的U形横截面轮廓(如本示例所示)。在一些实施例中，导电结构的横向宽度的尺度可以是几十纳米(nm)，例如，具有约40nm的临界尺寸。在一些实施例中，下电极116L的深宽比可以在约10至40的范围内。下电极116L可以形成自保形导电薄膜，保形导电薄膜可以由一种或多种导电材料例如BSRO((Ba，Sr)(RuO3)，CRO(CaRuO3)，LSCo((La，Sr)CoO3)，TiN，TiAlN，TaN，TaAlN，W，WN，Ru，RuO2，SrRuO3，Ir，IrO2，Pt，PtO，SRO(SrRuO3)制成。
电容器介电质116D可以是保形地(conformally)形成的层，其包括氮化物，氧化物，金属氧化物或其组合。例如，电容器介电质116D可以包括由氮化硅，氧化硅，金属氧化物(例如，HfO2,ZrO2,Al2O3,La2O3,Ta2O3,和TiO2)，钙钛矿介电质材料(例如，STO(SrTiO3),BST((Ba,Sr)TiO3),BaTiO3,PZT,和PLZT或它们的组合)形成的单层或多层薄膜。在一些实施例中，可以使用高K介电材料来增强电容器的性能，例如，在给定电极表面积增加电容器的电容量。
上电极116U可以由一种或多种导电材料形成，例如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，上电极116U可以由包括BSRO((Ba,Sr)RuO3),CRO(CaRuO3),LSCo((La,Sr)CoO3),TiN,TiAlN,TaN,TaAlN,W,WN,Ru,RuO2,SrRuO3,Ir,IrO2,Pt,PtO,SRO(SrRuO3)的导电材料形成，尽管合适材料的列表仅是示例性的而不是详尽的。
可以在上电极116U上方形成附加的导电特征，例如互连特征118及119和另外的金属间电介质层，以实现电路组件之间的互连。所示实施例示意性地示出了具有不同特征密度的三个区域：具有小的特征间隔的高密度区域A；具有较大特征间距的中等密度区域B；和具有孤立的(isolated)特征图案的低特征密度区域C。
随着设备集成度的提高，特征密度也随之提高。举例来说，在现代半导体器件中，互连特征(例如，诸如特征118/119/129的平面互连组件，或诸如特征114/124/126/128的垂直互连组件)之间的特征密度大大增加了。这样，不仅其特征尺寸缩小，特征间距/间隔也减小。金属间介电层中密集聚集的互连图案可能导致不利的串扰或寄生效应。
在一些实施例中，可以在互连特征之间并入空隙(例如，气隙)以减轻上述不良影响。由于空气具有非常低的介电常数(约1.00000)，因此结构中的空隙可以提供低至约1.00059的等效介电常数。因此，多孔结构的介电常数可以显着低于常规的金属间电介质。在本实施例中，在区域A和B中的相邻导电特征之间产生气隙，以提供减小的区域介电常数。通常，在允许的工艺情况下，最大化的气隙尺寸和均匀的气隙轮廓(例如，相同的空隙宽度和高度)可以提供减少串扰的增强结果。
另一方面，区域C中的隔离特征由于其隔离性质而可能不需要进一步降低局部介电常数。要注意的是，术语“气隙”通常是指在特定区域中不存在材料填充(由此形成具有空隙的结构)，并且不一定暗示其中的气体的内容。在一些实施例中，互连特征之间的空隙可以基本上充满一种或多种惰性气体，例如气态氩气或氮气。在一些实施例中，互连特征之间的空隙(气隙)可以是基本上真空的。
外围区域120可以包括各种有源器件区域，各种有源器件区域被隔离特征(例如，STI 121)在横向上隔开。有源区可以包括构成外围支撑电路的有源电路部件(例如，晶体管)，例如，读出，解码器或放大器电路。在有源区上可以存在上部器件间层，例如介电层127，可以提供接触通孔/插塞124穿过介电层127以实现从基板100的表面到更高器件层的纵向信号传导。接触插塞124可以藉由与单元区域110中类似的方式连接到其上方的对应接触垫(未具体标记)。
在当前示出的实施例的接触插塞124上方是介电层127，通过该介电层127形成一个或多个高深宽比的互连特征(例如，接触通孔126)。在一些实施例中，接触通孔126的宽深比可以具有从大约10到大约40的范围。在一些实施例中，介电层127可以是(至少部分地是)介电层117从单元区域110的横向延伸。在一些实施例中，外围区域120中的器件的设计规则可以假定比单元区域110中的器件具有更大的特征尺寸。在一些实施例中，相较于单元区域110，外围区域120中的有源电路部件被设计为在更高的工作电压下工作。
单元区域110和外围区域120两者中的高深宽比特征通常通过自上而下的方式形成，诸如蚀刻。高深宽比特征的蚀刻通常是通过一个或多个相对较厚的器件层(例如，层间电介质117和127)进行的。在一些实施例中，可以利用特殊的工艺安排和技术来产生具有相对于基板的主表面基本垂直(normal(vertically perpendicular))的横向/侧壁轮廓的高深宽比特征。
参考图2及图3。图2示出了根据本公开的一些实施例的半导体器件的有源区布置的等轴图示。图3示出了根据本公开的一些实施例的半导体器件的有源区布置的平面图。
在所示的剖视图中，基板200的被示出的部分限定了下表面(例如200b)以及从下基板表面200b大致沿着z轴方向凸出的多个鳍状特征(例如200a)的列(例如，在所示示例中为3列)。嵌设于绝缘材料(例如211/311)(并且由绝缘材料包围)的所述鳍状特征200a可以由半导体材料制成，例如，通过诸如蚀刻的自上而下的方法或诸如外延形成(epitaxialformation)的自下而上的方法。
在所示的实施例中，在暴露的x-y平面上的有源区(例如，带有“S”标签的区域)的圆形平面轮廓(rounded planar contour)代表布置成一列的许多有源区之一的末端部分。通过示例的方式，图2中的所示部分包括三列彼此并排延伸的有源区。而且，每列包括布置成以横向错位配置的两行有源区域。例如，如图2和3所示，每一列鳍状特征的有源区具有条形轮廓，该条形轮廓跨越“S”区域，第一控制线截交区域(例如，通过控制线212)，“D”区域，第二控制线截交区域，并终止于第二“S”区域。另外，藉由有源区的“S”区域横向对准(例如，沿x方向)于相邻列的相邻有源区的“D”区域的布置，可以观察到所述横向错位配置。
每个控制线结构212(在当前示例中示出为沿着x轴方向延伸)可以是共享的栅线结构，其截交于多行有源区。控制线结构212可以用作存储设备的字线。如图2和图3所示，每个有源区域200a被两个控制线结构212截交。与有源区域截交截交的两个控制线212对应于一对BCAT的栅极，其中控制线212之间的区域限定了共享的漏极区域。有源区的多个圆形端部则分别限定了晶体管的多个源极区域“S”。在所示的示例中，每个有源区(例如200a)限定了相对于x轴以一倾斜角(例如，角度θ)倾斜地布置的纵轴(例如，A-A’)。
在图3的俯视布局图中，沿y方向延伸的多条位线313布置在有源区200a上并投影地与有源区200a的中心区域(例如，一对截交的控制线212之间的“D”区域)交叉。在当前实施例中，在有源区200a的中心“D”区域与位线131之间提供位线接触(例如，由阴影的十字表示的接触315)，以在它们之间建立电连接。另一方面，有源区200a的倾斜布置允许在其各个端部的“S”区域投影地偏移位线覆盖范围(即，使有源区域200a的“S”区域至少为部分地从交叉的位线313的平面覆盖部分暴露)，从而允许在由投影截交的多个控制线312和多个位线313所形成的网格状图案间的平面位置处形成存储节点触点(例如触点314)而没有短路。然后可以在存储节点触点314上方形成存储组件(例如，图1所示的存储电容器116)。在采用约20nm的位线宽度的一些实施例中，可以将倾斜角θ设置为约65至75度。在一些实施例中，倾斜角θ可以以大约69度(相对于x轴)布置。因此，能够实现更高的特征密度的紧凑布局可以被实现，并且同时保持足够的设备间隔以将干扰问题保持在可接受的水平内。
图4示出了根据本公开的一些实施例的有源区域的示意性截面图。所示的截面图可以是从在垂直于x-y平面的平面中的线A-A’截取的截面(如图3所示)。所示的结构可以是半导体装置的一部分，例如，控制存储装置的操作的开关单元。半导体器件尤其可以包括基板400上方的有源区400a。在当前的截面图中，有源区400a的所示部分位于隔离结构411之间。
有源区400a限定了顶部边界(例如，表面S)。在一些实施例中，在基板400的有源表面上方形成的有源区400a包括条状平面轮廓(如图2所示)。
在示例性截面图中，可以看到一对栅极结构412嵌设在有源区400a中。栅极结构412包括导电特征412m，该导电特征具有第一宽度W1，该导电特征被埋设在有源区400a中并在其中到达第一深度D1(例如，从上表面S朝向有源区400a的根部)。定义出第二宽度W2的绝缘帽412c布置在有源区中的导电特征412m上方并在有源区中达到第二深度D2。另外，电介质衬层412o布置在有源区400a和导电特征412m之间。在一些实施例中，例如，在存储器应用(例如DRAM)中，栅极结构412可以是控制线结构，该控制线结构以一倾斜角度截交有源区。在这样的应用中，电介质衬层412o介于控制线结构和有源区400a之间，并且用作掩埋型场效应晶体管的栅极电介质层。
取决于所应用的蚀刻技术和工艺条件，在一些实施例中，嵌设的特征(例如，绝缘帽412c/导电特征412m)的总宽度沿垂直方向(即，z轴)可能不均匀。在一些实施例中，嵌设的特征可以具有逐渐变细的轮廓(所具有的宽度朝向有源区400a的根部地逐渐减小)。在一些实施例中，绝缘帽412c的宽度实质上大于导电特征412m的宽度。
在一些实施例中，绝缘帽412c在导电特征412m附近定义出一肩部。在一些实施例中，导电特征412m布置成不高于绝缘帽412c的肩部。例如，在一些实施例中，在较宽的绝缘帽412c与较窄的导电特征412m之间的界面区域附近形成具有逐渐且连续减小的宽度的弯曲侧壁边界。在一些实施例中，绝缘帽412c的肩部具有倾斜的轮廓，且其宽度沿着z轴朝向导电特征地减小。绝缘帽412c和导电特征412m之间的边界通常位于绝缘帽412c的倾斜部分的下方。
在一些实施例中，电介质衬层412o进一步向上延伸(即，沿z轴的方向)，超过邻近肩部的材料界面。在一些实施例中，电介质衬层412o基本上覆盖绝缘帽412c的侧壁并到达有源区的顶部边界S。在一些实施例中，电介质衬层412o的上边缘可以与绝缘帽412c的上边界基本共面。
在一些实施例中，第二深度(D2)与第一深度(D1)之间的比率在大约0.25至大约0.67的范围内。在一些实施例中，第一宽度W1与第二宽度W2之间的比率在大约0.5至0.9的范围内。在一些实施例中，电介质衬层的在绝缘帽和有源区之间的部分具有比在导电特征和有源区之间的部分小的厚度。
图5-13示出了根据本公开的一些实施例的在制造过程的各个阶段期间的中间结构。例如，示出的附图示出了根据本公开的用于制造半导体结构的方法。参照图5，在基板500的表面上方形成具有凸起的鳍状结构的一个或多个有源区域500a。在俯视图中，有源区域500a可具有基本上条状的平面轮廓(例如，与图2和3中所示的轮廓相当)。
参照图5，在随后的第一蚀刻操作的准备中，在基板500的有源区500a上提供掩模图案。在一些实施例中，有源区500a基本上包括硅材料。在一些实施例中，掩模图案是包括第一子层501和第二子层503的复合硬掩模。在一些实施例中，第一子层501包括氧化物材料，例如氧化硅。另一方面，第二子层503可以由旋涂碳(spin on carbon,SOC)材料，非晶碳层(amorphous carbon layer,ACL)，非晶硅或它们的组合形成。在所示的实施例中，掩模图案限定了一对开口，用于在有源区域500a中产生两个凹部，所述两个凹部在横向上大致上以间距P(例如，基本上在开口的各个中心之间的横向距离)相间隔。
图6示出了通过有源区域500a上方的掩模图案的栅极沟槽部分蚀刻工艺的示例性结果。例如，执行第一蚀刻操作以形成具有第一宽度w1的第一凹陷特征(例如，凹陷R11/R12)。第一凹槽R11向下延伸并与有源区500a截交，达到第一深度d1。第一蚀刻操作可以是包括原位(in-situ)的STI氧化物(或氮化硅)/有源区硅材蚀刻，其可藉由氟基气体(诸如CF4、CHF3、CH2 F2)与Cl2或HBr气体混合，而对氧化硅、氮化硅-硅、氧化物-氮化硅-硅进行非选择性沟槽蚀刻。
随后，剥离上部硬掩模子层(例如，层503)。在一些实施例中，通过与N2，H2等混合的基于O2的等离子体去除上硬掩模层的基于碳的材料，以为后续的衬层沉积工艺做准备。在一些实施例中，例如，在将硅基材料用于上部掩模层的情况下，由于可以在随后的第二蚀刻工艺中去除硅材料，因此不需要事先去除。在一些实施例中，可以在随后的衬层沉积之前保持复合硬掩模中的基于有机物的子层而无需额外的剥离工艺(因为可以在随后的阶段的最终沟槽蚀刻中将其去除而不干扰衬层沉积)。
图7示出了衬层沉积工艺，其中在第一凹陷特征(例如，R11/R12)的暴露的侧表面和底表面上基本保形地(conformally)形成沟槽衬层701。在一些实施例中，通过化学气相沉积或原子层沉积技术形成沟槽衬层701。沟槽衬层701可以由一种或多种电介质材料所形成，例如基板材料的氧化物或氮化物。当上部硬掩模层(例如，层503)和周围的隔离结构(例如，如先前实施例中所示的STI 411)是由诸如SiO2的氧化物材料制成时，沟槽衬层701可以由诸如SiN等材料的基于氮化物的材料制成。当上部硬掩模层由诸如SiN，SiCN等的基于氮化物的材料制成时，沟槽衬层701可以由氧化物材料制成，以在工艺集成中进行选择性控制。
图8示出了衬层回蚀和间隔物形成过程。在一些实施例中，对沟槽衬层701的底部进行各向异性蚀刻，留下衬层701的在凹陷(recess)的侧壁上的侧向覆盖以形成衬层隔离物801。衬层蚀刻回工艺可以在干蚀刻工艺采用基于氟的化学，例如NF3，SF6，CF4，CHF3，CH2F2，CH3F或它们的组合。
图9示出了下部栅极沟槽蚀刻工艺，其中衬层隔离物801用作自对准蚀刻掩模(self-aligned etch mask)以产生栅极沟槽特征的下部。例如，通过所述衬层的在所述底面上的部分进行第二蚀刻操作，同时保持所述衬层的在所述第一凹陷特征的侧面上的部分(例如，间隔件801)，以形成第二凹陷特征。因此，可以在有源区500a中形成具有第二宽度w2并且达到第二深度d2的栅极沟槽的下部(例如，凹槽R21/R22)。如图所示，间距p表示有源区500a中两个相邻的栅极凹陷特征(例如，R21，R22)之间的平均间隔间距；间距p1表示相邻的栅极沟槽的各个下部凹部之间的平均间隔。间距p2表示各个栅极沟槽特征的上部之间的平均间隔。由于采用了间隔件衬层801，因此可能会产生间距p>p1>p2。
在一些实施例中，第二蚀刻操作可以采用与在第一蚀刻操作中使用的蚀刻化学相当的蚀刻化学，以用于非选择性的Si-Oxide或Si-SiN或Si-Oxide-SiN去除。在一些实施例中，基于氟的化学物质例如NF3，SF6，CF4，CHF3，CH2F2，CH3F或其组合可以用作STI，场氮化物或氧化物凹陷工艺的蚀刻剂。在一些实施例中，可以在同一处理模块中，原位执行栅极沟槽部分蚀刻，上部硬掩模剥离，衬层回蚀和下部沟槽蚀刻工艺。在一些先前未去除上部硬掩模层(例如，层503)的实施例中，可以通过在下沟槽形成工艺之后施加基于O2的等离子体来去除基于有机物的上部掩模层。
图10示出了在定义出栅极沟槽特征Rg的侧表面上的沟槽衬层(例如，间隔件801)的其余部分的去除/清洁过程。在一些实施例中，衬层的去除可以通过干法或湿法清洁工艺进行，该工艺基于氟基气体化学物质或相对于有源区500a的硅材料具有足够选择性的常规湿化学试剂。在移除间隔件衬层(例如801)后，上述间隔的差异反映在肩部轮廓H的生成中。在一些实施例中，肩部轮廓H括倾斜但大致连续的侧壁曲线，其限定了朝向栅极沟槽特征Rg的底部地减小的沟槽宽度。
图11示出了栅极电介质形成沉积工艺。在一些实施例中，栅极电介质基本上包括氧化物材料。在一些实施例中，栅极氧化物的生长可以通过诸如SiON，SiO2，HfOx等材料的扩散工艺来进行。在一些实施例中，电介质衬层1112o向上延伸并到达有源区500a的顶部边界。在一些实施例中，电介质衬层1112o也覆盖下部硬掩模层501的侧壁部分。
图12示出了栅极金属沉积工艺。在该过程期间，在电介质衬层(例如，衬层1112o)上的第二凹入特征(例如，如前所述的R21)中形成导电特征1212m。在一些实施例中，栅极金属沉积可采用ALD或CVD技术，将阻挡金属(barrier metal)(例如TiN，TaN或WNx等)保形地设置在衬层1112o的暴露表面上，然后进行W,Co,Ru等导体的栅极金属沉积。在一些实施例中，可以将栅极金属材料设置为完全填充相应的栅极沟槽特征。
在栅极金属沉积之后，执行栅极金属平坦化和金属回蚀工艺。平坦化工艺可以包括化学机械抛光(CMP)操作以使金属表面凹陷直到下硬掩模层501再次暴露。随后，可以执行干回蚀工艺以使栅极金属材料的顶部边界向下凹陷至栅极沟槽下部(例如R21/R22)。在一些实施例中，将导电特征1212m的上边界推到不高于肩部(例如，肩部轮廓H)的水平。因此，导电特征1212m具有的宽度不大于栅极沟槽特征的下部的平均宽度(例如，如图4所示的宽度W1)。
在一些实施例中，可以使用诸如NF3，SF6之类的基于氟的化学物质来提供对阻挡衬层材料的高选择性，而可以通过对栅极氧化物具有选择性的蚀刻剂来对栅金属填充材料进行回蚀，例如，基于Cl2的化学物质。在一些实施例中，在金属回蚀工艺期间，电介质衬层1112o的上部的厚度可能被减小(与电介质衬层1112o的在栅沟槽的下部中且围绕在导电特征1212m的厚度的相比)。
图13示出盖形成工艺，其中执行电介质填充和回蚀操作以确保栅极与有源区或随后形成的互连结构隔离。在盖形成过程中，通过将介电材料设置在导电特征(例如，栅极金属1212m)上来形成绝缘帽1312c，并对其执行回蚀操作。在一些实施例中，回蚀操作包括CMP工艺，该CMP工艺产生与硬掩模层501的顶表面基本共面的上部盖表面。在一些实施例中，回蚀刻操作进一步去除硬掩模层，从而产生基本上与有源区501a的顶部边界共面的上部盖表面。
因此，本公开的一方面提供一种半导体器件，包括：有源区，于基板上，并限定了顶表面；和栅极结构，在所述有源区的截面中嵌设于所述有源区。所述栅极结构包括：导电特征，埋在所述有源区中并在所述有源区中达到第一深度，并具有第一宽度；绝缘帽，具有第二宽度，布置在所述有源区中的所述导电特征上方，并在所述有源区中达到第二深度；和电介质衬层，布置在所述有源区和所述导电特征之间。所述第一宽度小于所述第二宽度。
在一些实施例中，所述第二深度与所述第一深度的比率在大约0.25至大约0.67的范围内。
在一些实施例中，所述第一宽度与所述第二宽度的比率在约0.5至0.9的范围内。
在一些实施例中，所述绝缘帽包括靠近所述导电特征的肩部；所述导电特征布置为不高于所述绝缘帽的所述肩部。
在一些实施例中，所述绝缘帽的所述肩部包括倾斜的轮廓，其宽度朝向导电特征地减小。
在一些实施例中，所述电介质衬层在所述绝缘帽和所述有源区之间向上延伸。
在一些实施例中，所述电介质衬层的在所述绝缘帽和所述有源区之间的部分相较于在所述导电特征和所述有源区之间的部分具有较低的厚度。
因此，本公开的一方面提供一种半导体结构，包括：有源区，形成在基板上方，具有条状平面轮廓，所述有源区限定顶表面；和控制线结构，以斜角截交于所述有源区。所述控制线结构包括：导线，具有第一宽度，穿过所述有源区的下部并到达所述有源区的顶表面下方的第一深度；绝缘帽，具有第二宽度，布置在所述导线上方并达到在所述有源区的顶表面下方的第二深度；和电介质衬层，介于所述控制线结构和所述有源区之间。所述第一宽度小于所述第二宽度。
在一些实施例中，所述有源区与所述控制线结构之间的倾斜角为约65度至约75度。
在一些实施例中，所述第二深度与所述第一深度的比率在大约0.25至大约0.67的范围内。
在一些实施例中，所述第二宽度与所述第一宽度的比率在大约0.5至约0.9a的范围内。
在一些实施例中，所述绝缘帽定义靠近所述导电特征的肩部；所述导线布置为低于所述绝缘帽的所述肩部。
在一些实施例中，所述绝缘帽的所述肩部包括倾斜的轮廓，其宽度朝向所述导线地减小。
在一些实施例中，所述电介质衬层在所述绝缘帽和所述有源区之间向上延伸。
在一些实施例中，所述电介质衬层的在所述绝缘帽和所述有源区之间的部分相较于在所述导电特征和所述有源区之间的部分具有较低的厚度。
因此，本公开的一方面提供一种半导体结构的制造方法，包括：在基板上形成具有条状平面轮廓的有源区；执行第一蚀刻操作以形成具有第一宽度的第一凹陷特征，所述第一凹陷特征截交所述有源区并达到第一深度；在所述第一凹陷特征的暴露的侧面和底表面基本上保形地布置衬层；在所述有源区中形成具有第二宽度并达到第二深度的第二凹陷特征；和去除所述衬层在所述侧面上的剩余部分。
在一些实施例中，所述第二凹陷特征的形成包括：通过所述衬层的在所述底面上的部分进行第二蚀刻操作，同时保持所述衬层的在所述第一凹陷特征的侧面上的部分。
在一些实施例中，所述方法,进一步包括：在所述第二凹陷特征的暴露表面上设置电介质衬层；在所述电介质衬层上在所述第二凹陷特征中形成导电特征；和在所述导电特征上形成绝缘帽。
在一些实施例中，所述导电特征在所述第二凹陷特征中的形成包括：用导电材料填充所述第一和第二凹陷特征的暴露部分，以及对所述导电材料进行回蚀操作，以在所述有源区中以基本上等于或深于所述第一深度的深度水平形成所述导电特征。
在一些实施例中，所述绝缘帽的形成包括：将介电材料设置在所述导电特征上，以及形成与所述有源区的顶面基本共面的绝缘帽。
以上示出和描述的实施例仅是示例。在本领域中经常发现许多细节，例如物流数据管理方法的其他特征。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (10)

1.一种半导体器件，其特征在于，包括：
有源区，于基板上，并限定了顶表面；和
栅极结构，在所述有源区的截面中嵌设于所述有源区，所述栅极结构包括：
导电特征，埋在所述有源区中并在所述有源区中达到第一深度，并具有第一宽度，
绝缘帽，具有第二宽度，布置在所述有源区中的所述导电特征上方，并在所述有源区中达到第二深度，和
电介质衬层，布置在所述有源区和所述导电特征之间；以及
其中所述第一宽度小于所述第二宽度。
2.如权利要求1所述的器件，其特征在于，
所述第二深度与所述第一深度的比率在大约0.25至大约0.67的范围内。
3.如权利要求1所述的器件，其特征在于，
所述第一宽度与所述第二宽度的比率在约0.5至0.9的范围内。
4.如权利要求1所述的器件，其特征在于，
所述绝缘帽包括靠近所述导电特征的肩部；
所述导电特征布置为不高于所述绝缘帽的所述肩部。
5.如权利要求4所述的器件，其特征在于，
所述绝缘帽的所述肩部包括倾斜的轮廓，其宽度朝向导电特征地减小。
6.如权利要求1所述的器件，其特征在于，
所述电介质衬层在所述绝缘帽和所述有源区之间向上延伸。
7.如权利要求6所述的器件，其特征在于，
所述电介质衬层的在所述绝缘帽和所述有源区之间的部分相较于在所述导电特征和所述有源区之间的部分具有较低的厚度。
8.一种半导体结构，其特征在于，包括：
有源区，形成在基板上方，具有条状平面轮廓，所述有源区限定顶表面；和
控制线结构以斜角截交于所述有源区，所述控制线结构包括：
导线，具有第一宽度，穿过所述有源区的下部并到达所述有源区的顶表面下方的第一深度；
绝缘帽，具有第二宽度，布置在所述导线上方并达到在所述有源区的顶表面下方的第二深度；
电介质衬层，介于所述控制线结构和所述有源区之间；
其中所述第一宽度小于所述第二宽度。
9.如权利要求8所述的结构，其特征在于，
所述有源区与所述控制线结构之间的倾斜角为约65度至约75度。
10.如权利要求8所述的结构，其特征在于，
所述第二深度与所述第一深度的比率在大约0.25至大约0.67的范围内。
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