CN108574003A - 半导体器件 - Google Patents

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Abstract

本公开涉及半导体器件。一种半导体器件包括从衬底凸出并在第一方向上延伸的鳍式有源区域、覆盖鳍式有源区域的上表面和侧壁并在交叉第一方向的第二方向上延伸的栅电极、在栅电极的彼此相反的侧壁上的栅极间隔物结构、在栅电极上并在第二方向上延伸的绝缘封盖层、在栅电极的彼此相反的侧壁上且在栅极间隔物结构的上表面上的绝缘衬垫、以及在栅电极的侧面的自对准接触。绝缘衬垫可以具有小于栅极间隔物结构的第一厚度的第二厚度。自对准接触的侧壁可以与栅极间隔物结构和绝缘衬垫接触。

Description

半导体器件
技术领域
本发明构思的示例实施方式涉及半导体器件及制造其的方法，更具体地，涉及包括鳍式有源区域的半导体器件及制造其的方法。
背景技术
随着电子设备变得更小更轻，对高度集成的半导体器件的需求一直在增加。晶体管中的短沟道效应会由于半导体器件的按比例缩小而产生，因而半导体器件的可靠性会降低。已经开发了包括鳍式有源区域的半导体器件以减少短沟道效应。随着设计规则减少，对包括鳍式有源区域的半导体器件的制造工艺的精确调节变得困难。
发明内容
根据本发明构思的示例实施方式，一种半导体器件可以包括：鳍式有源区域，其从衬底凸出并在平行于衬底的上表面的第一方向上延伸；栅电极，其在鳍式有源区域的上表面和侧壁上并与鳍式有源区域交叉地沿第二方向延伸；在栅电极的侧壁上的栅极间隔物结构，栅极间隔物结构的上表面相对于衬底的上表面相比栅电极的上表面位于更高的高度；在栅电极上的绝缘封盖层，在第一方向上绝缘封盖层的第一部分具有大于栅电极的第二宽度的第一宽度；绝缘衬垫，其在绝缘封盖层的侧壁上和在栅极间隔物结构的上表面上，并且在第一方向上具有小于栅极间隔物结构的第一厚度的第二厚度；在栅电极侧面的源极/漏极区域；以及连接到源极/漏极区域的自对准接触。自对准接触的侧壁可以接触栅极间隔物结构和绝缘衬垫。
根据本发明构思的示例实施方式，一种半导体器件可以包括：鳍式有源区域，其从衬底凸出并在平行于衬底的上表面的第一方向上延伸；栅电极，其覆盖鳍式有源区域的上表面和侧壁并在交叉第一方向的第二方向上延伸；栅极间隔物结构，其在栅电极的彼此相反的侧壁上；绝缘封盖层，其在栅电极上并在第二方向上延伸；绝缘衬垫，其在绝缘封盖层的彼此相反的侧壁上和在栅极间隔物结构的上表面上，在第二方向上延伸并具有比栅极间隔物结构的第一厚度更大的第二厚度；自然氧化物层，其在绝缘衬垫与绝缘封盖层之间；以及在栅电极的侧面的自对准接触。自对准接触的侧壁可以与栅极间隔物结构和绝缘衬垫接触。
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底；从衬底凸出的鳍式有源区域，鳍式有源区域在第一方向上延伸；在鳍式有源区域上的栅电极，栅电极在交叉第一方向的第二方向上延伸；在栅电极的侧壁上的栅极间隔物结构；在栅电极上的绝缘封盖层，绝缘封盖层包括具有第一宽度的第一上部和在第一上部与衬底之间的具有小于第一宽度的第二宽度的第二下部；在栅极间隔物结构的上表面上且在绝缘封盖层的侧壁上的绝缘衬垫，绝缘衬垫包括比栅极间隔物结构在第一方向上的第一厚度更小的在第一方向上的第二厚度。
附图说明
通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上及另外的目的、特征和优点对本领域普通技术人员将变得更加明显。
图1是示出根据本发明构思的示例实施方式的半导体器件的透视图。
图2是沿图1的线IIA-IIA'和IIB-IIB'截取的示出根据本发明构思的示例实施方式的半导体器件的剖视图。
图3A是示出图2的部分IIIA的放大图，图3B是示出图2的部分IIIB的放大图。
图4是示出根据本发明构思的示例实施方式的半导体器件的布局图。
图5是示出根据本发明构思的示例实施方式的半导体器件的沿图4的线VA-VA'、VB-VB'和VC-VC'截取的剖视图。
图6至20是示出根据本发明构思的示例实施方式的制造半导体器件的方法的剖视图。
具体实施方式
现在将参照其中示出了一些示例实施方式的附图更充分地描述本发明构思的各种各样的示例实施方式。然而，本发明构思可以以许多替代形式被体现，并且不应被解释为仅限于在此阐述的示例实施方式。
图1是示出根据本发明构思的示例实施方式的半导体器件100的透视图。图2是沿图1的线IIA-IIA'和IIB-IIB'截取的，示出根据本发明构思的示例实施方式的半导体器件100的剖视图。图3A是示出图2的部分IIIA的放大图，图3B是示出图2的部分IIIB的放大图。
参照图1、2、3A和3B，鳍式有源区域FA可以设置为从衬底110凸出(例如沿Z方向)。鳍式有源区域FA可以在平行于衬底110的上表面的第一方向(例如X方向)上延伸。隔离层112可以设置在衬底110上以覆盖鳍式有源区域FA的彼此相反的侧壁的下部。
在一些实施方式中，衬底110可以包括诸如Si和/或Ge的IV族半导体、诸如SiGe和/或SiC的IV-IV族化合物半导体、或诸如GaAs、InAs和/或InP的III-V族化合物半导体。衬底110可以包括诸如例如杂质掺杂的阱和/或杂质掺杂的结构的导电区域。鳍式有源区域FA可以用作PMOS晶体管或NMOS晶体管的有源区域。
栅电极120可以在鳍式有源区域FA和隔离层112上设置为在平行于衬底110的上表面且交叉第一方向的第二方向(例如Y方向)上延伸。在一些实施方式中，第二方向可以垂直于第一方向，但本发明构思不限于此。在一些实施方式中，第二方向可以以不同于九十度的角度交叉第一方向。栅电极120可以设置在鳍式有源区域FA的侧壁和上表面上并交叉鳍式有源区域FA。栅电极120可以包括例如Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN和/或其组合，但本发明构思不限于此。栅电极120可以包括含功函数金属层和间隙填充金属层。含功函数金属层可以包括例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种。间隙填充金属层可以包括例如W和/或Al。在一些实施方式中，栅电极120可以包括TiAlC/TiN/W的叠层结构、TiN/TaN/TiAlC/TiN/W的叠层结构、或TiN/TaN/TiN/TiAlC/TiN/W的叠层结构，但本发明构思不限于此。
栅极绝缘层130可以设置在栅电极120的下表面和侧壁上以沿第二方向延伸。栅极绝缘层130可以插置在栅电极120与鳍式有源区域FA之间以及在栅电极120与隔离层112的上表面之间。栅极绝缘层130可以包括例如硅氧化物、硅氮氧化物、高k电介质材料和/或其组合，但本发明构思不限于此。高k电介质材料可以具有比硅氧化物的介电常数更高的介电常数。高k电介质材料可以包括例如金属氧化物或金属氮氧化物。例如，高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、锆氧化物、铝氧化物、HfO2-Al2O3合金和/或其组合，但本发明构思不限于此。
栅极间隔物结构140可以设置在栅电极120的彼此相反的侧壁上。栅极间隔物结构140可以沿着栅电极120的延伸方向(例如Y方向)延伸。栅极间隔物结构140可以包括例如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、硅碳氮化物(SiCxNy)、硅氧碳氮化物(SiOxCyNz)和/或其组合。如图3A中所示，栅极间隔物结构140可以在第一方向上具有范围从大约1nm到30nm的第一厚度T1。
在一些实施方式中，栅极间隔物结构140可以包括其中堆叠由不同材料形成的多个层的结构。例如，如图3A中所示，栅极间隔物结构140可以包括顺序地堆叠在栅电极120的侧壁上的第一间隔物层142、第二间隔物层144和第三间隔物层146。第一间隔物层142和第三间隔物层146可以包括例如硅氮化物。第二间隔物层144可以包括例如具有比第一间隔物层142和第三间隔物层146的介电常数更低的介电常数的绝缘材料。例如，第二间隔物层144可以包括硅氧碳氮化物(SiOxCyNz)。在一些实施方式中，当栅极间隔物结构140包括含具有更低介电常数的材料的第二间隔物层144时，可以减小由栅极间隔物结构140导致的寄生电容。第一间隔物层至第三间隔物层142、144和146不限于上述材料。
如图3A中所示，栅极间隔物结构140的上表面可以相对于衬底110的上表面高于栅电极120的上表面。栅极间隔物结构140的上表面可以是倾斜的。因此，邻近于栅电极120的侧壁的栅极间隔物结构140的上表面的高度可以随着离开栅电极120的侧壁的逐渐增大的距离而增大。在一些实施方式中，栅极间隔物结构140的上表面可以是平坦的。在一些实施方式中，栅极间隔物结构140的上表面可以与栅电极120的上表面基本上共面。
绝缘封盖层150可以设置在栅电极120上。绝缘封盖层150可以覆盖栅电极120的上表面并且可以在第二方向上延伸。在一些实施方式中，绝缘封盖层150可以包括硅氮化物。绝缘封盖层150可以充当用于形成自对准接触的掩模。
绝缘衬垫160可以设置在绝缘封盖层150的彼此相反的侧壁上。绝缘衬垫160可以在第二方向上延伸，并且绝缘衬垫160的下表面可以接触栅极间隔物结构140的上表面。在一些实施方式中，绝缘衬垫160可以包括硅氮化物。
在一些实施方式中，绝缘衬垫160可以在第一方向上具有范围从大约0.5nm到20nm的第二厚度T2。绝缘衬垫160的第二厚度T2可以小于栅极间隔物结构140的第一厚度T1。
自然氧化物层162可以设置在绝缘封盖层150与绝缘衬垫160之间和/或在绝缘封盖层150与栅极间隔物结构140之间。例如，自然氧化物层162可以具有范围从大约到的第三厚度T3。
自然氧化物层162可以包括由绝缘衬垫160的一部分、栅极间隔物结构140的一部分和/或第二牺牲栅极226(参见例如图11)的一部分形成的氧化物。在用于形成栅电极120和绝缘封盖层150的一示例工艺中，栅极间隔物结构140可以形成在第一牺牲栅极222(参见例如图10)的侧壁上，栅极间隔物结构140的上部和第一牺牲栅极222的上部可以被去除以形成第一凹陷区域220R1(参见例如图10)，然后绝缘衬垫160可以形成在栅极间隔物结构140上。此后，第二牺牲栅极226(参见例如图11)可以形成在第一凹陷区域220R1中以形成具有T形状的牺牲栅极堆叠220(参见例如图11)。栅电极120和绝缘封盖层150可以顺序地形成在从其去除牺牲栅极堆叠220的区域中。自然氧化物层162可以在去除牺牲栅极堆叠220的工艺和/或形成栅电极120的工艺中暴露的绝缘衬垫160的表面和/或栅极间隔物结构140的表面上形成至预定的厚度。
如图3A中所示，栅极间隔物结构140和绝缘衬垫160的外侧壁(例如离栅电极120最远的侧壁)可以彼此对准。因为栅极间隔物结构140的第一厚度T1可以大于绝缘衬垫160的第二厚度T2，所以绝缘封盖层150可以具有其上部宽度大于其下部宽度的T形状。例如，绝缘封盖层150的第一部分150a可以设置在一对绝缘衬垫160之间，绝缘封盖层150的第二部分150b可以设置在一对栅极间隔物结构140之间。在一些实施方式中，绝缘衬垫160的一部分可以设置在栅极间隔物结构140的上表面与绝缘封盖层150的第一部分150a之间。在一些实施方式中，绝缘封盖层150的第一部分150a可以相对于衬底110的上表面位于比栅极间隔物结构140的上表面更高的高度处，绝缘封盖层150的第二部分150b可以相对于衬底110的上表面位于比栅极间隔物结构140的上表面更低的高度处。绝缘封盖层150的第一部分150a可以具有第一宽度W1。绝缘封盖层150的第二部分150b可以具有小于第一宽度W1的第二宽度W2。在一些实施方式中，绝缘封盖层150可以包括设置在第一部分150a与第二部分150b之间并连接第一部分150a和第二部分150b的中间部分。中间部分可以具有范围从第一宽度W1到第二宽度W2的变化的宽度。
绝缘封盖层150的T形状可以通过去除第一牺牲栅极222的上部至预定厚度并执行用于形成第一凹陷区域220R1(参见例如图10)的凹陷工艺来获得。如上所述，当通过去除第一牺牲栅极222的上部来形成第一凹陷区域220R1时，栅极间隔物结构140的上部也可以被去除。此后，栅电极120和绝缘封盖层150可以形成在从其去除了具有T形状的牺牲栅极堆叠220的区域中，例如形成在第二凹陷区域220R2中(参见例如图16)。在这种情况下，栅电极120的高度可以低于栅极间隔物结构140的上表面的高度，因而填充第二凹陷区域220R2的剩余部分(参见例如图17)的绝缘封盖层150可以包括具有第一宽度W1的上部和具有不同于第一宽度W1的第二宽度W2的下部。第一宽度W1可以大于第二宽度W2。
源极/漏极区域170可以在栅电极120的彼此相反的侧设置在鳍式有源区域FA上。源极/漏极区域170可以包括例如掺杂SiGe层、掺杂Ge层、掺杂SiC层和/或掺杂InGaAs层，但本发明构思不限于此。源极/漏极区域170可以通过在栅电极120的彼此相反的侧去除鳍式有源区域FA的一部分以形成凹陷170R并借助外延生长工艺在凹陷170R中生长半导体层以填充凹陷170R来形成(参照例如图7)。
例如，当鳍式有源区域FA是NMOS晶体管的有源区域时，源极/漏极区域170可以包括掺杂SiC层；当鳍式有源区域FA是PMOS晶体管的有源区域时，源极/漏极区域170可以包括掺杂SiGe层。
在一些实施方式中，源极/漏极区域170可以包括具有不同成分的多个半导体层。例如，源极/漏极区域170可以包括下半导体层、上半导体层和/或封盖半导体层。下半导体层、上半导体导和/或封盖半导体层可以包括其中Si含量不同于Ge含量的SiGe。
接触180可以设置在源极/漏极区域170上，并且可以连接到源极/漏极区域170。在一些实施方式中，接触180可以是自对准接触。接触180的侧壁的一部分可以与栅极间隔物结构140的外侧壁对准。例如，接触180的下侧壁可以接触栅极间隔物结构140的外侧壁。在一些实施方式中，接触180的上部可以接触绝缘封盖层150和/或绝缘衬垫160。
在一些实施方式中，接触180可以包括例如钨(W)、钴(Co)和/或其硅化物。阻挡层可以进一步设置在接触180与栅极间隔物结构140之间以及在接触180与绝缘封盖层150和/或绝缘衬垫160之间。阻挡层可以包括例如Ti、Ta、TiN、TaN和/或其组合。
在一些实施方式中，接触180可以不接触栅极间隔物结构140的第二间隔物层144。在用于形成栅电极120和绝缘封盖层150的示例工艺中，当通过去除第一牺牲栅极222的上部形成第一凹陷区域220R1时，栅极间隔物结构140的上部也可以被去除(参见例如图9)。由于栅极间隔物结构140的高度在第一牺牲栅极222的凹陷工艺中被减小，所以栅极间隔物结构140的上表面可以在随后的用于形成接触180的蚀刻工艺中不被暴露。如果包括相对低介电常数材料的第二间隔物层144将暴露于蚀刻工艺，则第二间隔物层144会被蚀刻或消耗。然而，根据示例实施方式，因为栅极间隔物结构140的上表面可以在用于形成接触180的蚀刻工艺中不被暴露，所以可以减少或防止对栅极间隔物结构140的损伤。
随着半导体器件中栅电极的宽度以及其间的距离减小，栅电极与相邻接触之间的电绝缘可能不被充分地确保。因此，将有源接触形成为自对准接触的方法可以利用绝缘封盖层和栅极间隔物结构作为自对准掩模来被执行。这里，为了确保用于形成自对准接触的工艺裕度，绝缘层可以被形成为具有足够的高度，而且牺牲栅极可以被形成为具有足够的高度。
然而，随着设计规则减少，因为牺牲栅极的宽度减小并且其高度增加，所以牺牲栅极去除工艺和栅电极形成工艺中的开口的长径比(即高度与上部宽度的比)可被显著地增大。在这种情况下，蚀刻剂或源材料可能不被充分地供给，使得牺牲栅极去除工艺、源极/漏极区域形成工艺和/或栅电极形成工艺可能不会被精确地调整。因此，晶体管的电特性之间的差异可增大。
然而，在根据本发明构思的示例实施方式的制造半导体器件100的方法中，通过形成具有T形状的牺牲栅极堆叠220，具有相对更低高度的初始牺牲栅极例如第一牺牲栅极222可以被使用(参见例如图11)。此外，开口的上部(例如第一凹陷区域220R1)可以通过用于形成具有T形状的牺牲栅极堆叠220的使第一牺牲栅极222凹入的工艺(参见例如图9)来被扩大。因此，可以减小开口的长径比，并且可以提高牺牲栅极去除工艺、源极/漏极区域形成工艺和/或栅电极形成工艺中的精度。因此，可以减小半导体器件100的电特性之间的差异。
图4是示出根据本发明构思的示例实施方式的半导体器件100A的布局图。图5是示出根据本发明构思的示例实施方式的半导体器件100A的，沿图4的线VA-VA'、VB-VB'和VC-VC'截取的剖视图。在图4和5中，相同的附图标记用来表示与图1、2、3A和3B中相同或相似的元件。
参照图4和5，衬底110可以包括第一有源区域RX1和第二有源区域RX2以及在第一有源区域RX1与第二有源区域RX2之间的虚设区域DX。多个第一鳍式有源区域FA1可以在第一有源区域RX1中设置为在平行于衬底110的上表面的第一方向(例如X方向)上延伸。多个第二有源区域FA2可以在第二有源区域RX2中设置为在第一方向上延伸。
在一些实施方式中，第一有源区域RX1和第二有源区域RX2可以是其中分别形成不同类型的晶体管的区域。例如，第一有源区域RX1可以是其中形成PMOS晶体管的区域，第二有源区域RX2可以是其中形成NMOS晶体管的区域。在另外的实施方式中，第一有源区域RX1和第二有源区域RX2可以是其中形成相同类型的晶体管的区域。例如，第一有源区域RX1可以是其中形成具有第一阈值电压的第一NMOS晶体管的区域，第二有源区域RX2可以是其中形成具有不同于第一阈值电压的第二阈值电压的第二NMOS晶体管的区域。
栅线GL可以在第二方向(例如Y方向)上延伸并且可以交叉第一鳍式有源区域FA1和/或第二鳍式有源区域FA2。栅线GL可以被称为栅电极120。栅电极120可以与参照图1、2、3A和3B描述的相同或相似。
栅极间隔物结构140可以设置在栅电极120的彼此相反的侧壁上。绝缘封盖层150可以设置在栅电极120的上表面上。绝缘衬垫160可以设置在绝缘封盖层150的彼此相反的侧壁上。绝缘衬垫160的下表面可以接触栅极间隔物结构140的上表面。自然氧化物层162可以设置在绝缘封盖层150与绝缘衬垫160之间以及在绝缘封盖层150与栅极间隔物结构140之间。栅极间隔物结构140、绝缘封盖层150、绝缘衬垫160和自然氧化物层162可以与参照图1、2、3A和3B描述的相同或相似。
栅线GL可以在线切割区域CT中被分开。例如，交叉第一有源区域RX1的栅线GL和交叉第二有源区域RX2的栅线GL可以被布置在一条线上并且线切割区域插置在其间。这样的结构可以通过形成交叉第一有源区域RX1和第二有源区域RX2两者的栅线GL、形成暴露线切割区域CT的第二硬掩模图案230(参照图12)、以及使用第二硬掩模图案230作为蚀刻掩模去除栅线GL的与线切割区域CT重叠的部分来获得。如图4中所示，五条栅线GL可以被布置为不与线切割区域CT重叠。然而，本发明构思不限于此。例如，栅线GL中的至少一条可以与线切割区域CT重叠，并且栅线GL中的所述至少一条可以在第二方向上延伸以交叉第一有源区域RX1和第二有源区域RX2两者。
如图5中所示，栅极间隔物结构140和绝缘衬垫160可以设置在线切割区域CT中。线间隙填充绝缘层190可以设置在线栅切割区域CT的从其去除栅线GL的部分中。线间隙填充绝缘层190可以包括例如硅氮化物。线间隙填充绝缘层190的侧壁上的栅极间隔物结构140可以连接到栅线GL的侧壁上的栅极间隔物结构140。例如，栅极间隔物结构140可以在第二方向上从第一有源区域RX1延伸到线切割区域CT，并且也可以延伸到第二有源区域RX2。
线间隙填充绝缘层190的侧壁上的栅极间隔物结构140的上表面可以相对于衬底110的上表面基本上位于与栅电极120上的栅极间隔物结构140的上表面相同的高度。在制造半导体器件100A的方法中，当执行用于去除第一牺牲栅极222的上部(参见例如图10)和栅极间隔物结构140的上部以形成具有T形状的牺牲栅极堆叠220(参见例如图11)的凹陷工艺时，线切割区域CT中第一牺牲栅极222的上部和栅极间隔物结构140的上部也可以同时被去除，使得相对于衬底110的上表面，栅极间隔物结构140的整个上表面可以基本上位于相同的高度。
绝缘衬垫160可以设置在线间隙填充绝缘层190的侧壁上。绝缘衬垫160在线间隙填充绝缘层190的侧壁上的部分可以连接到绝缘衬垫160在绝缘封盖层150的侧壁上的部分。在一些实施方式中，在线间隙填充绝缘层190的侧壁上的绝缘衬垫160和/或在绝缘封盖层150的侧壁上的绝缘衬垫160可以通过相同的工艺形成。在这种情况下，在线间隙填充绝缘层190的侧壁上的绝缘衬垫160和/或在绝缘封盖层150的侧壁上的绝缘衬垫160可以基本上包括相同的材料和/或基本上具有相同的厚度。然而，本发明构思不限于此。
有源接触CA可以设置在两条相邻的栅线GL之间并且可以在第二方向上延伸。有源接触CA可以是使用栅极间隔物结构140、绝缘封盖层150和绝缘衬垫160作为自对准掩模形成的自对准接触。有源接触CA可以被称为接触180。接触180可以与图1、2、3A和3B中描述的相同。
栅极间绝缘层192可以设置在衬底110上以覆盖栅极间隔物结构140的侧壁和接触180的侧壁。栅极间绝缘层192可以包括例如原硅酸四乙酯(TEOS)层和/或超低k电介质(ULK)层。ULK层可以包括SiOC层和/或SiCOH层
在一些实施方式中，封盖图案252(参照图19)可以进一步设置在栅极间绝缘层192上。例如，封盖图案252可以包括硅氮化物。在形成接触孔180H(参见例如图20)以形成接触180的工艺期间，封盖图案252可以充当用于防止栅极间绝缘层192的损伤的保护层。
图6至20是示出根据本发明构思的示例实施方式的制造半导体器件100A的方法的剖视图。图6至20根据制造半导体器件100A的方法的阶段示出沿图4的线VA-VA'、VB-VB'和VC-VC'截取的剖视图。在图6至20中，为了说明的简洁，示出并描述半导体器件100A的形成在图4的第一有源区域RX1中的部分。因此，其描述可以类似地应用于半导体器件100A的在图4的第二有源区域RX2中的对应部分。在图6至20中，相同的附图标记用于表示与图1至5中相同或相似的元件。
参照图6，第一有源区域RX1中的衬底110的一部分可以被去除，使得鳍式有源区域FA1被形成为从衬底110向上凸出并在第一方向(例如图4中的X方向)上延伸。
隔离层112可以形成在衬底110上以覆盖鳍式有源区域FA1的彼此相反的侧壁。进一步界面层可以在隔离层112与鳍式有源区域FA1之间形成，以共形地覆盖鳍式有源区域FA1的侧壁。
此后，在牺牲栅极绝缘层、牺牲栅极导电层和第一硬掩模图案210被顺序地形成在衬底110上之后，牺牲栅极导电层和牺牲栅极绝缘层可以使用第一硬掩模图案210作为蚀刻掩模来被图案化以形成第一牺牲栅极222和牺牲栅极绝缘图案224。
在一些实施方式中，第一硬掩模图案210可以包括顺序堆叠的下封盖层212、第一蚀刻停止层214和上封盖层216。下封盖层212和上封盖层216可以包括相对于第一蚀刻停止层214具有蚀刻选择性的材料。例如，下封盖层212和上封盖层216可以包括硅氮化物，并且第一蚀刻停止层214可以包括多晶硅。然而，本发明构思不限于此。
在一些实施方式中，第一牺牲栅极222可以包括多晶硅，牺牲栅极绝缘图案224可以包括硅氧化物。
第一牺牲栅极222可以形成为具有第一高度H11。第一高度H11的范围可以从50nm到300nm，但不限于此。第一牺牲栅极222可以通过使用包括第一蚀刻停止层214的第一硬掩模图案210被形成为具有相对小的第一高度H11。
随着第一牺牲栅极222的高度增大，在后续加工中，例如在去除第一牺牲栅极222的工艺中和/或在以栅电极120填充从其去除了第一牺牲栅极222的第二凹陷区域220R2的工艺中，第二凹陷区域220R2(参见例如图16)的长径比可以增大。在传统加工技术中，蚀刻剂或源材料可能不会被顺利地供应到第二凹陷区域220R2中。当在此使用时，局部地蚀刻剂或源材料不被顺利地供应到第二凹陷区域220R2中的现象可以被称为负载效应。
然而，根据本发明构思的示例实施方式，当第一牺牲栅极222通过包括第一蚀刻停止层214的第一硬掩模图案210的使用被形成为具有相对小的第一高度H11时，第二凹陷区域220R2的长径比可以减小，使得可以减少和/或防止后续加工中的负载效应。
此后，覆盖第一硬掩模图案210、第一牺牲栅极222和牺牲栅极绝缘图案224的绝缘层可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。该绝缘层可被各向异性地蚀刻以在第一硬掩模图案210的侧壁上、在第一牺牲栅极222的侧壁上、以及在牺牲栅极绝缘图案224的侧壁上形成栅极间隔物结构140。
在一些实施方式中，栅极间隔物结构140可以形成为如图3A中所示的第一间隔物层至第三间隔物层142、144和146的叠层结构。例如，第一间隔物层142和第三间隔物层146可以包括硅氮化物，第二间隔物层144可以包括相比第一间隔物层142和第三间隔物层146具有更低的介电常数的绝缘材料，例如SiOxCyNz。在一些实施方式中，栅极间隔物结构140可以具有范围从大约1nm到30nm的第一厚度T1。
参照图7，在第一牺牲栅极222的彼此相反的侧的鳍式有源区域FA1的一部分可以被蚀刻以形成凹陷170R。源极/漏极区域170可以在凹陷170R中形成。
在一些实施方式中，源极/漏极区域170可以通过使用由凹陷170R暴露的鳍式有源区域FA1作为籽晶的外延生长工艺来形成。外延生长工艺可以包括气相外延(VPE)工艺、诸如超高CVD工艺的CVD工艺、分子束外延工艺或其组合。在以上外延生长工艺中，液体或蒸气前体可以用作用于形成源极/漏极区域170的前体。
源极/漏极区域170可以通过控制外延生长工艺中的生长条件而被形成为具有各种各样的形状。例如，源极/漏极区域170可以具有其中以预定角度倾斜的平面彼此连接的多边形形状。然而，源极/漏极区域170不限于此。例如，取决于构成鳍式有源区域FA1的材料、构成源极/漏极区域170的材料、外延生长工艺的工艺条件等，源极/漏极区域170可以具有各种各样的形状。
参照图8，绝缘层可以被形成在衬底110上以覆盖栅极间隔物结构140和第一硬掩模图案210，并且该绝缘层可以被平坦化直到暴露第一蚀刻停止层214的上表面以形成栅极间绝缘层192。
在一些实施方式中，第一蚀刻停止层214可以包括相对于上封盖层216和/或栅极间绝缘层192具有蚀刻选择性的材料，并且该绝缘层的上部可以被平坦化直到暴露第一蚀刻停止层214的上表面，从而形成栅极间绝缘层192。第一蚀刻停止层214可以由例如多晶硅制成。
这里，牺牲栅极绝缘图案224的高度H21、第一牺牲栅极222的高度H11、下封盖层212的高度H22和第一蚀刻停止层214的高度H23之和可以被称作初始牺牲栅极堆叠的初始高度HS1。由于具有初始高度HS1的初始牺牲栅极堆叠包括下封盖层212，所以第一牺牲栅极222可以形成为具有相对小的高度H11，使得后续工艺中的工艺精度可以提高。
参照图9，第一蚀刻停止层214可以被去除。
此后，下封盖层212、第一牺牲栅极222的上部和栅极间隔物结构140的上部可以通过凹陷工艺被去除以形成第一凹陷区域220R1。
第一牺牲栅极222的剩余部分可以具有第二高度H12。第二高度H12可以等于或小于执行凹陷工艺之前第一牺牲栅极222的第一高度H11的大约50％。例如，第二高度H12的范围可以从大约20nm到150nm。然而，本发明构思不限于此。作为凹陷工艺的结果，栅极间隔物结构140可以具有倾斜的上表面140U。
在一些实施方式中，具有比第一牺牲栅极222更大的宽度的宽牺牲栅极可以进一步形成在衬底110上。例如，宽牺牲栅极可以在第一方向(例如X方向)上具有比第一牺牲栅极222的宽度更大的宽度。鳍式有源区域FA1与宽牺牲栅极之间的接触面积可以大于鳍式有源区域FA1与第一牺牲栅极222之间的接触面积。宽牺牲栅极可以用作用于形成高压晶体管的牺牲栅极。
在一些实施方式中，在第一牺牲栅极222的上部被去除以形成第一凹陷区域220R1的凹陷工艺中，宽牺牲栅极的上部也可以被去除以形成宽凹陷区域。例如，具有不同宽度的牺牲栅极可以在同一工艺中被去除，而不必形成单独的掩模。
参照图10，在栅极间绝缘层192上和在第一凹陷区域220R1中共形地形成绝缘层之后，该绝缘层可以被各向异性地蚀刻以在第一凹陷区域220R1的内侧壁上形成绝缘衬垫160。
在一些实施方式中，绝缘衬垫160可以通过ALD工艺或CVD工艺由硅氮化物制成。绝缘衬垫160可以形成为具有范围从大约0.5nm到20nm的第二厚度T2。参照图10，因为栅极间隔物结构140可以具有倾斜的上表面140U，所以绝缘衬垫160可以沿着栅极间隔物结构140的倾斜上表面140U向下延伸。
如图10中所示，绝缘衬垫160的第二厚度T2可以小于栅极间隔物结构140的第一厚度T1，并且第一凹陷区域220R1的上部宽度可以大于其下部宽度。因此，可以减小第一凹陷区域220R1的长径比(即高度与上部宽度的比)。
参照图11，牺牲栅极导电层可以在栅极间绝缘层192上和在第一凹陷区域220R1中形成，然后可以被平坦化以暴露栅极间绝缘层192的上表面，使得第二牺牲栅极226可以形成为填充第一凹陷区域220R1。第二牺牲栅极226可以包括多晶硅。
第一牺牲栅极222和第二牺牲栅极226顺序地堆叠在牺牲栅极绝缘图案224上的结构可以在此被称为牺牲栅极堆叠220。因为第二牺牲栅极226可以形成为填充具有扩大的入口的第一凹陷区域220R1，所以在第一方向上，第二牺牲栅极226的第二宽度W12可以大于第一牺牲栅极222的第一宽度W11。因此，牺牲栅极堆叠220可以被形成为具有其上部宽度大于其下部宽度的T形状。
在一些实施方式中，第二牺牲栅极226可以具有第三高度H31。例如，第三高度H31的范围可以从大约30nm到200nm。
牺牲栅极绝缘图案224的高度H21、第一牺牲栅极222的高度H12、第二牺牲栅极226的高度H31之和可以是牺牲栅极堆叠220的高度HS2。因为栅极间绝缘层192的上部在先前执行的凹陷工艺等中被消耗了预定厚度，所以牺牲栅极堆叠220的高度HS2可以比初始牺牲栅极堆叠(参照图8)的初始高度HS1进一步减小。
参照图12，包括第一开口230H的第二硬掩模图案230可以形成在栅极间绝缘层192和牺牲栅极堆叠220上。第一开口230H可以暴露线切割区域CT(参照图4)中牺牲栅极堆叠220的上表面。
在一些实施方式中，第二硬掩模图案230可以包括顺序堆叠在栅极间绝缘层192和牺牲栅极堆叠220上的下材料层232、第二蚀刻停止层234和上材料层236。例如，下材料层232和上材料层236可以由硅氧化物制成，第二蚀刻停止层234可以由硅氮化物制成。
此后，线切割区域CT中的第二牺牲栅极226和第一牺牲栅极222可以使用第二硬掩模图案230作为蚀刻掩模来被去除以形成线切割凹陷区域190R。在一些实施方式中，牺牲栅极绝缘图案224可以在线切割凹陷区域190R的下表面上被暴露。然而，本发明构思不限于此。例如，牺牲栅极绝缘图案224可以在去除第二牺牲栅极226和第一牺牲栅极222的工艺中被一起去除(如图12中所示)。
在一些实施方式中，栅极间隔物结构140和绝缘衬垫160可以保留在线切割凹陷区域190R的内侧壁上而不被去除。
参照图13，在线切割凹陷区域190R中和在第二硬掩模图案230的第一开口230H中形成绝缘层之后，该绝缘层的上部可以通过回蚀刻工艺被去除以形成在线切割凹陷区域190R内和/或填充线切割凹陷区域190R的线间隙填充绝缘层190。
此后，在第二硬掩模图案230和线间隙填充绝缘层190上形成绝缘层之后，该绝缘层可以被平坦化直到暴露第二蚀刻停止层234的上表面以形成线切割封盖层238。
参照图14，第二蚀刻停止层234、下材料层232和线切割封盖层238可以被去除以暴露栅极间绝缘层192的上表面、牺牲栅极堆叠220的上表面和线间隙填充绝缘层190的上表面。
此后，用于将暴露的栅极间绝缘层192的上部去除预定厚度的凹陷工艺可以被执行。如图14中所示，在去除栅极间绝缘层192的上部的同时，牺牲栅极堆叠220、绝缘衬垫160和线间隙填充绝缘层190可以不被去除。
参照图15，绝缘层可以在栅极间绝缘层192、牺牲栅极堆叠220、绝缘衬垫160和线间隙填充绝缘层190上形成，然后该绝缘层可以被平坦化直到暴露牺牲栅极堆叠220的上表面以在栅极间绝缘层192上形成封盖层240。
在一些实施方式中，封盖层240可以由硅氮化物制成。封盖层240可以充当在去除牺牲栅极堆叠220的后续湿蚀刻工艺中保护封盖层240之下的栅极间绝缘层192的钝化层。
参照图16，牺牲栅极堆叠220可以被去除以形成第二凹陷区域220R2。
在一些实施方式中，去除牺牲栅极堆叠220的工艺可以通过湿蚀刻工艺被执行。湿蚀刻工艺可以使用包括例如HNO3、稀释的氟酸(DHF)、NH4OH、四甲基氢氧化铵(TMAH)、KOH或其组合的蚀刻剂来被执行。
如图16中所示，因为第二凹陷区域220R2的上部宽度大于其下部宽度，所以可以减少和/或防止去除牺牲栅极堆叠220的工艺中的工艺失败。如果第二凹陷区域220R2的长径比更大，则可能产生归因于蚀刻剂的不充足供应牺牲栅极堆叠220未被完全去除的问题。然而，根据本发明构思的示例实施方式，因为第二凹陷区域220R2具有扩大的上部宽度，所以第二凹陷区域220R2的长径比可以减小，使得牺牲栅极堆叠220可以完全和/或几乎全部被去除。
参照图17，栅极绝缘层130可以共形地形成在第二凹陷区域220R2的内表面中。导电层可以形成在栅极绝缘层130上以填充第二凹陷区域220R2，然后导电层的上部可以被回蚀刻以形成栅电极120。当导电层的上部被回蚀刻时，栅极绝缘层130的一部分可以被一起去除，使得栅极绝缘层130的上表面可以如图17中所示地与栅电极120的上表面基本上共面。
如先前所述，第二凹陷区域220R2的扩大的上部宽度可以导致第二凹陷区域220R2的长径比的减小，因而可以减少和/或防止栅电极120不充分地填充第二凹陷区域220R2的现象。
此后，在形成绝缘层于栅极间绝缘层192和栅电极120上以填充第二凹陷区域220R2的剩余部分之后，该绝缘层的上部和封盖层240可以被去除直到暴露栅极间绝缘层192的上表面，使得绝缘封盖层150可以形成为在第二凹陷区域220R2的剩余部分内和/或填充第二凹陷区域220R2的剩余部分。
自然氧化物层162可以在绝缘封盖层150与绝缘衬垫160之间的界面上形成。在一些实施方式中，自然氧化物层162可以由绝缘衬垫160的一部分、栅极间隔物结构140的一部分和/或第二牺牲栅极226的一部分形成。例如，自然氧化物层162可以在去除牺牲栅极堆叠220的工艺(参见例如图15)中和/或形成栅电极120的工艺中暴露的绝缘衬垫160和栅极间隔物结构140的表面上形成至预定厚度。
参照图18，掩埋绝缘层250可以在栅极间绝缘层192上形成。在掩埋绝缘层250上形成掩模图案之后，掩埋绝缘层250的一部分和栅极间绝缘层192的一部分可以被蚀刻以形成第二开口250H。在这种情况下，绝缘封盖层150的一部分、绝缘衬垫160的一部分、自然氧化物层162的一部分和线间隙填充绝缘层190的一部分可以被蚀刻。掩埋绝缘层250可以包括TEOS层和/或具有大约2.2到2.4的更低介电常数的超低k(ULK)电介质层。ULK电介质层可以包括SiOC层和/或SiCOH层。
参照图19，在掩埋绝缘层250上形成绝缘层以填充第二开口250H之后，该绝缘层可以被平坦化直到绝缘封盖层150的上表面被暴露以形成填充第二开口250H的封盖图案252。封盖图案252可以充当用于形成自对准接触的蚀刻掩模。
参照图20，栅极间绝缘层192可以使用封盖图案252、绝缘封盖层150和栅极间隔物结构140作为蚀刻掩模来被蚀刻，以形成暴露源极/漏极区域170的接触孔180H。
在一些实施方式中，绝缘封盖层150的上表面可以被消耗预定厚度，使得绝缘封盖层150的高度可以降低。两个相邻接触孔180H之间的绝缘封盖层150可以形成为具有圆化的上表面或平缓倾斜的上表面。
在一些实施方式中，当形成接触孔180H时，栅极间隔物结构140的上表面可以不被接触孔180H暴露。如先前所述，因为第一牺牲栅极222的凹陷工艺中的栅极间隔物结构140的高度被减小并且绝缘衬垫160形成在第一凹陷区域220R1的侧壁上，所以绝缘衬垫160的上部和/或绝缘封盖层150的上部可以在形成接触孔180H的工艺中被去除。在包括具有更低介电常数的绝缘材料的第二间隔物层144(参见例如图3)在上述蚀刻工艺中被暴露的传统工艺中，第二间隔物层144会被损伤或去除。然而，根据本发明构思的示例实施方式，对栅极间隔物结构140的损伤可以被减少和/或防止。
在另外的实施方式中，为了防止形成接触孔180H的工艺中对栅极间隔物结构140的损伤，栅极间隔物结构140也可以在用于形成栅电极120的回蚀刻工艺中被去除。在这种情况下，与图20中所示的情形不同，栅电极120的上表面可以与栅极间隔物结构140的上表面基本上共面。
参照图5和20，接触180可以被形成以填充接触孔180H。在一些实施方式中，接触180可以被形成为多层的结构。接触180可以由例如钨(W)、钴(Co)和/或其硅化物制成。在一些实施方式中，在形成接触180之前，可以选择性地使用例如Ti、Ta、TiN、TaN和/或其组合在接触孔180H的内表面上形成阻挡层。
此后，接触180和封盖图案252可以被平坦化直到暴露栅极间绝缘层192的上表面。在另外的实施方式中，封盖图案252可以保留在栅极间绝缘层192上而不被完全去除。
根据示例实施方式的图4和5中所示的半导体器件100A可以通过前述工艺被制造。
在使用包括多晶硅的单个牺牲栅极的传统工艺中，牺牲栅极的高度能通过后续工艺被减小，因而单个牺牲栅极的初始高度会被形成为足够大。此外，单个牺牲栅极的初始高度会被形成为更大以确保形成自对准接触的后续工艺中的工艺裕度。因此，在单个牺牲栅极去除工艺中，开口的长径比会显著地增大。结果，会产生蚀刻剂或源材料未顺利地通过开口被供应的负载效应。单个牺牲栅极的初始高度越大，精确地调整制造工艺会越难。
然而，根据本发明构思的示例实施方式，通过形成包括第一牺牲栅极222和第二牺牲栅极226的牺牲栅极堆叠220的工艺，与传统工艺的单个牺牲栅极相比，初始牺牲栅极堆叠的初始高度HS1和牺牲栅极堆叠220的高度HS2可以显著地减小。因此，在根据本发明构思的实施方式的牺牲栅极堆叠220的去除工艺中，开口的长径比可以显著地减小，因而可以减少和/或防止负载效应。
根据一实施方式，由于开口的上部宽度通过去除第一牺牲栅极222的上部的凹陷工艺被增大，所以可以提高用于形成牺牲栅极堆叠220的工艺中和/或用于形成栅电极120的工艺中的工艺精度。
在关于图6至20的制造半导体器件100A的方法中，包括第一牺牲栅极222和第二牺牲栅极226的T形状的牺牲栅极堆叠220可以被形成。在一些实施方式中，去除第二牺牲栅极226的上部的凹陷工艺和在第二牺牲栅极226的已去除区域中形成第三牺牲栅极的工艺可以选择性地被进一步执行。因此，牺牲栅极堆叠220可以被形成为包括第一牺牲栅极222、第二牺牲栅极226和第三牺牲栅极的多层结构。
在一些实施方式中，第一硬掩模图案210可以包括具有不同蚀刻选择性的下材料层和上材料层的叠层结构，而非如图6中所示地包括下封盖层212、第一蚀刻停止层214和上封盖层216。例如，下材料层可以包括硅氮化物，上材料层可以包括硅氧化物。平坦化工艺可以被执行直到暴露下材料层的上表面。此后，图9中描述的工艺可以被执行。
在另外的实施方式中，图12和13中描述的形成线切割凹陷区域190R的工艺和形成线间隙填充绝缘层190的工艺可以在图17中描述的形成栅电极120的工艺之后被执行，而不是在形成牺牲栅极堆叠220的工艺之后被执行。
虽然已经参照本发明构思的示例实施方式具体示出和描述了本发明构思，但本领域普通技术人员将理解，可以对其进行形式和细节上的各种各样的改变而不背离由所附权利要求限定的本公开的精神和范围。
本申请要求2017年3月9日在韩国知识产权局提交的韩国专利申请第10-2017-0030277号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
从衬底凸出的鳍式有源区域，所述鳍式有源区域在平行于所述衬底的上表面的第一方向上延伸；
在所述鳍式有源区域的上表面和侧壁上的栅电极，所述栅电极在交叉所述第一方向的第二方向上延伸；
在所述栅电极的侧壁上的栅极间隔物结构，相对于所述衬底的所述上表面所述栅极间隔物结构的上表面与所述栅电极的上表面相比位于更高的高度；
在所述栅电极上的绝缘封盖层，所述绝缘封盖层的第一部分在所述第一方向上具有大于所述栅电极的第二宽度的第一宽度；
在所述绝缘封盖层的侧壁上且在所述栅极间隔物结构的所述上表面上的绝缘衬垫，所述绝缘衬垫在所述第一方向上具有小于所述栅极间隔物结构的第一厚度的第二厚度；
源极/漏极区域，其在所述栅电极侧面；以及
连接到所述源极/漏极区域的自对准接触，所述自对准接触的侧壁与所述栅极间隔物结构和所述绝缘衬垫接触。
2.根据权利要求1所述的半导体器件，还包括在所述绝缘衬垫与所述绝缘封盖层之间的自然氧化物层。
3.根据权利要求2所述的半导体器件，其中所述自然氧化物层从所述绝缘衬垫与所述绝缘封盖层之间延伸到所述栅极间隔物结构与所述绝缘封盖层之间。
4.根据权利要求2所述的半导体器件，其中所述绝缘衬垫的所述第二厚度大于所述自然氧化物层的第三厚度，以及
其中所述绝缘衬垫包括硅氮化物。
5.根据权利要求1所述的半导体器件，其中相对于所述衬底的所述上表面所述绝缘封盖层的所述第一部分与所述栅极间隔物结构的所述上表面相比位于更高的高度，
其中相对于所述衬底的所述上表面所述绝缘封盖层的第二部分与所述栅极间隔物结构的所述上表面相比位于更低的高度，以及
其中在所述第一方向上，所述绝缘封盖层的所述第二部分的第三宽度小于所述绝缘封盖层的所述第一部分的所述第一宽度。
6.根据权利要求1所述的半导体器件，其中所述栅极间隔物结构包括在所述栅电极的所述侧壁上的第一间隔物层、在所述第一间隔物层的外侧壁上的第二间隔物层和在所述第二间隔物层的外侧壁上的第三间隔物层，
其中所述第二间隔物层包括具有比所述第一间隔物层和所述第二间隔物层的介电常数更低的介电常数的绝缘材料，以及
其中所述自对准接触与所述第二间隔物层间隔开。
7.根据权利要求1所述的半导体器件，其中所述绝缘衬垫的下表面接触所述栅极间隔物结构的所述上表面，并且相对于所述衬底的所述上表面与所述栅电极的所述上表面相比位于更高的高度。
8.根据权利要求1所述的半导体器件，其中所述衬底包括与所述鳍式有源区域间隔开的线切割区域，以及
其中所述栅极间隔物结构和所述绝缘衬垫延伸到所述线切割区域。
9.根据权利要求8所述的半导体器件，还包括在所述线切割区域中的所述衬底上的线间隙填充绝缘层，
其中所述栅极间隔物结构和所述绝缘衬垫在所述线间隙填充绝缘层的侧壁上。
10.根据权利要求9所述的半导体器件，其中相对于所述衬底的所述上表面所述线间隙填充绝缘层的所述侧壁上的所述栅极间隔物结构的上表面位于与所述栅电极的所述侧壁上的所述栅极间隔物结构的所述上表面相同的高度。
11.一种半导体器件，包括：
从衬底凸出的鳍式有源区域，所述鳍式有源区域在平行于所述衬底的上表面的第一方向上延伸；
在所述鳍式有源区域的上表面和侧壁上的栅电极，所述栅电极在交叉所述第一方向的第二方向上延伸；
在所述栅电极的彼此相反的侧壁上的栅极间隔物结构；
在所述栅电极上的绝缘封盖层，所述绝缘封盖层在所述第二方向上延伸；
在所述绝缘封盖层的彼此相反的侧壁上且在所述栅极间隔物结构的上表面上的绝缘衬垫，所述绝缘衬垫在所述第二方向上延伸并具有小于所述栅极间隔物结构的第一厚度的第二厚度；
在所述绝缘衬垫与所述绝缘封盖层之间的自然氧化物层；以及
在所述栅电极侧面的自对准接触，所述自对准接触的侧壁与所述栅极间隔物结构和所述绝缘衬垫接触。
12.根据权利要求11所述的半导体器件，其中相对于所述衬底的所述上表面所述栅极间隔物结构的所述上表面与所述栅电极的上表面相比位于更高的高度。
13.根据权利要求11所述的半导体器件，其中所述栅极间隔物结构的所述上表面朝着所述栅电极倾斜。
14.根据权利要求11所述的半导体器件，其中所述绝缘封盖层的上部的第一宽度大于所述绝缘封盖层的下部的第二宽度，以及
其中所述绝缘封盖层具有T形状。
15.根据权利要求11所述的半导体器件，其中所述自对准接触的所述侧壁与所述绝缘封盖层接触。
16.一种半导体器件，包括：
衬底；
从所述衬底凸出的鳍式有源区域，所述鳍式有源区域在第一方向上延伸；
在所述鳍式有源区域上的栅电极，所述栅电极在交叉所述第一方向的第二方向上延伸；
在所述栅电极的侧壁上的栅极间隔物结构；
在所述栅电极上的绝缘封盖层，所述绝缘封盖层包括具有第一宽度的第一上部和在所述第一上部与所述衬底之间的具有小于所述第一宽度的第二宽度的第二下部；以及
在所述栅极间隔物结构的上表面上且在所述绝缘封盖层的侧壁上的绝缘衬垫，所述绝缘衬垫包括比所述栅极间隔物结构的在所述第一方向上的第一厚度更小的在所述第一方向上的第二厚度。
17.根据权利要求16所述的半导体器件，其中所述栅极间隔物结构包括在所述栅电极的所述侧壁上的第一间隔物层、在所述第一间隔物层的外侧壁上的第二间隔物层和在所述第二间隔物层的外侧壁上的第三间隔物层，以及
其中所述第二间隔物层包括具有比所述第一间隔物层和所述第三间隔物层的介电常数更低的介电常数的绝缘材料。
18.根据权利要求17所述的半导体器件，还包括邻近于所述栅电极的源极/漏极区域，以及
邻近于所述栅电极并且联接到所述源极/漏极区域的接触，
其中所述接触的上部接触所述绝缘封盖层，
其中所述接触的下部接触所述栅极间隔物结构的所述第三间隔物层，以及
其中所述接触与所述栅极间隔物结构的所述第二间隔物层间隔开。
19.根据权利要求16所述的半导体器件，其中所述绝缘封盖层的所述第一上部的上表面与所述衬底之间的第一距离大于所述栅极间隔物结构的所述上表面与所述衬底之间的第二距离。
20.根据权利要求16所述的半导体器件，其中所述绝缘衬垫的一部分在所述栅极间隔物结构的所述上表面与所述绝缘封盖层的所述第一上部之间。
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