CN108122981B - 半导体装置的制造方法 - Google Patents

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Abstract

提供一种鳍式场效晶体管装置及其制造方法，此方法包含在基底上方形成鳍，形成隔离区相邻于鳍，在鳍的上方形成虚设栅极结构，将相邻于虚设栅极结构的鳍凹陷，以形成第一凹陷，第一凹陷具有U形底面，U形底面在隔离区的顶面下方，将第一凹陷重新塑形，以形成重新塑形后的第一凹陷，重新塑形后的第一凹陷具有V形底面，V形底面的至少一部分包含一或多个阶梯，在重新塑形后的第一凹陷内外延成长源极/漏极区。

Description

半导体装置的制造方法
技术领域
本发明实施例是关于半导体技术，特别是有关于鳍式场效晶体管装置及其制造方法。
背景技术
半导体装置用于多种电子应用中，举例来说像是个人电脑、移动电话、数码相机及其他电子设备。通常通过在半导体基底上方按顺序地沉积绝缘或介电层、导电层和半导体层的各种材料，并使用微影技术将各种材料层图案化，以形成电路组件及元件在半导体基底上而制造出半导体装置。
半导体产业通过不断地缩减最小部件(feature)的尺寸，而持续改善了各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多的元件可以被整合至指定的面积内。然而，随着最小部件的尺寸缩减，其所衍生出的额外问题需要解决。
发明内容
根据一些实施例，提供半导体装置的制造方法。此方法包含在基底上方形成鳍，形成隔离区相邻于鳍，在鳍的上方形成虚设栅极结构，将相邻于虚设栅极结构的鳍凹陷，以形成第一凹陷，第一凹陷具有U形底面，U形底面在隔离区的顶面下方，将第一凹陷重新塑形，以形成重新塑形后的第一凹陷，重新塑形后的第一凹陷具有V形底面，V形底面的至少一部分包含一或多个阶梯，以及在重新塑形后的第一凹陷内外延成长源极/漏极区。
根据另一些实施例，提供半导体装置的制造方法。此方法包含将基底图案化以形成条状物，条状物包含第一半导体材料，沿着条状物的侧壁形成隔离区，条状物的上部延伸至隔离区的顶面上方，沿着条状物的上部的侧壁和顶面形成虚设栅极结构，在条状物的上部的暴露出的部分上实施异向性蚀刻制程，以形成第一凹陷，条状物的暴露出的部分没有被虚设栅极结构覆盖，在第一凹陷的侧壁和底面上实施等向性蚀刻制程，以形成重新塑形后的第一凹陷，重新塑形后的第一凹陷的底面具有一或多个阶梯，以及在重新塑形后的第一凹陷内外延成长源极/漏极区，源极/漏极区包含与第一半导体材料不同的第二半导体材料。
根据又另一些实施例，提供半导体装置。此装置包含在基底上方的鳍，相邻于鳍的隔离区，沿着鳍的通道区的侧壁和顶面上方的栅极结构，以及在相邻于栅极结构的鳍上方的外延区，外延区具有V形底面，V形底面的至少一部分具有阶梯状图案。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内容。需强调的是，根据工业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据一些实施例，说明鳍式场效晶体管(fin field-effect transistor，FinFET)装置的透视示意图。
图2A～5A是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图6A和6B是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图7A、7B和7C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图8A、8B和8C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图9A、9B和9C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图10A、10B和10C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图11A、11B和11C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图12A、12B、12C和12D是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图13A、13B和13C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图14A、14B和14C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图15A、15B和15C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图16A、16B和16C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图17A、17B和17C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图18A、18B和18C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图19A、19B和19C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。
图20是根据一些实施例，说明制造鳍式场效晶体管装置的方法的流程图。
【符号说明】
30～鳍式场效晶体管；
32、50～基底；
34、54～隔离区；
36、56～鳍；
38～栅极介电质；
40～栅极电极；
42、44～源极/漏极区；
52～半导体条；
53、62、72、78～掩模；
53A、62A～第一掩模层；
53B、62B～第二掩模层；
55～沟槽；
58～虚设介电层；
60～虚设栅极层；
70、76～虚设栅极；
75、79～轻掺杂源极/漏极区；
80～栅极间隔层；
80A～第一栅极间隔层；
80B～第二栅极间隔层；
80C～第三栅极间隔层；
82、84～外延的源极/漏极区；
87～蚀刻停止层；
88、102～层间介电质；
90、124、126～凹陷；
92、96～栅极介电层；
94、98～栅极电极；
100A～第一区；
100B～第二区；
104、106、108、110～接触；
120～三层掩模；
120A～底层；
120B～中间层；
120C～顶层；
122、130～间隔物；
128～部分；
2000～方法；
2001、2003、2005、2007、2009、2011、2013～步骤；
D1、D2、D3、D4～深度；
H1～高度；
W1、Wa、Wb、Wc、Wd、We、Wf～宽度。
具体实施方式
以下揭露提供很多不同的实施例或范例，用于实施本发明实施例的不同部件(feature)。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本发明实施例在不同的范例中可重复参考数字及/ 或字母，此重复是为了简化和清楚，并非用于指定在讨论的不同实施例及/ 或组态之间的关系。
再者，空间上相关的措辞，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于描述中，以简化一元件或部件与其他元件或部件之间如图所示的关系的陈述。此空间上相关的措辞意欲包含除附图描绘的方向外，使用或操作中的装置的不同方向。装置可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述可同样依此解读。
实施例描述关于特定背景，亦即，鳍式场效晶体管装置及其制造方法。以下讨论的各种实施例能够形成鳍式场效晶体管装置的源极/漏极区，使得在源极/漏极区内的失配差排(misfit dislocation)的数量减少，从而避免经由失配差排的形成造成源极/漏极区的松弛。在此描述的各种实施例讨论使用栅极后制(gate-last)制程形成鳍式场效晶体管。在其他实施例中，可以使用栅极先制 (gate-first)制程。此外，一些实施例的概念可用在平面装置中，例如平面的场效晶体管。
图1是绘示鳍式场效晶体管(FinFET)30的三维示意图的一个示范例。鳍式场效晶体管30包含在基底32上的鳍36。基底32包含隔离区34，且鳍36 从相邻的隔离区34之间突出并突出于隔离区34上方。栅极介电质38沿着鳍 36的侧壁且在鳍36的顶面上方，栅极电极40在栅极介电质38上方。源极/ 漏极区42和44相对于栅极介电质38和栅极电极40设置在鳍36的相对两侧内。图1更绘示在后续的附图中使用的参考剖面。剖面A-A跨过鳍式场效晶体管30的通道、栅极介电质38和栅极电极40。剖面C-C是在平行于剖面 A-A且跨过通道以外的鳍36的平面上。剖面B-B垂直于剖面A-A且沿着鳍 36的纵轴，并且举例来说，在源极/漏极区42和44之间的电流的方向上。为了清楚地说明，后续的附图是参照这些参考剖面。
图2A至18A～C是根据一些实施例，说明鳍式场效晶体管装置的制造中各个中间阶段的剖面示意图。在图2A至18A～C中，结尾以“A”标示的图说明沿着图1中的参考剖面A-A，只除了多个鳍式场效晶体管和每个鳍式场效晶体管的多个鳍之外；结尾以“B”标示的图说明沿着图1中的参考剖面B-B；且结尾以“C”标示的图说明沿着图1中的剖面C-C。
图2A说明基底50。基底50可以是半导体基底，例如整体的(bulk)半导体基底、绝缘体上的半导体(semiconductor-on-insulator，SOI)基底或类似的材料基底，可以将半导体基底掺杂(例如，使用p型或n型掺杂物)或不掺杂。基底50可以是晶片，例如硅晶片。一般来说，绝缘体上的半导体基底包含在绝缘层上形成的一层半导体材料。绝缘层可以是，举例来说，埋藏氧化(buried oxide，BOX)层、氧化硅层或类似的绝缘层。在通常是硅或玻璃基底的基底上提供绝缘层，也可以使用其他基底，例如多层的(multi-layered)或梯度变化的(gradient)基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或 GaInAsP；或前述的组合。
基底50可进一步包含集成电路装置(未绘示)。本发明所属技术领域中具有通常知识者将可理解，可以在基底50内及/或上形成各式各样的集成电路装置，例如晶体管、二极管、电容器、电阻器、类似的装置或前述的组合，以产生用于所形成的鳍式场效晶体管的设计上的结构和功能需求，可以使用任何合适的方法形成集成电路装置。
在一些实施例中，基底50可以包含第一区100A和第二区100B。第一区 100A可用于形成n型装置，例如N型金属氧化物半导体(NMOS)晶体管，例如n型鳍式场效晶体管。第二区100B可用于形成p型装置，例如P型金属氧化物半导体(PMOS)晶体管，例如p型鳍式场效晶体管。因此，第一区100A 又可称为NMOS区100A，且第二区100B又可称为PMOS区100B。
图2A更说明在基底50上方形成掩模53。在一些实施例中，可以在后续的蚀刻步骤中使用掩模53以将基底50图案化(见图3A)。如图2A所示，掩模53可以包含第一掩模层53A和第二掩模层53B。第一掩模层53A可以是硬掩模层，其可以包含氮化硅、氮氧化硅、碳化硅、氮碳化硅、前述的组合或类似的材料，并且可以使用任何合适的制程形成，例如原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、前述的组合或类似的制程。可以在后续的蚀刻步骤(见图3A)使用第一掩模层53A，以避免或将第一掩模层53A 底下的基底50蚀刻减至最低程度。第二掩模层53B可以包含光阻，并且在一些实施例中，第二掩模层53B可用于将第一掩模层53A图案化，以在上述的后续蚀刻步骤中使用。可以使用旋涂(spin-on)技术形成第二掩模层53B，以及使用合适的微影(photolithography)技术将第二掩模层53B图案化。在一些实施例中，掩模53可以包含三层或更多掩模层。
图3A说明在基底50内形成半导体条52。首先，可以将第一掩模层53A 和第二掩模层53B图案化，第一掩模层53A和第二掩模层53B中的开口所暴露出来的基底50的区域将会形成沟槽55。接着，可以实施蚀刻制程，蚀刻制程经由掩模53中的开口在基底50内产生沟槽55。在图案化的掩模53底下的基底50的剩余部分形成多个半导体条52。此蚀刻可以是任何合适的蚀刻制程，例如反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutralbeam etch，NBE)、类似的制程或前述的组合。此蚀刻制程可以是异向性的。在一些实施例中，半导体条52可以具有介于约50nm和约60nm之间的高度H1，以及介于约6nm和约8nm之间的宽度W1。
图4A说明在相邻的半导体条52之间的沟槽55(见图3A)内形成绝缘材料，以形成隔离区54。绝缘材料可以是例如氧化硅的氧化物、例如氮化硅的氮化物、类似的材料或前述的组合，并且可以经由高密度等离子体化学气相沉积(high density plasma chemicalvapor deposition，HDP-CVD)、可流动的化学气相沉积(flowable CVD，FCVD)(例如，在远距等离子体系统(remote plasma system)中以化学气相沉积为基础的材料沉积，并在沉积之后固化(curing)以使沉积材料转换成另一种材料，例如氧化物)、类似的沉积制程或前述的组合。也可以使用经由任何合适的制程所形成的其他绝缘材料。
此外，在一些实施例中，隔离区54可以包含在以隔离区54的绝缘材料填充沟槽55之前，在沟槽55(见图3A)的侧壁和底面上形成的顺形衬层 (conformal liner)(未绘示)。在一些实施例中，衬层可以包含半导体(例如硅)的氮化物、半导体(例如硅)的氧化物、半导体(例如硅)的热氧化物(thermal semiconductor oxide)、半导体(例如硅)的氮氧化物、高分子介电质、前述的组合或类似的材料。衬层的形成可以包含任何合适的方法，例如原子层沉积 (ALD)、化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDP-CVD)、物理气相沉积(PVD)、前述的组合或类似的制程。在此类实施例中，在隔离区 54的后续退火期间，衬层可以避免(或至少降低)来自半导体条52的半导体材料(例如硅及/或锗)扩散进入周围的隔离区54。举例来说，在沉积隔离区54 的绝缘材料之后，可以在隔离区54的绝缘材料上实施退火制程。
再参照图4A，平坦化制程，例如化学机械研磨(chemical mechanical polishing，CMP)，可以将隔离区54的任何过量绝缘材料移除，使得隔离区 54的顶面和半导体条52的顶面共平面。在一些实施例中，化学机械研磨也可以移除掩模53。在另一些实施例中，可以使用与化学机械研磨分开的湿式清洁制程移除掩模53。
图5A说明将隔离区54凹陷以形成浅沟槽隔离(Shallow Trench Isolation， STI)区。将隔离区54凹陷，使得在第一区100A和在第二区100B内的鳍56 从相邻的隔离区54之间突出。此外，隔离区54的顶面可以具有如图所示的平坦表面、外凸表面、内凹表面(例如碟状)或前述的组合。可以经由适当的蚀刻将隔离区54的顶面形成平的、凸的及/或凹的。可以使用合适的蚀刻制程将隔离区54凹陷，例如对隔离区54的材料具有选择性的制程。举例来说，可以使用利用
Figure GDA0003856162170000081
蚀刻的化学氧化物移除(chemical oxide removal)、应用材料公司(Applied Materials)的SICONI工具、或稀释的氢氟酸(dilute hydrofluoricacid，dHF)。
在本发明所属技术领域具有通常知识者将轻易地理解，参照图2A至5A 所描述的制程仅是如何形成鳍56的其中一个示范例。在其他的实施例中，可以在基底50的顶面上方形成介电层；可以将蚀刻出沟槽穿过介电层；可以在沟槽内外延成长同质外延(homoepitaxial)结构；以及可以将介电层凹陷，使得同质外延结构从介电层突出以形成鳍。在其他的实施例中，可将异质外延 (heteroepitaxial)结构用于鳍。举例来说，可以将图4A中的半导体条52凹陷，并且可以在凹陷的位置内外延成长与半导体条52不同的材料。在其他的实施例中，可以在基底50的顶面上方形成介电层；可以蚀刻出沟槽穿过介电层；可以使用与基底50不同的材料，在沟槽内外延成长异质外延结构；以及可以将介电层凹陷，使得异质外延结构从介电层突出以形成鳍56。在一些实施例中，外延成长同质外延或异质外延结构，在成长期间可以对成长的材料进行原位(in situ)掺杂。在其他的实施例中，在外延成长同质外延或异质外延结构之后，可以使用例如离子注入对同质外延或异质外延结构进行掺杂。另外，在NMOS区100A(又可称为第一区)内外延成长与PMOS区100B(又可称为第二区)内的材料不同的材料可能是有优势的。在各种实施例中，鳍56可以包含硅锗(SixGe1-x，其中x可以介于约0和100之间)、碳化硅、纯或大抵上纯的锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似的材料。举例来说，用于形成第III-V族化合物半导体的可用材料包含，但不限于，InAs、 AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和类似的材料。
在图6A和6B中，在鳍56上形成虚设介电层58。虚设介电层58可以是，举例来说，氧化硅、氮化硅、前述的组合或类似的材料，并且可以根据合适的技术沉积(例如使用化学气相沉积、物理气相沉积、前述的组合或类似的技术)或热成长(例如使用热氧化或类似的技术)。在虚设介电层58上方形成虚设栅极层60，以及在虚设栅极层60上方形成掩模62。在一些实施例中，可以在虚设介电层58上方沉积虚设栅极层60，以及接着使用例如化学机械研磨制程将虚设栅极层60平坦化。可以在虚设栅极层60上方沉积掩模62。虚设栅极层60可以由例如多晶硅制成，但也可以使用相对于隔离区54的材料具有高蚀刻选择性的其他材料。掩模62可以包含例如氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合的一或多层。在一实施例中，掩模 62包含以氮化硅形成的第一掩模层62A和以氧化硅形成的第二掩模层62B。在一些实施例中，第一掩模层62A可以具有介于约9nm和约13nm之间的厚度，以及第二掩模层62B可以具有介于约110nm和约130nm之间的厚度。
再参照图6A和6B，在绘示的实施例中，跨过第一区100A和第二区100B 形成单一的虚设介电层58、单一的虚设栅极层60和单一的掩模62。在其他的实施例中，可以在第一区100A和第二区100B内形成分开的虚设介电层、分开的虚设栅极层和分开的掩模。在一些实施例中，虚设介电层58可以具有介于约11nm和约15nm之间的厚度，以及虚设栅极层60可以具有介于约155 nm和约165nm之间的厚度。在一些实施例中，可以省略虚设介电层58。
在图7A、7B和7C中，可以使用合适的微影和蚀刻技术将掩模62(见图 6A和6B)图案化，以在第一区100A内形成掩模72，并在第二区100B内形成掩模78。然后可以经由合适的蚀刻制程将掩模72和78的图案转移到虚设栅极层60，以在第一区100A内形成虚设栅极70，并在第二区100B内形成虚设栅极76。可选择地，可以将掩模72和78的图案类似地转移到虚设介电层58。虚设栅极70和76的图案覆盖鳍56的各自的通道区，且将鳍56的源极/漏极区暴露出来。虚设栅极70和76也可以具有纵长的方向，其大抵上垂直于各自的鳍56的纵长方向。虚设栅极70和76的尺寸以及在虚设栅极70 和76之间的间距(pitch)，可以取决于晶粒内形成虚设栅极的区域。在一些实施例中，相较于虚设栅极70和76位于晶粒的逻辑区(例如，设置逻辑电路的地方)，当虚设栅极70和76位于晶粒的输入/输出区(例如，设置输入/输出电路的地方)时，虚设栅极70和76可以具有较大的尺寸和较大的间距。在一些实施例中，虚设栅极70可以具有介于约15nm和约27nm之间的宽度，以及虚设栅极76可以具有介于约15nm和约27nm之间的宽度。
再参照图7A、7B和7C，可以在鳍56、半导体条52及/或基底50内形成适当的井(未绘示)。举例来说，可以在第一区100A内形成P型井，以及可以在第二区100B内形成N型井。可以使用光阻或其他的掩模(未绘示)，以达到对不同的区100A(又可称为第一区)和100B(又可称为第二区)的不同注入步骤。举例来说，可以在第一区100A和第二区100B内的鳍56和隔离区54上方形成光阻。将光阻图案化以暴露出基底50的第二区100B，例如PMOS区，同时保护第一区100A，例如NMOS区。可以经由使用旋涂技术形成光阻，以及可以使用合适的微影技术将光阻图案化。一旦光阻图案化后，在第二区 100B内注入n型杂质，且光阻可作为掩模以大抵上避免n型杂质注入第一区 100A内。n型杂质可以是磷、砷或类似的材料，且可以在第二区100B内注入等于或小于1018cm-3的浓度，例如在从约1017cm-3至约1018cm-3的范围内。在注入制程之后，可以使用例如合适的灰化(ashing)制程将光阻移除，接着进行湿式清洁制程。
在第二区100B的注入之后，可以在第一区100A和第二区100B内的鳍 56和隔离区54上方形成第二光阻(未绘示)。将第二光阻图案化，以暴露出基底50的第一区100A，同时保护第二区100B。可以经由使用旋涂技术形成第二光阻，以及使用合适的微影技术将第二光阻图案化。一旦第二光阻图案化后，在第一区100A内注入p型杂质，且第二光阻可作为掩模，以大抵上避免 p型杂质注入第二区100B内。p型杂质可以是硼、BF2或类似的材料，且可以在第一区100A内注入等于或小于1018cm-3的浓度，例如在从约1017cm-3至约1018cm-3的范围内。在注入制程之后，可以使用举例来说合适的灰化制程将第二光阻移除，接着进行湿式清洁制程。
在第一区100A和第二区100B内注入适当的杂质之后，可以实施退火以活化注入的p型和n型杂质。注入制程可以在第一区100A内形成P型井，以及可以在第二区100B内形成N型井。在一些实施例中，鳍为外延成长，在成长制程期间，鳍56的成长材料可以实施原位掺杂。
在图8A、8B和8C中，在虚设栅极70和76(见图8A和8B)的暴露出的表面及/或在鳍56(见图8C)上方的虚设介电层58上形成栅极间隔层80。可以使用任何合适的方法形成栅极间隔层80。在一些实施例中，可以使用沉积(例如化学气相沉积、原子层沉积或类似的制程)形成栅极间隔层80。在一些实施例中，栅极间隔层80可以包含例如氮化硅(SiN)、氮氧化硅、氮碳化硅、氮碳氧化硅(SiOCN)、前述的组合或类似的材料的一或多层。在一些实施例中，栅极间隔层80可以包含第一栅极间隔层80A、在第一栅极间隔层80A上方的第二栅极间隔层80B、和在第二栅极间隔层80B上方的第三栅极间隔层80C。在一些实施例中，第一栅极间隔层80A包含氮碳氧化硅(SiOCN)，第二栅极间隔层80B包含氮碳氧化硅(SiOCN)，以及第三栅极间隔层80C包含氮化硅 (SiN)。在一些实施例中，第一栅极间隔层80A具有介于约3nm和约5nm之间的厚度，第二栅极间隔层80B具有介于约3nm和约5nm之间的厚度，以及第三栅极间隔层80C具有介于约4nm和约6nm之间的厚度。
再参照图8A、8B和8C，在形成第一栅极间隔层80A之后，可以分别在第一区100A和第二区100B内的基底50内形成轻掺杂源极/漏极(lightly doped source/drain，LDD)区75和79。与上述参照图7A、7B和7C的注入制程相似，可以在例如NMOS区的第一区100A上方形成掩模(未绘示)，例如光阻，同时暴露出例如PMOS区的第二区100B，以及可以在第二区100B内暴露出的鳍56内注入p型杂质，以形成轻掺杂源极/漏极区79。在轻掺杂源极/漏极区 79的注入期间，虚设栅极76可作为掩模以避免(或至少减少)掺杂物注入暴露出的鳍56的通道区内。因此，大抵上可以在暴露出的鳍56的源极/漏极区内形成轻掺杂源极/漏极区79。然后可以移除掩模。接着，可以在第二区100B 上方形成第二掩模(未绘示)，例如光阻，同时暴露出第一区100A，以及可以在第一区100A内暴露出的鳍56内注入n型杂质，以产生轻掺杂源极/漏极区 75。在轻掺杂源极/漏极区75的注入期间，虚设栅极70可作为掩模，以避免 (或至少减少)掺杂物注入暴露出的鳍56的通道区内。因此，大抵上可以在暴露出的鳍56的源极/漏极区内形成轻掺杂源极/漏极区75。然后可以移除第二掩模。n型杂质可以是先前讨论的任何n型杂质，以及p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区75和79可以各自具有从约1015cm-3至约1016cm-3的杂质浓度。可以实施退火制程以活化注入的杂质。
再参照图8A、8B和8C，在形成轻掺杂源极/漏极区75和79之后，可以使用合适的掺杂制程对第一栅极间隔层80A掺杂碳。在说明的实施例中，在轻掺杂源极/漏极区75和79形成之后，实施第一栅极间隔层80A的碳掺杂。在其他的实施例中，可以在形成第一栅极间隔层80A之后，但是在形成轻掺杂源极/漏极区75和79之前，实施第一栅极间隔层80A的碳掺杂。接着，在第一栅极间隔层80A上方形成第二栅极间隔层80B，以及在第二栅极间隔层 80B上方形成第三栅极间隔层80C。在一些实施例中，也可以使用合适的掺杂制程对第二栅极间隔层80B进行碳掺杂。在其他的实施例中，也可以使用合适的掺杂制程对第二栅极间隔层80B和第三栅极间隔层80C进行碳掺杂。
再参照图9A、9B、9C、10A、10B和10C，实施图案化制程，以移除在第一区100A内的栅极间隔层80的过量部分。可以使用任何合适的图案化制程。首先参照图9A、9B和9C，在一些实施例中，在第一区100A和第二区 100B上方形成三层掩模120。三层掩模120包含底层120A、在底层120A上方的中间层120B、以及在中间层120B上方的顶层120C。在一些实施例中，底层120A可以包含有机材料，例如旋涂碳(spin-on carbon，SOC)材料或类似的材料，并且可以使用旋转涂布、化学气相沉积、原子层沉积或类似的制程形成。中间层120B可以包含无机材料，其可以是氮化物(例如SiN、TiN、TaN 或类似的材料)、氮氧化物(例如SiON)、氧化物(例如氧化硅)或类似的材料，并且可以使用化学气相沉积、原子层沉积或类似的制程形成。顶层120C可以包含有机材料，例如光阻材料，并且可以使用旋转涂布或类似的制程形成。在一些实施例中，将三层掩模120的顶层120C图案化以暴露出第一区100A。可以使用合适的微影技术将顶层120C图案化。
再参照图10A、10B和10C，可以使用图案化的三层掩模120作为掩模实施蚀刻制程。蚀刻制程可以是异向性的。在实施蚀刻制程之后，可以移除在轻掺杂源极/漏极区75上方和在隔离区54上方的第一栅极间隔层80A、第二栅极间隔层80B和第三栅极间隔层80C的横向部分，以为了虚设栅极70 暴露出鳍56和掩模72的顶面。第一栅极间隔层80A、第二栅极间隔层80B 和第三栅极间隔层80C的沿着虚设栅极70和鳍56的侧壁的部分可以留下并形成间隔物122。在其他的实施例中，也可以从鳍56的侧壁移除栅极间隔层 80。在图案化栅极间隔层80之后，可以使用任何合适的移除制程移除三层掩模120。
图11A至15C说明在第一区100A和第二区100B内形成外延的源极/漏极区82和84。在一些实施例中，在第二区100B内形成外延的源极/漏极区 84(见图15B和15C)之前，可以在第一区100A内形成外延的源极/漏极区82(见图15B和15C)。在其他的实施例中，在第一区100A内形成外延的源极/漏极区82之前，可以在第二区100B内形成外延的源极/漏极区84。
图11A至14C说明在第一区100A内形成外延的源极/漏极区82。在例如 NMOS区的第一区100A内形成外延的源极/漏极区82期间，可以遮蔽例如 PMOS区的第二区100B(未绘示)。首先参照图11A、11B和11C，在鳍56上实施第一图案化制程以形成在鳍56的源极/漏极区内的凹陷124。如图11B的剖面所示，可以使用在相邻的虚设栅极70之间(在鳍56的内部区域中)，或者是在隔离区54和邻近的虚设栅极70之间(在鳍56的发送(send)区域中)形成凹陷124的方式实施第一图案化制程。在一些实施例中，第一图案化制程可以包含合适的异向性干式蚀刻制程，同时使用虚设栅极70、间隔物122及/或隔离区54作为组合的掩模。合适的异向性干式蚀刻制程可以包含反应性离子蚀刻(RIE)、中子束蚀刻(NBE)、类似的制程或前述的组合。在一些实施例中，在第一图案化制程中使用反应性离子蚀刻，可以选择制程参数，像是，例如，制程气体混合物、偏压和射频(RF)功率，使得实施蚀刻主要是使用物理性蚀刻，例如离子轰击(ion bombardment)，而不是化学性蚀刻，例如经由化学反应的自由基蚀刻。在一些实施例中，可以增加偏压以增加用在离子轰击制程中离子的能量，且因此增加物理性蚀刻的速率。由于物理性蚀刻本质上是异向性的，且化学性蚀刻本质上是等向性的，此种蚀刻制程在垂直方向的蚀刻速率大于在横向方向的蚀刻速率。在一些实施例中，实施异向性蚀刻制程可以使用制程气体混合物，其包含CH3F、CH4、HBr、O2、Ar、前述的组合或类似的气体。在一些实施例中，第一图案化制程形成具有U形底面的凹陷124。凹陷124也可以被称为U形凹陷124。在一些实施例中，U形凹陷124具有从鳍56的顶面量测的深度D1，其介于约53nm和约59nm之间。在一些实施例中，用于形成U形凹陷124的蚀刻制程也可以蚀刻隔离区，这在图11C 中以虚线绘示。
参照图12A、12B和12C，在鳍56上实施第二图案化制程以重新塑形U 形凹陷124，并形成具有V形底面的凹陷126。凹陷126也可以称为V形凹陷126。在一些实施例中，第二图案化制程可以包含合适的等向性干式蚀刻制程，同时使用虚设栅极70、间隔物122及/或隔离区54作为组合的掩模。合适的等向性干式蚀刻制程可以包含干式蚀刻制程，使得实施蚀刻主要是使用化学性蚀刻，例如经由化学反应的自由基蚀刻，而不是物理性蚀刻，例如离子轰击。在一些实施例中，可以选择制程参数，像是，例如，制程气体混合物，使得实施蚀刻主要是使用化学性蚀刻而不是物理性蚀刻。在一些实施例中，可以减少偏压以降低在离子轰击制程中使用的离子能量，且因此降低物理性蚀刻的速率。由于物理性蚀刻本质上是异向性的，且化学性蚀刻本质上是等向性的，此种蚀刻制程在垂直方向的蚀刻速率大抵上与在横向方向的蚀刻速率相同。在一些实施例中，用于等向性蚀刻制程的自由基可以是电中性的。在一些实施例中，实施等向性蚀刻制程可以使用制程气体混合物，其包含HBr、CH3F、Cl2、NF3、H2、前述的组合或类似的材料。除了将U形凹陷124重新塑形成V形凹陷126之外，第二图案化制程的等向性蚀刻制程可以将半导体条52沿着U形凹陷124的侧壁和底部的部分移除，这些部份受到第一图案化制程的异向性蚀刻制程(离子轰击)的损伤。再者，V形凹陷126 的底部可以具有阶梯状图案。在一些实施例中，用于形成V形凹陷126的蚀刻制程也可以蚀刻隔离区54，这在图12C中以虚线绘示。
图12D说明在图12B中绘示的结构的一部分128(包含V形凹陷126)的放大示意图。在图示的实施例中，V形凹陷126具有阶梯状图案的底部，其具有三个阶梯。在其他的实施例中，阶梯状图案可以具有少于或多于三个阶梯。在一些实施例中，在阶梯状图案中阶梯的数量取决于第二图案化制程的制程参数，像是，例如，在制程气体混合物中的各种蚀刻气体的数量的比例，以及第二图案化制程的持续时间。在一些实施例中，可以调整第二图案化制程的蚀刻参数，以改变在阶梯状图案中阶梯的数量。V形凹陷126具有从鳍 56的顶面量测的深度D2，使得深度D2大于U形凹陷124(见图11B)的深度 D1。在一些实施例中，深度D2可以介于约53nm和约59nm之间。V形凹陷 126具有从鳍56的顶面在零深度处的宽度Wa、从鳍56的顶面在深度D4处的宽度Wb、以及从鳍56的顶面在深度D3处的宽度Wc。在图示的实施例中，深度D4是约0.5倍的深度D2，以及深度D3是约0.9倍的深度D2。在一些实施例中，宽度的比例Wa：Wb：Wc是约1：约0.98至约1.01：约0.97至约 0.99。因此，V形凹陷126可以具有达到深度D3的大抵上垂直的侧壁。在一些实施例中，V形凹陷126可以具有大于约5的深宽比(aspectratio)。在图示的实施例中，V形凹陷126的底部在深度D3和深度D2之间具有三个阶梯的阶梯状图案。在图示的实施例中，V形凹陷126在阶梯状图案的第一阶处具有宽度Wd、在阶梯状图案的第二阶处具有宽度We、以及在阶梯状图案的第三阶处具有宽度Wf，第一阶最靠近鳍56的顶面，第三阶最远离鳍56的顶面，且第二阶在第一阶和第三阶之间。在一些实施例中，宽度的比例Wd：We： Wf是约1.5至约1.8：约1.3至约1.5：约1。
再参照图12A、12B、12C和12D，经由将半导体条52沿着U形凹陷124 的底部和侧壁的受损部分移除，以及经由将U形凹陷124重新塑形成V形凹陷126，减少或消除后续形成的源极/漏极区内的失配差排的数量。因此，可以避免经由失配差排的形成造成源极/漏极区的松弛。非松弛的源极/漏极区允许对所形成的鳍式场效晶体管的通道区施加更大的应力，其增进所形成的鳍式场效晶体管装置的效能特性。再者，经由减少在源极/漏极区内的失配差排的数量，可以将晶片内已知不良装置的数量降低至低于约30％，其提升已知良好装置的产率。
图13A、13B和13C说明在第一区100A内形成外延的源极/漏极区82。在一些实施例中，外延的源极/漏极区82在V形凹陷126(见图12B、12C和 12D)内外延成长，其系使用金属有机化学气相沉积(metal-organic CVD，MOCVD)、分子束外延(molecular beam epitaxy，MBE)、液相外延(liquid phase epitaxy，LPE)、气相外延(vapor phase epitaxy，VPE)、选择性外延成长(selective epitaxial growth，SEG)、前述的组合或类似的制程。外延的源极/漏极区82可以包含任何合适的材料，像是适合于n型鳍式场效晶体管的任何材料。举例来说，若鳍56是硅，外延的源极/漏极区82可以包含硅、SiC、SiCP、SiP或类似的材料。外延的源极/漏极区82可以具有从鳍56的各自的表面升起的表面，并且可以具有晶面(facet)。在鳍56内形成外延的源极/漏极区82，使得每个虚设栅极70设置在各自的相邻的一对外延的源极/漏极区82之间。在一些实施例中，外延的源极/漏极区82可以延伸超过鳍56并进入半导体条52。
在第一区100A内的外延的源极/漏极区82的材料可以注入掺杂物，类似于先前讨论用于形成轻掺杂源极/漏极区(LDD)75的制程，随后进行退火(见图 8A、8B和8C)。外延的源极/漏极区82可以具有在从约1019cm-3至约1021cm-3的范围内的杂质浓度。在例如NMOS区的第一区100A内的源极/漏极区的n 型杂质可以是先前讨论的任何n型杂质。在其他的实施例中，可以在成长期间对外延的源极/漏极区82的材料进行原位掺杂。在图示的实施例中，外延的源极/漏极区82中的每一个与其他的外延的源极/漏极区82物理性分开。在其他的实施例中，可以将两个或更多个相邻的外延的源极/漏极区82合并。在图19A、19B和19C中绘示此类实施例，使得两个相邻的外延的源极/漏极区82合并形成共用的源极/漏极区。在一些实施例中，可以将两个以上相邻的外延的源极/漏极区82合并。
参照图14A、14B和14C，在第一区100A内形成外延的源极/漏极区82 之后，在第二区100B内形成外延的源极/漏极区84。在一些实施例中，使用类似于前述参照图9A至14C形成外延的源极/漏极区82的方法，在第二区 100B内形成外延的源极/漏极区84，且为了简洁起见，不重复详细的描述。在一些实施例中，在例如PMOS的第二区100B内形成外延的源极/漏极区84 期间，可以遮蔽例如NMOS区的第一区100A(未绘示)。在一些实施例中，将在第二区100B内的栅极间隔层80图案化，以沿着虚设栅极76和鳍56的侧壁形成间隔物130。可以使用类似于前述将第一区100A内的栅极间隔层80 图案化的方法，如参照图9A～10C，将第二区100B内的栅极间隔层80图案化，且为了简洁起见，在此不重复描述。随后，蚀刻在第二区100B内的鳍56的源极/漏极区，以形成类似于V形凹陷126(见图12B、12C和12D)的凹陷(如图14B和14C中以外延的源极/漏极区84填充所示)。可以使用类似前述在第一区100A内形成V形凹陷126的方法，如上所述参照图11A～12D，在第二区100B中形成凹陷，且为了简洁起见，在此不重复描述。
接着，源极/漏极区在凹陷内外延成长第二区100B内的外延的源极/漏极区84，可以使用金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延成长(SEG)、前述的组合或类似的制程。外延的源极/漏极区84可以包含任何合适的材料，例如适合于p型鳍式场效晶体管的任何材料。举例来说，如果鳍56是硅，外延的源极/漏极区84 可以包含SiGe、SiGeB、Ge、GeSn或类似的材料。外延的源极/漏极区84可以具有从鳍56的各自表面升起的表面，并且可以具有晶面。在第二区100B 内，在鳍56内形成外延的源极/漏极区84，使得每个虚设栅极76设置在各自的相邻的一对外延的源极/漏极区84之间。在一些实施例中，外延的源极/漏极区84可以延伸超过鳍56并且进入半导体条52。
在第二区100B内的外延的源极/漏极区84的材料可以注入掺杂物，类似于前述用于形成轻掺杂源极/漏极区79的制程，接着进行退火(见图8A、8B 和8C)。外延的源极/漏极区84可以具有在从约1019cm-3至约1021cm-3的范围内的杂质浓度。在例如PMOS区的第二区100B内的外延的源极/漏极区84 的p型杂质可以是前述的任何p型杂质。在其他的实施例中，可以在成长期间对外延的源极/漏极区84进行原位掺杂。在图示的实施例中，外延的源极/ 漏极区84中的每一个与其他的外延的源极/漏极区84物理性分开。在其他的实施例中，可以将两个或更多个相邻的源极/漏极区84合并。在图19A、19B 和19C中描述此类实施例，使得两个相邻的外延的源极/漏极区84合并，以形成共用的源极/漏极区。在一些实施例中，可以将两个以上相邻的外延的源极/漏极区84合并。
再参照图14A、14B和14C，在虚设栅极70和76上方和外延的源极/漏极区82和84上方沉积蚀刻停止层87和层间介电质(interlayer dielectric， ILD)88。在一实施例中，层间介电质88是经由可流动的化学气相沉积(flowable CVD)形成的可流动的膜。在一些实施例中，层间介电质88由介电材料形成，例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-DopedPhospho-Silicate Glass， BPSG)、未掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)或类似的材料，并且可以经由任何合适的方法沉积，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、前述的组合或类似的方法。在一些实施例中，在将层间介电质88图案化以形成开口用于后续形成接触时，使用蚀刻停止层87 作为停止层。因此，可以选择蚀刻停止层87的材料，使得蚀刻停止层87的材料具有低于层间介电质88的材料的蚀刻速率。
参照图15A、15B和15C，可以实施平坦化制程，例如化学机械研磨，以使层间介电质88的顶面和虚设栅极70和76的顶面齐平。在平坦化制程之后，虚设栅极70和76的顶面穿过层间介电质88暴露出来。在一些实施例中，化学机械研磨也可以移除在虚设栅极70和76上的掩模72和78，或部分掩模 72和78。
参照图16A、16B和16C，在蚀刻步骤中移除掩模72和78及虚设栅极 70和76的剩余部分，使得凹陷90形成。每一个凹陷90暴露出各自的鳍56 的通道区。每个通道区设置在第一区100A内的一对相邻的外延的源极/漏极区82之间，或设置在第二区100B内的一对相邻的外延的源极/漏极区84之间。在移除期间，当蚀刻虚设栅极70和76时，可以使用虚设介电层58作为蚀刻停止层。在虚设栅极70和76的移除之后，可以接着将虚设介电层58移除。
参照图17A、17B和17C，栅极介电层92和96，以及栅极电极94和98 分别在第一区100A内和第二区100B内形成用于取代栅极。在凹陷90内顺形地沉积栅极介电层92和96，例如在鳍56的顶面和侧壁上、分别在间隔物 (又可称为栅极间隔物)122和130的侧壁上、以及在层间介电质88的顶面上。在一些实施例中，栅极介电层92和96包含氧化硅、氮化硅或前述的多层结构。在其他的实施例中，栅极介电层92和96包含高介电常数的介电材料，并且在这些实施例中，栅极介电层92和96可以具有大于约7.0的介电常数值，以及可以包含金属氧化物；或铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的硅化物及前述的组合。栅极介电层92和96的形成方法可以包含分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积 (ALD)、等离子体增强化学气相沉积(PECVD)、前述的组合或类似的方法。
接着，分别在栅极介电层92和96上方沉积栅极电极94和98，并且填充凹陷90的剩余部分。栅极电极94和98可以由含金属的材料制成，例如 TiN、TaN、TaC、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、前述的组合或前述的多层结构。在填充栅极电极94和98之后，可以实施平坦化制程，例如化学机械研磨，以移除栅极介电层92和96及栅极电极94和98的过量部分，过量部分在层间介电质88的顶面上方。栅极电极94和98及栅极介电层92和96的材料所产生的剩余部分因此形成所产生的鳍式场效晶体管的取代栅极。
在一些实施例中，栅极介电层92和96的形成可以同时发生，使得栅极介电层92和96以相同的材料制成，以及栅极电极94和98的形成可以同时发生，使得栅极电极94和98以相同的材料制成。然而，在其他的实施例中，可以经由不同的制程形成栅极介电层92和96，使得栅极介电层92和96可以由不同的材料制成，以及可以经由不同的制程形成栅极电极94和98，使得栅极电极94和98可以由不同的材料制成。当使用不同的制程时，可以使用各种掩模步骤，以遮蔽和暴露出适当的区域。
参照图18A、18B和18C，在层间介电质88上方沉积层间介电质102，穿过层间介电质102和层间介电质88形成接触104和106，以及穿过层间介电质102形成接触108和110。在一实施例中，使用与层间介电质88相似的材料和方法形成层间介电质102，如参照上述图14A、14B和14C，且为了简洁起见，在此不重复描述。在一些实施例中，层间介电质102和层间介电质 88以相同的材料形成。在其他的实施例中，层间介电质102和层间介电质88 以不同的材料形成。
穿过层间介电质88和102及蚀刻停止层87形成接触104和106的开口。穿过层间介电质102和蚀刻停止层87形成接触108和110的开口。这些开口可以全部在相同的制程中同时形成，或在分开的制程中形成。可以使用合适的微影和蚀刻技术形成开口。在开口内形成衬层，例如扩散阻障层、黏着层或类似的层，以及在开口内形成导电材料。衬层可以包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可以是铜、铜合金、银、金、钨、铝、镍或类似的材料。可以实施平坦化制程，例如化学机械研磨，以从层间介电质102 的顶面移除过量的材料。剩余的衬层和导电材料在开口内形成接触104、106、108和110。可以实施退火制程分别在外延的源极/漏极区82和84与接触104 和106之间的介面形成硅化物(未绘示)。接触104物理性地且电性耦接至外延的源极/漏极区82，接触106物理性地且电性耦接至外延的源极/漏极区84，接触108物理性地且电性耦接至栅极电极94，以及接触110物理性地且电性耦接至栅极电极98。虽然在图18B中的接触104和106是以与接触108和110 相同的剖面绘示，但此绘示是为了说明的目的，并且在一些实施例中，接触 104和106与接触108和110设置在不同的剖面中。
图19A、19B和19C说明鳍式场效晶体管装置的剖面示意图，其类似于在图18A、18B和18C中绘示的鳍式场效晶体管装置，具有以相似的参考数字标示的相似元件。在一些实施例中，可以使用与图18A、18B和18C的鳍式场效晶体管装置相似的材料和方法形成图19A、19B和19C的鳍式场效晶体管装置，如参照上述图1～18C，且为了简洁起见，在此不重复描述。在图示的实施例中，将两个相邻的外延的源极/漏极区82和两个相邻的外延的源极/漏极区84合并，以形成各自的共同源极/漏极区。在其他的实施例中，可以将两个以上相邻的外延的源极/漏极区82和两个以上相邻的外延的源极/漏极区84合并。
图20是根据一些实施例，说明形成鳍式场效晶体管装置的方法的流程图。方法2000以步骤2001开始，参照上述图2A和3A，将基底(例如在图2A 中绘示的基底50)图案化以形成条状物(例如在图3A中绘示的半导体条52)。在步骤2003中，参照上述图4A和5A，在相邻的条状物之间形成隔离区(例如在图5A中绘示的隔离区54)。在步骤2005中，参照上述图6A、6B和7A～ 7C，在条状物上方形成虚设栅极堆叠(例如在图7A和7B中绘示的虚设栅极 70和76)。在步骤2007中，参照上述图8A～11C，在条状物上方实施第一图案化制程，以在条状物内形成凹陷(例如在图11B和11C中绘示的凹陷124)。在步骤2009中，参照上述图12A～12D，在条状物上实施第二图案化制程，以在条状物内形成重新塑形后的凹陷(例如在图12B～12D中绘示的凹陷 126)。在步骤2011中，参照上述图13A～13C ，在重新塑形后的凹陷内外延成长源极/漏极区(例如在图13B和13C中绘示的外延的源极/漏极区82)。在一些实施例中，在形成n型装置的基底的第一区内设置的条状物上实施步骤 2007、2009和2011。在此类实施例中，参照上述图14A～14C，可以在形成p型装置的基底的第二区内设置的条状物上重复实施步骤2007、2009和2011。在步骤2013中，参照上述图15A～17C，在条状物上方形成取代栅极堆叠(例如在图17A和17B中绘示的栅极介电层92/栅极电极94和栅极介电层96/栅极电极98)。
于此讨论的各种实施例可以减少在源极/漏极区内的失配差排的数量，并且避免经由失配差排的形成造成源极/漏极区的松弛。经由形成非松弛的源极 /漏极区，改善源极/漏极区的应力特性，其增进所产生的鳍式场效晶体管装置的效能特性。另外，经由减少在源极/漏极区内的失配差排的数量，改善已知良好装置的产率。
根据一些实施例，提供半导体装置的制造方法，此方法包含在基底上方形成鳍，形成隔离区相邻于鳍，在鳍的上方形成虚设栅极结构，将相邻于虚设栅极结构的鳍凹陷以形成第一凹陷，第一凹陷具有U形底面，U形底面低于隔离区的顶面，将第一凹陷重新塑形以形成重新塑形后的第一凹陷，重新塑形后的第一凹陷具有V形底面，V形底面的至少一部分包含一或多个阶梯，在重新塑形后的第一凹陷内外延成长源极/漏极区。
如前述的半导体装置的制造方法，其中将鳍凹陷包含在鳍上实施第一蚀刻制程。
如前述的半导体装置的制造方法，其中第一蚀刻制程为异向性干式蚀刻制程。
如前述的半导体装置的制造方法，其中第一蚀刻制程物理性地蚀刻鳍的材料。
如前述的半导体装置的制造方法，其中将第一凹陷重新塑形包含在鳍上实施第二蚀刻制程，第二蚀刻制程与第一蚀刻制程不同。
如前述的半导体装置的制造方法，其中第二蚀刻制程为等向性干式蚀刻制程。
如前述的半导体装置的制造方法，其中第二蚀刻制程化学性地蚀刻鳍的材料。
如前述的半导体装置的制造方法，其中将第一凹陷重新塑形更包含沿着第一凹陷的侧壁和U形底面移除受损的材料。
如前述的半导体装置的制造方法，其中在重新塑形后的第一凹陷内外延成长源极/漏极区包含在重新塑形后的第一凹陷内外延成长第一半导体材料，第一半导体材料与鳍的第二半导体材料不同。
根据另一些实施例，提供半导体装置的制造方法，此方法包含将基底图案化以形成条状物，条状物包含第一半导体材料，沿着条状物的侧壁形成隔离区，条状物的上部延伸至隔离区的顶面之上，沿着条状物的上部的侧壁和顶面形成虚设栅极结构，在条状物的上部的暴露出的部分上实施异向性蚀刻制程以形成第一凹陷，条状物的暴露出的部分没有被虚设栅极结构覆盖，在第一凹陷的侧壁和底面上实施等向性蚀刻制程，以形成重新塑形后的第一凹陷，重新塑形后的第一凹陷的底面具有一或多个阶梯，在重新塑形后的第一凹陷内外延成长源极/漏极区，源极/漏极区包含与第一半导体材料不同的第二半导体材料。
如前述的半导体装置的制造方法，其中实施等向性蚀刻制程更包含沿着第一凹陷的侧壁和底面移除受损的材料。
如前述的半导体装置的制造方法，其中异向性蚀刻制程物理性地蚀刻第一半导体材料。
如前述的半导体装置的制造方法，其中异向性蚀刻制程通过离子轰击蚀刻第一半导体材料。
如前述的半导体装置的制造方法，其中等向性蚀刻制程使用自由基化学性地蚀刻第一半导体材料。
如前述的半导体装置的制造方法，更包含在虚设栅极结构的侧壁上和在条状物的上部的暴露出的部分的侧壁上形成间隔物。
如前述的半导体装置的制造方法，其中重新塑形后的第一凹陷的底面在隔离区的顶面下方。
根据又另一些实施例，提供半导体装置，此装置包含在基底上方的鳍，相邻于鳍的隔离区，沿着鳍的通道区的侧壁和顶面上方的栅极结构，以及在相邻于栅极结构的鳍上方的外延区，外延区具有V形底面，V形底面的至少一部分具有阶梯状图案。
如前述的半导体装置，其中阶梯状图案包含一或多个阶梯。
如前述的半导体装置，其中外延区的V形底面在隔离区的顶面下方。
如前述的半导体装置，其中鳍包含第一半导体材料，且外延区包含第二半导体材料，第二半导体材料与第一半导体材料不同。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。

Claims (60)

1.一种半导体装置的制造方法，包括：
在一基底上方形成一鳍；
形成一隔离区相邻于该鳍；
在该鳍的上方形成一虚设栅极结构；
将相邻于该虚设栅极结构的该鳍凹陷以形成一第一凹陷，该第一凹陷具有一U形底面，该U形底面在该隔离区的一顶面之下；
将该第一凹陷重新塑形，以形成一重新塑形后的第一凹陷，该重新塑形后的第一凹陷具有一V形底面，该V形底面的至少一部分包括一或多个阶梯；以及
在该重新塑形后的第一凹陷内外延成长一源极/漏极区。
2.如权利要求1所述的半导体装置的制造方法，其中将该鳍凹陷包括在该鳍上实施一第一蚀刻制程。
3.如权利要求2所述的半导体装置的制造方法，其中该第一蚀刻制程为异向性干式蚀刻制程。
4.如权利要求2所述的半导体装置的制造方法，其中该第一蚀刻制程物理性地蚀刻该鳍的材料。
5.如权利要求2所述的半导体装置的制造方法，其中将该第一凹陷重新塑形包括在该鳍上实施一第二蚀刻制程，该第二蚀刻制程与该第一蚀刻制程不同。
6.如权利要求5所述的半导体装置的制造方法，其中该第二蚀刻制程为等向性干式蚀刻制程。
7.如权利要求5所述的半导体装置的制造方法，其中该第二蚀刻制程化学性地蚀刻该鳍的材料。
8.如权利要求1所述的半导体装置的制造方法，其中将该第一凹陷重新塑形还包括沿着该第一凹陷的多个侧壁和该U形底面移除受损的材料。
9.如权利要求1所述的半导体装置的制造方法，其中在该重新塑形后的第一凹陷内外延成长该源极/漏极区包括在该重新塑形后的第一凹陷内外延成长一第一半导体材料，该第一半导体材料与该鳍的一第二半导体材料不同。
10.一种半导体装置的制造方法，包括：
将一基底图案化以形成一条状物，该条状物包括一第一半导体材料；
沿着该条状物的一侧壁形成一隔离区，该条状物的一上部延伸至该隔离区的一顶面之上；
沿着该条状物的该上部的多个侧壁和一顶面形成一虚设栅极结构；
在该条状物的该上部的一暴露出的部分上实施一异向性蚀刻制程以形成一第一凹陷，该条状物的该暴露出的部分没有被该虚设栅极结构覆盖；
在该第一凹陷的多个侧壁和一底面上实施一等向性蚀刻制程，以形成一重新塑形后的第一凹陷，该重新塑形后的第一凹陷的一底面具有一或多个阶梯；以及
在该重新塑形后的第一凹陷内外延成长一源极/漏极区，该源极/漏极区包括与该第一半导体材料不同的一第二半导体材料。
11.如权利要求10所述的半导体装置的制造方法，其中实施该等向性蚀刻制程还包括沿着该第一凹陷的所述多个侧壁和该底面移除受损的材料。
12.如权利要求10所述的半导体装置的制造方法，其中该异向性蚀刻制程物理性地蚀刻该第一半导体材料。
13.如权利要求10所述的半导体装置的制造方法，其中该异向性蚀刻制程藉由离子轰击蚀刻该第一半导体材料。
14.如权利要求10所述的半导体装置的制造方法，其中该等向性蚀刻制程使用自由基化学性地蚀刻该第一半导体材料。
15.如权利要求10所述的半导体装置的制造方法，还包括在该虚设栅极结构的多个侧壁上和在该条状物的该上部的该暴露出的部分的多个侧壁上形成多个间隔物。
16.如权利要求10所述的半导体装置的制造方法，其中该重新塑形后的第一凹陷的该底面在该隔离区的该顶面下方。
17.一种半导体装置，包括：
一鳍，位于一基底上方；
一隔离区，相邻于该鳍；
一栅极结构，沿着该鳍的一通道区的多个侧壁且位于该通道区的一顶面上方；以及
一外延区，位于相邻于该栅极结构的该鳍上方，该外延区具有一V形底面，该V形底面的至少一部分具有一阶梯状图案。
18.如权利要求17所述的半导体装置，其中该阶梯状图案包括一或多个阶梯。
19.如权利要求17所述的半导体装置，其中该外延区的该V形底面在该隔离区的一顶面下方。
20.如权利要求17所述的半导体装置，其中该鳍包括一第一半导体材料，且该外延区包括一第二半导体材料，该第二半导体材料与该第一半导体材料不同。
21.一种半导体装置的制造方法，包括：
在一基底中形成一第一凹陷和一第二凹陷，介于该第一凹陷和该第二凹陷之间的该基底的一部分形成一条状物；
在该第一凹陷和该第二凹陷中形成一介电材料，该条状物的最顶面在该介电材料的最顶面之上；
沿着该条状物的多个侧壁和该最顶面形成一虚设栅极结构；以及
在该条状物中形成一第三凹陷相邻于该虚设栅极结构，该第三凹陷的一底面具有一或多个阶梯。
22.如权利要求21所述的半导体装置的制造方法，其中该第三凹陷的形成包括：
对该条状物实施一第一蚀刻制程以在该条状物中形成一第四凹陷相邻于该虚设栅极结构；以及
对该条状物实施一第二蚀刻制程以重新塑形该第四凹陷，该第二蚀刻制程与该第一蚀刻制程不同。
23.如权利要求22所述的半导体装置的制造方法，其中该第一蚀刻制程为异向性蚀刻制程。
24.如权利要求22所述的半导体装置的制造方法，其中该第二蚀刻制程为等向性蚀刻制程。
25.如权利要求22所述的半导体装置的制造方法，其中该第二蚀刻制程还包括沿着该第四凹陷的多个侧壁和一底面移除该条状物的一部分，该条状物的该部分在该第一蚀刻制程期间受损。
26.如权利要求21所述的半导体装置的制造方法，还包括在该第三凹陷中外延成长一源极/漏极区。
27.如权利要求26所述的半导体装置的制造方法，其中该条状物和该源极/漏极区包括不同的半导体材料。
28.如权利要求21所述的半导体装置的制造方法，还包括在形成该第三凹陷之前，在该虚设栅极结构的多个侧壁上形成多个间隔物。
29.一种半导体装置的制造方法，包括：
在一基底中形成一第一隔离区和一第二隔离区，介于该第一隔离区和该第二隔离区之间的该基底的一部分形成一条状物；
凹陷该第一隔离区和该第二隔离区以暴露出该条状物的一上部；
沿着该条状物的多个侧壁和一顶面形成一虚设栅极结构；
对该条状物的该上部实施一第一蚀刻制程以形成相邻于该虚设栅极结构的一凹陷；以及
对该凹陷的多个侧壁和一底面实施一第二蚀刻制程以形成一重新塑形后的凹陷，该第二蚀刻制程不同于该第一蚀刻制程，该重新塑形后的凹陷的一底面具有一或多个阶梯。
30.如权利要求29所述的半导体装置的制造方法，还包括在该重新塑形后的凹陷中外延成长一半导体材料。
31.如权利要求29所述的半导体装置的制造方法，其中该第一蚀刻制程为异向性干式蚀刻制程。
32.如权利要求29所述的半导体装置的制造方法，其中该第二蚀刻制程为等向性干式蚀刻制程。
33.如权利要求29所述的半导体装置的制造方法，还包括在实施该第一蚀刻制程之前，在该虚设栅极结构的多个侧壁上形成多个间隔物。
34.如权利要求29所述的半导体装置的制造方法，其中该第一蚀刻制程物理性蚀刻该条状物的该上部。
35.如权利要求29所述的半导体装置的制造方法，其中该第二蚀刻制程化学性蚀刻该条状物的该上部。
36.一种半导体装置，包括：
一半导体条，延伸于一隔离区的一顶面之上；
一栅极结构，沿着该半导体条的多个侧壁且位于该半导体条的一顶面上方；
一间隔物，位于该栅极结构的一侧壁上；以及
一外延区，延伸进入相邻于该栅极结构的该半导体条至一第一深度，该第一深度从该半导体条的该顶面量测，在一第二深度下方的该外延区和该半导体条之间的一界面具有一或多个阶梯，该第二深度从该半导体条的该顶面量测，该第二深度对该第一深度的比例为0.9，其中该栅极结构为一虚设栅极结构。
37.如权利要求36所述的半导体装置，其中该外延区的一最底面在该隔离区的该顶面下方。
38.如权利要求36所述的半导体装置，其中随着该外延区延伸进入该半导体条，该外延区的宽度变窄。
39.如权利要求36所述的半导体装置，其中该第一深度介于53nm和59nm之间。
40.如权利要求36所述的半导体装置，其中该外延区在该半导体条的该顶面具有一第一宽度且在该第二深度具有一第二宽度，且其中该第一宽度对该第二宽度的比例为1：0.97至0.99。
41.一种半导体装置的制造方法，包括：
在一基底上方形成一半导体条；
在该基底上方且相邻于该半导体条形成一隔离区，该半导体条的一最顶面在该隔离区的一最顶面之上；
沿着该半导体条的多个侧壁和该最顶面形成一虚设栅极结构；
在该半导体条中形成一第一凹陷相邻于该虚设栅极结构；以及
使用不同于形成该第一凹陷的制程使该第一凹陷的一底面具有一阶梯状图案。
42.如权利要求41所述的半导体装置的制造方法，其中该第一凹陷的形成包括：
对该半导体条实施一第一蚀刻制程以在该半导体条中形成一第二凹陷相邻于该虚设栅极结构；以及
对该半导体条实施一第二蚀刻制程以重新塑形该第二凹陷，该第二蚀刻制程与该第一蚀刻制程不同。
43.如权利要求42所述的半导体装置的制造方法，其中该第一蚀刻制程为一异向性蚀刻制程。
44.如权利要求43所述的半导体装置的制造方法，其中该异向性蚀刻制程的实施使用一制程气体混合物，该制程气体混合物包含CH3F、CH4、HBr、O2、Ar或前述的组合。
45.如权利要求42所述的半导体装置的制造方法，其中该第二蚀刻制程为一等向性蚀刻制程。
46.如权利要求45所述的半导体装置的制造方法，其中该等向性蚀刻制程的实施使用一制程气体混合物，该制程气体混合物包含HBr、CH3F、Cl2、NF3、H2或前述的组合。
47.如权利要求42所述的半导体装置的制造方法，其中该第二蚀刻制程还包括沿着该第二凹陷的多个侧壁和一底面移除该半导体条的一部分，该半导体条的该部分在该第一蚀刻制程期间受损。
48.如权利要求41所述的半导体装置的制造方法，还包括在该第一凹陷中外延成长一源极/漏极区。
49.一种半导体装置的制造方法，包括：
在一基底中形成一第一隔离区和一第二隔离区，介于该第一隔离区和该第二隔离区之间的该基底的一部分形成一半导体条；
蚀刻该第一隔离区和该第二隔离区以露出该半导体条的一上部；
沿着该半导体条的该上部的一顶面和多个侧壁形成一虚设栅极结构；
对该半导体条的该上部实施一异向性干式蚀刻制程以形成一凹陷相邻于该虚设栅极结构；以及
对该凹陷的一底面和多个侧壁实施一等向性干式蚀刻制程以形成一重新塑形后的凹陷，该重新塑形后的凹陷的一底面具有一阶梯状图案。
50.如权利要求49所述的半导体装置的制造方法，还包括在该重新塑形后的凹陷中外延成长一半导体材料。
51.如权利要求49所述的半导体装置的制造方法，其中该异向性干式蚀刻制程的实施使用一制程气体混合物，该制程气体混合物包含CH3F、CH4、HBr、O2、Ar或前述的组合。
52.如权利要求49所述的半导体装置的制造方法，其中该等向性干式蚀刻制程的实施使用一制程气体混合物，该制程气体混合物包含HBr、CH3F、Cl2、NF3、H2或前述的组合。
53.如权利要求49所述的半导体装置的制造方法，还包括在实施该异向性干式蚀刻制程之前，在该虚设栅极结构的多个侧壁上形成多个间隔物。
54.如权利要求49所述的半导体装置的制造方法，其中该重新塑形后的凹陷延伸进入该半导体条至一第一深度，该第一深度从该半导体条的一顶面量测，且其中该阶梯状图案低于该半导体条的该顶面一第二深度，该第二深度对该第一深度的比例为0.9。
55.如权利要求49所述的半导体装置的制造方法，其中随着该重新塑形后的凹陷延伸进入该半导体条，该重新塑形后的凹陷的宽度变窄。
56.一种半导体装置，包括：
一半导体条，突出至一隔离区的一顶面之上；
一虚设栅极结构，沿着该半导体条的多个侧壁且位于该半导体条的一顶面上方；以及
一外延区，沿伸进入相邻于该虚设栅极结构的该半导体条中，该外延区具有一V形底面，该外延区和该半导体条之间的界面具有一阶梯状图案。
57.如权利要求56所述的半导体装置，其中该外延区的一最底面在该隔离区的该顶面下方。
58.如权利要求56所述的半导体装置，还包括多个间隔物，位于该虚设栅极结构的多个侧壁上。
59.如权利要求56所述的半导体装置，其中随着该外延区延伸进入该半导体条中，该外延区的宽度变窄。
60.如权利要求56所述的半导体装置，其中该外延区延伸进入该半导体条至一第一深度，该第一深度从该半导体条的该顶面量测，且其中该阶梯状图案低于该半导体条的该顶面一第二深度，该第二深度对该第一深度的比例为0.9。
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