CN102054741A - 形成集成电路结构的方法 - Google Patents

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Abstract

本发明提供一种形成集成电路结构的方法，包括：提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于半导体基底中；及凹陷化第一绝缘区和第二绝缘区，其中第一绝缘区和第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于第一绝缘区和第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。

Description

形成集成电路结构的方法
技术领域
本发明涉及一种集成电路，特别涉及一种半导体鳍和鳍式场效应晶体管的结构和制造方法。
背景技术
随着集成电路的微缩和速度的要求增加，晶体管需要具有较高的驱动电流和较小的尺寸。因此，发展出鳍式场效应晶体管(fin field-effect transistor，以下可简称FinFET)。图1揭示一传统鳍式场效应晶体管的剖面图，其中剖面是横跨鳍，而不是横跨源极区和漏极区。鳍100延伸至基底102上的垂直硅鳍用来形成源极区、漏极区(未示出)和其间的沟道区。浅沟槽隔离区120形成用来定义鳍100。栅极108是形成于鳍100上方。栅极介电层106分隔鳍100和栅极108。
在形成浅沟槽隔离区120的过程中，使用湿蚀刻于浅沟槽隔离区120的顶部表面形成凹槽，以形成鳍100。可观察到的是，由于湿蚀刻工艺，浅沟槽隔离区120中央部分的表面低于邻近鳍100的部分表面。因此，浅沟槽隔离区120具有微笑形的轮廓。
可理解的是，栅极108和半导体条122间产生寄生电容(显示为电容器110)，其中浅沟槽隔离区120用作寄生电容器110的绝缘层。寄生电容对相对集成电路的效能会造成不利的影响，因此需要减少寄生电容。
发明内容
为克服现有技术中的缺陷，本发明提供一种形成集成电路结构的方法，包括：提供一半导体基底，包括一顶部表面；形成一第一绝缘区和一第二绝缘区于半导体基底中；及凹陷化第一绝缘区和第二绝缘区，其中第一绝缘区和第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于第一绝缘区和第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。
本发明提供一种形成集成电路结构的方法，包括：提供一硅基底；形成一多个浅沟槽隔离区于硅基底中；使用SiCoNi工艺，移除上述浅沟槽隔离区的顶部部分，以形成一第一硅鳍和一第二硅鳍，其中第一硅鳍和第二硅鳍水平的位于上述浅沟槽隔离区的剩余下部部分之间和上方；及形成一鳍式场效应晶体管，包括：形成一栅极介电层于第一硅鳍和第二硅鳍的顶部表面和侧壁；形成一栅电极于栅极介电层上，其中栅电极直接从第一硅鳍上方延伸至第二硅鳍上方。
通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，进行详细说明。
附图说明
图1显示一传统鳍式场效应晶体管的剖面图。
图2至图8C显示本发明一实施例制造鳍式场效应晶体管的中间阶段的剖面图。
图9A至图9C显示用以进行模拟的结构。
其中，附图标记说明如下：
20～半导体基底；    22～垫层；
24～掩模层；        26～光致抗蚀剂；
28～开口            32～沟槽；
34～衬氧化层；      36～介电材料；
40～浅沟槽隔离区；  42～半导体条；
52～凹槽            60～鳍；
61～中间线；        62～栅极介电层；
64～栅电极；        66～鳍式场效应晶体管；
100～鳍；           102～基底；
106～栅极介电层；   108～栅极；
110～电容器；       120～浅沟槽隔离区；
122～半导体条；     240～浅沟槽隔离区；
260～鳍；           264～栅电极；
2641～栅极部分；    2642～栅极部分；
2643～栅极部分；    270～电容器。
具体实施方式
以下详细讨论揭示实施例的制造和使用。然而，可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示制造和使用实施例的特定方法，而不用来限定揭示的范畴。
以下提供形成浅沟槽隔离区和鳍式场效应晶体管的新颖方法，其中揭示制作实施例的中间阶段，并讨论实施例的变化。在所有的附图和揭示的实施例中，相似的单元使用类似的标号。
请参照图2，提供半导体基底20。在一实施例中，半导体基底20包括硅。半导体基底20另可包括其它常用的材料，例如碳、锗、镓、砷、氮、铟和/或磷，和类似的材料。半导体基底20可以是硅块材或绝缘层上覆半导体(semiconductor-on-insulator)基底。
形成垫层22和掩模层24于半导体基底20上方。垫层22可以是例如使用热氧化工艺形成的氧化硅。垫层22可用作半导体基底20和掩模层24间的粘合层。垫层22也可以用作蚀刻掩模层24的停止层。在一实施例中，掩模层24是例如使用低压化学气相沉积法(LPCVD)形成的氮化硅。在其它的实施例中，掩模层24是由热氮化硅、等离子体辅助化学气相沉积法(PECVD)或等离子体阳极氮化法(plasma anodic nitridation)形成。掩模层24是用作后续光刻的硬式掩模。形成光致抗蚀剂26于掩模层24上，且对其图案化，于光致抗蚀剂26中形成开口28。
请参照图3，经由开口28蚀刻掩模层24和垫层22，暴露下方的半导体基底20。之后蚀刻暴露的半导体基底20，形成沟槽32。沟槽32间的部分半导体基底20形成半导体条42。沟槽32可以是彼此平行的条状(在俯视图)，且紧密的相邻。例如，沟槽32间的间距可约小于30nm。之后移除光致抗蚀剂26。接着，进行一清洗步骤，移除半导体基底20的自生氧化层(native oxide)。上述清洗步骤可使用稀释的氢氟酸(dilute HF)。
沟槽32的深度可约介于2100埃至2500埃之间，而宽度可约介于300埃至1500埃之间。在一示范的实施例中，沟槽32的深宽比(D/W)约大于7.0。在其它的示范实施例中，虽然深宽比可能约为7.0，或介于7.0和8.0间，深宽比可甚至大于8.0。然而，本领域技术人员可理解所有叙述中的尺寸和数值仅是范例，其可改变以符合不同比例的集成电路。
之后如图4所示，于沟槽32中形成衬氧化层34。在一实施例中，衬氧化层34可以是厚度约为20埃～500埃的热氧化层。在其它的实施例中，衬氧化层34能使用现场水气生成(in-situ steam generation，简称ISSG)。在另外的实施例中，衬氧化层34可以使用可形成顺应性氧化层的沉积技术形成，例如选择性区域化学气相沉积法(selective area chemical vapor deposition，简称SACVD)。衬氧化层34的形成可圆化沟槽32的脚，因而减少电场，改进制作出集成电路的效能。
请参照图5，于沟槽32中填入介电材料36，介电材料36可包括氧化硅，因此其也可称为氧化物36。然而，介电材料36可以使用其它的介电材料，例如氮化硅、碳化硅或类似的材料。在一实施例中，氧化物36是使用高深宽比工艺(high aspect-ratio process，HARP)形成，其中工艺气体可包括正硅酸乙酯(TEOS)或臭氧。
接着进行化学机械研磨法，后续移除掩模层24和垫层22，所完成的结构如图6所示。沟槽32中剩余的氧化物36和衬氧化层34在以下称为浅沟槽隔离(STI)区40。掩模层24(若由氮化硅组成)能以热磷酸的湿蚀刻工艺移除，垫层22(若由氧化硅组成)可由稀释的氢氟酸移除。在另外的实施例中，可在浅沟槽隔离区40形成凹槽之后，移除掩模层24和垫层22，形成凹槽的步骤显示于图7A～图7C。
后续，图6所示的结构可用来形成FinFET的鳍。如图7A、图7B和图7C所示，浅沟槽隔离区40是使用蚀刻步骤进行凹陷，形成凹槽52。半导体条42突出剩余浅沟槽隔离区40顶部表面的部分成为鳍60。鳍60的高度H’可介于15nm至50nm之间，但其可以更大或更小。
在图7A、图7B和图7C的浅沟槽隔离区40的顶部表面具有不同的轮廓。在图7A和图7B的浅沟槽隔离区40具有凹陷(divot)轮廓。因此，图7A和7B的浅沟槽隔离区40称为凹陷(divot)浅沟槽隔离区。可观察到的是，相邻鳍60间的间隔具有中间线61，且靠近中间线61浅沟槽隔离区40的部分顶部表面高于靠近鳍60的浅沟槽隔离区40的部分顶部表面。换句话说，凹陷(divot)浅沟槽隔离区40的中央可以是最高的，且从中间线61至相对的鳍60，浅沟槽隔离区40的顶部表面渐渐的或持续的降低。在一实施例中，如图7A所示，浅沟槽隔离区40的顶部表面的最高点和最低点的高差ΔH约大于5nm，甚至大于20nm。如图7A所示，浅沟槽隔离区40的顶部表面可从中央线61至连接鳍60的位置连续且一路的下降。在另一实施例中，如图7B所示，浅沟槽隔离区40的顶部表面在邻接鳍60的位置稍微的升高。然而，浅沟槽隔离区40的顶部表面的最高点仍然接近中央线61。图7C揭示另一实施例，其中浅沟槽隔离区40的顶部表面大体上是平坦的。因此，对应的浅沟槽隔离区40称为平坦浅沟槽隔离区。
为了形成具有图7A、图7B和图7C轮廓的浅沟槽隔离区40，可进行一干蚀刻工艺。在一实施例中，蚀刻是使用Siconi(也称为SiCoNi)工艺，其中工艺气体包括NH3、HF和类似的气体。在一实施例中，NH3的流量约为10sccm和1000sccm，HF的流量约为100sccm和500sccm。HF和NH3与浅沟槽隔离区40中的氧化硅反应，形成(NH4)2SiF6，其聚积于浅沟槽隔离区40，阻挡更多的HF/NH3到达氧化硅。因此，蚀刻速率降低，侧向的蚀刻增加，可形成平坦浅沟槽隔离区40或凹陷浅沟槽隔离区40。
图8A、图8B和图8C揭示分别从图7A、图7B和图7C形成的鳍式场效应晶体管。在图8A、图8B和图8C中，形成栅极介电层62，以覆盖鳍60的顶部表面和侧壁。栅极介电层62可用热氧化法形成，因此可包括热氧化硅。在此实施例中，栅极介电层62是形成于鳍60的顶部表面，但没有形成在浅沟槽隔离区40的顶部表面的主要部分。在另一实施例中，栅极介电层62可以沉积法形成，且可由高介电常数材料组成。因此，栅极介电层62形成于鳍60的顶部表面和浅沟槽隔离区40的顶部表面(以虚线表示的部分)。直接位于浅沟槽隔离区40顶部表面上方的部分栅极介电层62，因此具有凹陷轮廓。之后，形成栅电极64于栅极介电层62上。在一实施例中，栅电极64覆盖超过一个鳍60，所以完成的鳍式场效应晶体管66包括超过一个鳍60。在另一实施例中，各个鳍60可用来形成一鳍式场效应晶体管。之后形成鳍式场效应晶体管的其它组件，包括源极区和漏极区，和源极和漏极硅化物(未示出)。这些组件的形成工艺是此领域已知的技术，在此不重复说明。
以下进行模拟以了解浅沟槽隔离区240轮廓的效果。图9A、图9B和图9C是进行模拟的结构，分别包括凹陷浅沟槽隔离区240、平坦浅沟槽隔离区240和微笑形浅沟槽隔离区240。图9A、图9B和图9C的结构具有相同的鳍高度Hfin。模拟的结果显示图9A的寄生栅极电容最小，图9C的寄生栅极电容最大。由于图9A的鳍式场效应晶体管具有最小的寄生栅极电容，其相较于图9B、图9C的鳍式场效应晶体管有改善的速度。类似的，图9B的鳍式场效应晶体管相较于图9C的鳍式场效应晶体管有改善的速度。可能的解释是(请参照图9A)栅电极264分为相邻鳍260的部分264_1与通过部分264_1远离鳍260的部分264_2。栅极部分264_1对于控制其中的沟道有贡献。然而，栅极部分264_2不仅对于控制沟道没有贡献，且会产生寄生栅极电容，其中部分的寄生栅极电容以电容器270标示。因此，由于具有凹陷或平坦浅沟槽隔离区，栅极部分264_2的尺寸减少，更进一步来说，电容器270的电容绝缘层的有效厚度增加。因此，寄生栅极电容减少。
本发明的实施例具有许多优点。通过于鳍式场效应晶体管的栅电极下形成平坦浅沟槽隔离区或凹陷浅沟槽隔离区，可减少鳍式场效应晶体管的寄生栅极电容，且也可增加对应鳍式场效应晶体管的速度。
虽然本发明已公开优选实施例如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰。另外，本发明不特别限定于特定说明书中描述的实施例的工艺、装置、制造方法、组成和步骤。本领域技术人员可根据本发明说明书的揭示，进一步发展出与本发明大体上具有相同功能或大体上可达成相同结果的工艺、装置、制造方法、组成和步骤。因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (10)

1.一种形成集成电路结构的方法，包括：
提供一半导体基底，包括一顶部表面；
形成一第一绝缘区和一第二绝缘区于该半导体基底中；及
凹陷化该第一绝缘区和该第二绝缘区，其中该第一绝缘区和该第二绝缘区剩余部分的顶部表面是平坦表面或凹陷表面，且其中位于该第一绝缘区和该第二绝缘区的移除部分之间，且邻接两者的部分半导体基底形成一鳍。
2.如权利要求1所述的形成集成电路结构的方法，其中该凹陷化的步骤包括SiCoNi工艺，其中该SiCoNi工艺包括使用HF和NH3作为工艺气体。
3.如权利要求1所述的形成集成电路结构的方法，还包括形成一鳍式场效应晶体管，包括：
形成一栅极介电层于该鳍的顶部表面和侧壁；及
形成一栅电极于该栅极介电层上，其中该栅电极包括直接位于该第一绝缘区和该第二绝缘区上方的部分。
4.如权利要求1所述的形成集成电路结构的方法，其中该第一绝缘区和该第二绝缘区剩余部分的顶部表面具有凹陷轮廓。
5.如权利要求1所述的形成集成电路结构的方法，其中该第一绝缘区和该第二绝缘区剩余部分的顶部表面大体上是平坦的。
6.一种形成集成电路结构的方法，包括：
提供一硅基底；
形成多个浅沟槽隔离区于该硅基底中；
使用SiCoNi工艺，移除所述多个浅沟槽隔离区的顶部部分，以形成一第一硅鳍和一第二硅鳍，其中该第一硅鳍和该第二硅鳍水平的位于所述多个浅沟槽隔离区的剩余下部部分之间和上方；及
形成一鳍式场效应晶体管，包括：
形成一栅极介电层于该第一硅鳍和该第二硅鳍的顶部表面和侧壁；
形成一栅电极于该栅极介电层上，其中该栅电极从直接该第一硅鳍上方延伸至该第二硅鳍上方。
7.如权利要求6所述的形成集成电路结构的方法，其中所述多个浅沟槽隔离区的下部部分的顶部表面是凹陷表面或平坦表面。
8.如权利要求6所述的形成集成电路结构的方法，其中该SiCoNi工艺包括使用HF和NH3作为工艺气体。
9.如权利要求6所述的形成集成电路结构的方法，其中所述多个浅沟槽隔离区之一的凹陷顶部表面在一点接合该第一硅鳍，且其中该接合点是该凹陷顶部表面的最低点。
10.如权利要求6所述的形成集成电路结构的方法，其中所述多个浅沟槽隔离区之一是位于该第一硅鳍和该第二硅鳍之间的中间浅沟槽隔离区，其中该中间浅沟槽隔离区的顶部表面的最高点邻近于该第一硅鳍和该第二硅鳍之间的中间线，且该中间浅沟槽隔离区的顶部表面的最低点邻近，但不是该中间浅沟槽隔离区和该第一硅鳍的接合点。
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