KR102437295B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

기판에 일 방향으로 연장되는 핀 구조체를 정의하는 트렌치들을 형성하고, 트렌치들을 채우는 소자 분리막을 형성하고, 소자 분리막의 상부를 제거하여 핀 구조체의 상부 측벽을 노출시키고 핀 구조체의 상부 측벽을 노출시킨다. 소자 분리막의 상부를 제거하는 것은 제 1 단계 및 핀 구조체에 대한 소자 분리막의 식각 선택비가 제 1 단계보다 낮은 조건의 제 2 단계를 포함하고, 제 1 단계와 제 2 단계는 복수 회 반복된다.

Description

반도체 소자의 제조 방법{Method for manufacturing Semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세히는 핀 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 핀 구조체의 상부 손실을 줄이며 소자 분리막을 제거하는 식각 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 큰 공정 윈도우를 갖는 소자 분리막의 식각 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 웨이퍼 상의 위치에 따른 핀 구조체의 높이 산포를 개선할 수 있는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은 기판에 일 방향으로 연장되는 핀 구조체를 정의하는 트렌치들을 형성하는 것; 상기 트렌치들을 채우는 소자 분리막을 형성하는 것; 및 상기 소자 분리막의 상부를 제거하여 상기 핀 구조체의 상부 측벽을 노출시키는 것을 포함하고, 상기 핀 구조체의 상부 측벽을 노출시키는 것은 제 1 단계; 및 상기 핀 구조체에 대한 상기 소자 분리막의 식각 선택비가 상기 제 1 단계보다 낮은 조건의 제 2 단계를 포함하고, 상기 제 1 단계와 상기 제 2 단계는 복수 회 반복될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 제 1 두께로 형성되고; 및 상기 제 2 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 상기 제 1 두께보다 얇은 제 2 두께로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 단계 및/또는 상기 제 2 단계에서 상기 핀 구조체의 상면 상에 형성되는 표면 폴리머는 CF 계열의 폴리머일 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 단계의 상기 소자 분리막의 식각 속도는 상기 제 1 단계의 상기 소자 분리막의 식각 속도보다 클 수 있다. 상기 제 1 단계 및 상기 제 2 단계는 동일한 공정 챔버에서 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고, 상기 RF 바이어스는 펄스 형태로 인가될 수 있다. 상기 제 2 단계에서 상기 RF 바이어스의 듀티비(duty ratio)는 상기 제 1 단계의 듀티비보다 클 수 있다. 상기 제 2 단계의 듀티비는 상기 제 1 단계의 듀티비의 1.1 내지 1.7배일 수 있다. 상기 제 1 단계의 듀티비는 60 내지 80%이고 상기 제 2 단계의 듀티비는 80 내지 100%일 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 단계는 상기 제 2 단계보다 높은 압력 하에서 수행될 수 있다. 상기 제 2 단계는 7 내지 14 mTorr에서 수행되고, 상기 제 1 단계는 14 내지 21 mTorr에서 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 단계는 제 1 식각 소스를 사용하여 수행되고, 상기 제 2 단계는 제 2 식각 소스를 사용하여 수행되고, 상기 제 1 식각 소스의 탄소/불소 비(C/F ratio)는 상기 제 2 식각 소스보다 클 수 있다. 상기 제 1 식각 소스의 탄소/불소 비는 1/2보다 크고, 상기 제 2 식각 소스의 탄소/불소비는 1/2이하일 수 있다. 상기 제 1 식각 소스는 C4F6이고, 상기 제 2 식각 소스는 C4F8, C2F6, 및 CF4 중 적어도 하나일 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 및 제 2 단계는 SWP(Surface Wave Plasma) 소스를 사용하는 식각 장비 내에서 수행될 수 있다. 상기 식각 장비는 공정 챔버의 상부에 제공되는 제 1 소스 주입부; 및 상기 공정 챔버의 측벽을 따라 제공되는 링 형상의 제 2 소스 주입부를 포함할 수 있다. 상기 식각 장비는 그 상부에 RLSA(radial line slot antenna)를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판에 일 방향으로 연장되는 핀 구조체를 정의하는 트렌치들을 형성하는 것; 상기 트렌치들을 채우는 소자 분리막을 형성하는 것; 및 상기 소자 분리막의 상부를 제거하여 상기 핀 구조체의 상부 측벽을 노출시키는 것을 포함하고, 상기 핀 구조체의 상부 측벽을 노출시키는 것은 제 1 단계 및 제 2 단계를 포함하고, 상기 제 1 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 제 1 두께로 형성되고; 상기 제 2 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 상기 제 1 두께보다 얇은 제 2 두께로 형성되고, 상기 제 1 단계와 상기 제 2 단계는 복수 회 반복될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 단계 및 상기 제 2 단계는 동일한 공정 챔버에서 수행될 수 있다. 상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고, 상기 RF 바이어스는 펄스 형태로 인가될 수 있다. 상기 제 2 단계에서 상기 RF 바이어스의 듀티비(duty ratio)는 상기 제 1 단계의 듀티비보다 클 수 있다. 상기 제 2 단계의 듀티비는 상기 제 1 단계의 듀티비의 1.1 내지 1.7배일 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 핀 구조체의 상부 손상을 줄이며 소자 분리막을 제거할 수 있다. 또한, 소자 분리막의 식각 단계가 큰 공정 윈도우를 가질 수 있다. 또한, 본 발명의 실시예들에 따르면, 웨이퍼 위치에 따른 핀 구조체의 높이 분포를 개선할 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 핀 구조체들의 형성 방법을 설명하기 위한 단면도들이다.
도 4는 소자 분리막의 상부를 제거하는 동안 핀 구조체들의 상부의 일부가 함께 제거되는 것을 도시하는 개념도이다.
도 5는 본 발명의 실시예들에 따른 소자 분리막의 식각 공정이 진행되는 식각 장비의 개념도이다.
도 6은 본 발명의 실시예들에 따른 소자 분리막의 식각 공정을 설명하기 위한 공정 흐름도이다.
도 7은 본 발명의 실시예들에 따른 제 1 단계의 개념도이다.
도 8은 본 발명의 실시예들에 따른 제 2 단계의 개념도이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 제 1 단계와 제 2 단계의 RF 바이어스 및 듀티비를 설명하기 위한 그래프들이다.
도 11은 본 발명의 실시예들에 따른 제 1 단계를 수행한 경우, 웨이퍼 상의 위치에 따른 핀 구조체들의 높이 분포를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 제 2 단계를 수행한 경우, 웨이퍼 상의 위치에 따른 핀 구조체들의 높이 분포를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따라 형성된 핀 구조체를 포함하는 트랜지스터의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 핀 구조체들의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하여, 기판(100)을 패터닝하여 핀 구조체들(F)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 기판(100)은 서로 다른 물질을 포함하는 복수의 반도체층을 포함할 수 있다. 상기 핀 구조체들(F)은 상기 기판(100)의 상면을 따라 연장되는 라인 또는 바(bar) 형상을 가질 수 있다. 상기 핀 구조체들(F)의 형상은 이에 한정되지 않으며, 반도체 소자의 종류에 따라 다양하게 변형될 수 있다. 상기 핀 구조체들(F)은 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 핀 구조체들(F)은 진성 상태일 수 있다.
상기 핀 구조체들(F)을 형성하는 것은 상기 기판(100)의 상부를 식각하여 상기 핀 구조체들(F)의 측벽을 정의하는 트렌치들(121)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(121)의 깊이는 상기 핀 구조체들(F)의 폭보다 클 수 있다. 일 예로, 상기 트렌치들(121)의 깊이는 약 10 내지 50nm일 수 있다. 상기 트렌치들(121)의 폭, 즉, 상기 핀 구조체들(F) 사이의 이격 거리는 상기 핀 구조체들(F)을 이용하여 형성될 디바이스의 종류 및 형태에 따라 결정될 수 있다.
상기 트렌치들(121)을 형성하는 것은 상기 기판(100) 상에 마스크 패턴들(110)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 각각의 상기 마스크 패턴들(110)은 서로 식각 선택성을 가지면서 차례로 적층되는 복수의 층들을 포함할 수 있다. 상기 마스크 패턴들(110)을 형성하기 전, 상기 기판(100) 상에 버퍼층(105)이 제공될 수 있다. 일 예로, 상기 버퍼층(105)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 마스크 패턴들(110)은 상기 트렌치들(121)을 형성한 후, 제거될 수 있다.
도 2를 참조하여, 상기 트렌치들(121)을 채우는 소자 분리막(130)이 형성될 수 있다. 상기 소자 분리막(130)은 상기 버퍼층(105)의 상면이 노출되도록 형성될 수 있다. 상기 소자 분리막(130)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 소자 분리막(130)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass) 또는 이들의 조합으로 이루어질 수 있다. 상기 소자 분리막(130)은 그 상면이 상기 버퍼층(105)의 상면보다 높도록 형성될 수 있으나, 이에 한정되지 않는다. 상기 소자 분리막(130)을 형성하는 것은 평탄화 공정을 포함할 수 있다.
도 3을 참조하여, 상기 소자 분리막(130)의 상부가 제거되어 상기 핀 구조체들(F)의 상부를 노출하는 소자 분리 패턴들(131)이 형성될 수 있다. 상기 버퍼층(105)은 상기 소자 분리막(130)의 상부와 함께 제거될 수 있다. 본 발명의 실시예들에 따르면, 상기 소자 분리막(130)의 상부를 제거하는 것은 건식 식각 공정을 포함할 수 있다. 상기 건식 식각 공정은 상기 소자 분리막(130)에 대한 식각 선택성이 있는 공정일 수 있다.
도 4는 상기 소자 분리막(130)의 상부를 제거하는 동안 상기 핀 구조체들(F)의 상부의 일부가 함께 제거되는 것을 도시하는 개념도이다. 상기 소자 분리막(130)의 상부를 제거하는 동안, 노출된 상기 핀 구조체들(F)의 상부 또한 영향을 받을 수 있다. 그에 따라, 최초 형성된 핀 구조체들(F)의 형상, 특히, 상부의 폭이 줄어들 수 있다. 도시된 바와 같이, 상기 소자 분리막(130)이 제 1 두께(t1)만큼 제거되는 동안, 상기 핀 구조체들(F)은 그 상부로부터 점진적으로 식각 소스에 노출될 수 있다. 따라서, 상기 핀 구조체들(F)의 상부는 제 2 두께(t2)만큼 제거될 수 있으며, 상기 핀 구조체들(F)의 측벽은 제 3 두께(t3)만큼 제거될 수 있다.
상기 제 1 두께(t1)에 대한 상기 제 2 두께(t2) 및/또는 상기 제 3 두께(t3)의 비율은 식각 소스의 식각 선택성에 따라 결정될 수 있다. 상기 제 2 및 제 3 두께(t2, t3)가 증가될수록, 즉 상기 핀 구조체들(F)이 상기 소자 분리막(130)의 상부와 함께 많이 제거될수록, 제거 후의 최종 핀 구조체들의 상부 폭은 최초 핀 구조체들(F)에 비하여 감소될 수 있다. 상기 최종 핀 구조체들의 상부는 트랜지스터의 채널 영역이 형성되는 부분으로, 그 폭이 감소되는 경우 채널 폭이 감소되어 전하의 이동도 감소 또는 트랜지스터의 문턱 전압이 의도하지 않게 높아지는 등 소자의 열화를 초래할 수 있다.
도 5는 본 발명의 실시예들에 따른 소자 분리막의 식각 공정이 진행되는 식각 장비의 개념도이다. 본 발명의 실시예들에 따른 소자 분리막의 식각 공정은 공정 챔버(10)를 포함하는 식각 장치(1)에서 수행될 수 있다. 본 식각 장치(1)는 고밀도 플라즈마(high density plasma) 소스를 이용하는 식각 장비일 수 있다. 보다 상세하게, 본 발명의 실시예들에 따른 식각 장치는 RLSA(radial line slot antenna)(31)를 포함하는 SWP(surface wave plasma) 장비일 수 있다.
상기 식각 장치(1)는 그 하부에 웨이퍼(W)가 거치될 수 있는 서셉터(11)을 포함할 수 있다. 상기 서셉터(11)는 RF 바이어스(12)에 연결될 수 있다. 이하, 본 명세서에서 RF 바이어스는 상기 서셉터(11)에 연결된 상기 RF 바이어스(12)를 지칭한다. 일 예로, 상기 RF 바이어스(12)에 의하여 상기 서셉터(11)에 13.56MHz의 고주파가 인가될 수 있다. 상기 웨이퍼(W)는 직류 전원에 의하여 상기 서셉터(11)에 정전 방식으로 흡착될 수 있다. 상기 서셉터(11)는 히터에 연결될 수 있다.
상기 챔버(10)는 가스 공급원(25)에 연결되어 처리 가스를 공급받을 수 있다. 일 예로, 상기 처리 가스는 플라즈마 여기용 가스 및 식각 가스를 포함할 수 있다. 상기 플라즈마 여기용 가스는 Ar, He, Ne, Kr 또는 Xe 중 적어도 하나를 포함할 수 있다. 상기 식각 가스는 CF 계열의 식각 소스를 포함할 수 있다. 일 예로, 상기 CF 계열의 식각 소스는 C4F6 또는 C4F8을 포함할 수 있다. 상기 식각 가스는 산화성 가스를 포함할 수 있다. 상기 산화성 가스는 O2, CO2, 또는 CO를 포함할 수 있다.
상기 가스 공급원(25)은 상기 챔버(10)의 상부에 배치된 제 1 가스 공급부(23) 및 상기 챔버(10)의 내측벽을 따라 연장되는 링 형태의 제 2 가스 공급부(22)를 포함할 수 있다. 상기 제 2 가스 공급부(22)는 복수의 오프닝 또는 노즐을 포함하여 상기 챔버(10)의 측벽으로부터 중심부 방향으로 처리 가스를 공급할 수 있다.
상기 식각 장치(1)는 상기 챔버(10)의 상부에 배치되어 마이크로파 플라즈마를 발생시키는 RLSA(35)를 포함할 수 있다. 상기 RLSA(35)는 도파관(39)을 통하여 마이크로파 발생기(40)에 연결될 수 있다. 즉, 마이크로파 발생기(40)로부터 출력된 마이크로파는 상기 도파관(39)을 통하여 상기 RLSA(35)에 공급될 수 있다. 일 예로, 상기 마이크로파 발생기(40)는 2.45GHz의 마이크로 파를 발생할 수 있다. 일 예로, 상기 마이크로파를 발생시키기 위한 RF 소스 파워는 1000W내지 3000W 사이에서 조절될 수 있다. 상기 RLSA(35)는 구리 또는 알루미늄과 같은 도전성 재료로 형성된 슬롯판(33)과, 상기 슬롯판(33) 상의 유전체판(34)을 포함할 수 있다. 상기 슬롯판(33)의 하부에는 T자 형상의 슬릿들이 배치될 수 있다. 일 예로, 상기 슬릿들은 동심원 형상으로 배치될 수 있다. 상기 RLSA(35)에 도달한 마이크로파는 RLSA(35)의 반경 방향으로 확산하고, 슬롯판(33)의 슬릿(slit)을 통하여 상기 챔버(10) 내에 방사될 수 있다. 이에 따라, 상기 RLSA(35) 아래의 처리 가스가 이온화되어 상기 챔버(10) 내에 플라즈마가 발생될 수 있다.
상기 유전체판(34)은 상기 도파관(39)을 따라 상기 RLSA(35)로 전파되는 마이크로파를 상기 유전체판(34)의 반경 방향으로 전파시키고, 상기 마이크로파의 파장을 압축할 수 있다. 일 예로, 상기 유전체판(34)은 석영, 세라믹, 또는 알루미나를 포함할 수 있다. 상기 유전체판(34)의 상면 및 하면은 도체로 덮일 수 있다. 상기 유전체판(34) 상에 냉각판(37)이 제공될 수 있다. 상기 냉각판(37)은 상기 RLSA(35)로부터 발생된 열을 상기 챔버(10) 외부로 배출할 수 있다. 일 예로, 상기 냉각판(37)은 구리 또는 알루미늄과 같은 열전도성 물질을 포함할 수 있다.
상기 RLSA(35) 아래에 유전체 윈도우(dielectric window)(31)가 제공될 수 있다. 상기 유전체 윈도우(31)는 상기 챔버(10)의 내부를 밀봉할 수 있다. 상기 유전체 윈도우(31)는 마이크로파에 대하여 투과성을 가질 수 있다. 일 예로, 상기 유전체 윈도우(31)는 석영, 세라믹 또는 알루미나를 포함할 수 있다.
상기 식각 장치(1)는 플라즈마 소스로 마이크로파를 이용하며, 에칭이 이루어지는 영역에서 낮은 전자 온도(low electron temperature)를 가지면서도 고밀도 플라즈마를 생성할 수 있다. 따라서, 식각 공정의 진행 시, 웨이퍼(W)에 이온 충격 데미지가 적을 수 있다. 또한, 상기 유전체 윈도우(31) 아래의 링 형태의 제 2 가스 공급부(22)를 통하여 처리 가스를 공급함으로써, 처리 가스의 해리 제어가 가능할 수 있다.
도 6은 본 발명의 실시예들에 따른 소자 분리막의 식각 공정을 설명하기 위한 공정 흐름도이다.
도 5 및 도 6을 참조하여, 본 발명의 실시예들에 따른 소자 분리막의 식각 공정이 상기 식각 장치(1)에서 수행될 수 있다. 본 발명의 실시예들에 따른 소자 분리막의 식각 공정은 상대적으로 상기 핀 구조체들에 대한 상기 소자 분리막의 식각 선택비가 높은 제 1 단계(S11) 및 상대적으로 식각 선택비가 상기 제 1 단계(S11)보다 낮은 제 2 단계(S12)를 포함할 수 있다. 상기 제 1 단계(S11) 및 제 2 단계(S12)는 동일한 공정 챔버에서 수행될 수 있다. 상기 제 1 단계(S11) 및 제 2 단계(S12)는 적어도 2회 반복되는 사이클릭(cyclic) 방식으로 수행될 수 있다. 이후, 상기 제 1 단계(S11)와 상기 제 2 단계(S12)의 반복 회수(n)가 기 설정한 값(N)에 도달하는 경우, 본 식각 공정은 종료될 수 있다(S13).
상기 제 1 단계(S11)는 상기 제 2 단계(S12)보다 더 폴리머릭한 조건(more polymeric condition)일 수 있다. 이에 비하여, 상기 제 2 단계(S12)는 상기 제 1 단계(S11)보다 덜 폴리머릭한 조건(less polymeric condition)일 수 있다. 본 명세서에서 더 폴리머릭한 조건은 식각 단계에서 식각 대상물의 표면에 식각 대상물과 식각 소스의 결합으로 형성된 폴리머(이하, 표면 폴리머)가 상대적으로 두껍게 형성되는 조건을 지칭하며, 덜 폴리머릭한 조건은 상기 표면 폴리머가 상대적으로 얇게 형성되는 조건을 지칭한다. 일 예로, 식각 소스로 CF계열의 가스가 사용되는 경우, 상기 표면 폴리머는 상기 핀 구조체 및/또는 상기 소자 분리막과 상기 식각 소스가 결합한 CF계열의 폴리머일 수 있다. 상기 제 1 단계(S11)는 상대적으로 상기 표면 폴리머의 형성이 쉬운 흡수 단계(absorption step)로 지칭될 수 있고, 상기 제 2 단계(S12)는 상대적으로 상기 표면 폴리머의 형성이 어려운 탈착 단계(desorption step)로 지칭될 수 있다.
상기 표면 폴리머가 형성되고 제거됨에 따라 식각이 진행될 수 있다. 상기 표면 폴리머는 식각 도중 계속적으로 형성되며 동시에 계속적으로 제거될 수 있다. 따라서, 식각 도중 상기 표면 폴리머의 두께는 제거되는 양에 대한 생성되는 양의 비율에 따를 수 있다. 더 폴리머릭한 조건에서 식각 대상물의 표면에 표면 폴리머가 상대적으로 두껍게 형성될 수 있다. 즉, 식각 대상물은 두껍게 형성된 표면 폴리머에 의하여 패시베이션되어 상대적으로 식각 속도가 느릴 수 있다.
덜 폴리머릭한 조건에서, 식각 대상물의 표면에 표면 폴리머가 상대적으로 얇게 형성될 수 있다. 즉, 식각 대상물은 얇게 형성된 표면 폴리머가 즉각적으로 제거될 수 있으므로 상대적으로 식각 속도가 빠를 수 있다.
본 발명의 실시예들에 따른 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)는 다양한 방법으로 구현될 수 있다. 일 예로, 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)는 RF 바이어스의 듀티비(duty ratio)의 차이로 결정될 수 있다. 이하, RF 바이어스의 듀티비에 따른 상기 제 1 단계(S11)와 상기 제 2 단계(S12)의 차이에 대하여 보다 상세히 설명된다.
도 7은 본 발명의 실시예들에 따른 상기 제 1 단계(S11)의 개념도이고, 도 8은 본 발명의 실시예들에 따른 상기 제 2 단계(S12)의 개념도이다. 핀 구조체(F)의 상부 및 소자 분리막(130)의 상부는 도 5의 챔버(10) 내의 활성 이온들(R)에 노출될 수 있다. 상기 활성 이온들(R)의 일부는 상기 핀 구조체(F)의 상부 및 상기 소자 분리막(130)의 상부와 결합하여 상기 핀 구조체(F) 및 상기 소자 분리막(130) 상에 표면 폴리머(PL)를 형성할 수 있다. 상기 핀 구조체(F)가 실리콘을 포함하고, 상기 소자 분리막(130)이 산화막을 포함하는 경우, 산소를 포함하는 상기 소자 분리막(130)과 상기 활성 이온들(R)의 일부는 CO 및/또는 CO2의 형태로 결합할 수 있다. 따라서, 상기 소자 분리막(130)의 노출된 표면에서 상기 핀 구조체(F)의 상면에 결합한 활성 이온들보다 상대적으로 쉽게 식각 대상의 표면에서 분리될 수 있다. 그 결과, 상기 소자 분리막(130)의 식각 속도는 상기 핀 구조체(F)의 식각 속도보다 빠를 수 있다.
도 7을 참조하면, 이하 설명될 제 2 단계(S12)보다 상대적으로 RF 바이어스의 듀티비가 낮은 상기 제 1 단계(S11)의 경우, 상기 활성 이온들(R)은 낮은 듀티비에 기인하여 상대적으로 상기 핀 구조체(F) 및 상기 소자 분리막(130)을 포함하는 웨이퍼 방향으로의 직진성이 낮을 수 있다. 일 예로, 상기 제 1 단계(S11)의 듀티비는 약 60 내지 약 80%일 수 있다. 즉, 상기 활성 이온들(R)은 큰 각도 분포(large angular distribution)를 갖는 낮은 에너지의 양 이온들 다수 포함할 수 있다. 상술한 바와 같이, 산소를 포함하는 상기 소자 분리막(130)의 경우 상기 활성 이온들(R)과 결합하여 쉽게 그 상면에서 분리될 수 있어 식각 공정 중 그 표면에 형성되는 표면 폴리머(PL)가 상대적으로 얇은 제 1 두께(d1)로 형성되나, 상기 핀 구조체(F)의 경우 상대적으로 낮은 RF 바이어스의 듀티비에 기인하여 그 표면에 표면 폴리머(PL)가 상대적으로 두꺼운 제 2 두께(d2)로 형성될 수 있다. 따라서, 상기 표면 폴리머(PL)가 두껍게 형성된 상기 핀 구조체(F)는 식각 속도가 낮으며, 상기 소자 분리막(130)은 상대적으로 식각 속도가 높을 수 있다. 즉, 상기 제 1 단계(S11)에서는 상기 핀 구조체(F)에 대한 상기 소자 분리막(130)의 식각 선택비가 높을 수 있다.
도 8을 참조하면, 상기 제 2 단계(S12)에서는 상기 제 1 단계(S11) 보다 상대적으로 RF 바이어스의 듀티비가 높을 수 있다. 일 예로, 상기 제 2 단계(S12)에서의 듀티비는 상기 제 1 단계(S11)에서의 듀티비의 1.1배 내지 1.7배일 수 있다. 일 예로, 상기 제 2 단계(S12)에서의 듀티비는 약 80% 내지 약100%일 수 있다. 상기 제 2 단계(S12)의 경우, 상기 활성 이온들(R)은 높은 듀티비에 기인하여 상대적으로 상기 핀 구조체(F) 및 상기 소자 분리막(130)을 포함하는 웨이퍼 방향으로의 직진성이 높을 수 있다. 즉, 상기 활성 이온들(R)은 작은 각도 분포(small angular distribution)를 갖는 높은 에너지의 양 이온들 다수 포함할 수 있다. 그 결과, 높은 RF 바이어스의 듀티비에 기인하여 상기 제 1 단계(S11)의 제 2 두께(d2) 보다 더 얇은 제 4 두께(d4)의 표면 폴리머(PL)가 상기 핀 구조체(F) 상에 형성될 수 있다. 상기 제 2 단계(S12)에서, 상기 소자 분리막(130) 상에 형성되는 표면 폴리머(PL)는 상기 제 4 두께(d4) 보다 얇은 제 3 두께(d3)를 가질 수 있다. 일 예로, 상기 제 4 두께(d4)는 상기 제 3 두께(d3)보다 약 10-30% 얇을 수 있다. 상기 제 3 두께(d3)는 상기 제 1 두께(d1) 보다 얇을 수 있다.
상기 제 4 두께(d4)는 상기 제 3 두께(d3)보다 두꺼우나, 상기 제 3 두께(d3) 및 상기 제 4 두께(d4)의 차이는 상기 제 1 두께(d1) 및 상기 제 2 두께(d2)의 차이보다 작으며, 상기 제 2 단계(S12)에서 형성되는 표면 폴리머(PL)의 두께(d3, d4)는 상기 소자 분리막(130) 및 상기 핀 구조체(F)의 식각을 저지하기에 충분하지 않을 수 있다. 그 결과, 상기 제 1 단계(S11)보다 상기 제 2 단계(S12)의 상기 핀 구조체(F)에 대한 상기 소자 분리막(130)의 식각 선택비가 낮을 수 있다. 상기 제 2 단계(S12)에서는 상기 제 1 단계(S11)에 비하여 상대적으로 RF 바이어스의 듀티비에 기인하여 상기 제 1 단계(S11)보다 상기 소자 분리막(130)의 식각 속도가 빠를 수 있다.
본 발명의 실시예들에 있어서, 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)는 복수 회 반복될 수 있다. 상기 제 1 단계(S11)는 식각 선택비가 높으나 상대적으로 상기 소자 분리막(130)에 대한 식각 속도가 느린 반면, 상기 제 2 단계(S12)는 식각 선택비가 낮으나 상기 소자 분리막(130)에 대한 식각 속도가 빠르다. 본 발명의 실시예들에 따르면, 식각 공정이 서로 다른 공정 조건의 두 단계가 반복되므로, 논-사이클릭한(non-cyclic) 식각 공정에 비하여 큰 공정 윈도우(large process windows)를 가질 수 있다. 또한, 상기 소자 분리막(130)의 식각 속도를 낮추지 않으면서도 식각 선택비를 높일 수 있어 이후, 트랜지스터의 채널 영역으로 사용되는 상기 핀 구조체(F)의 과도한 손실을 방지할 수 있다. 즉, 핀 구조체(F)의 하부 폭에 대한 상부 폭의 비율(Top/bottom CD ratio)이 개선될 수 있다.
본 발명의 실시예들에 있어서, 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)는 상기 듀티비의 차이뿐 아니라 다른 공정 조건의 변화로 수행될 수 있다. 일 예로, 상기 제 1 단계(S11)는 상대적으로 높은 챔버 압력 하에서 수행되는 단계일 수 있고, 상기 제 2 단계(S12)는 상대적으로 낮은 챔버 압력 하에서 수행되는 단계일 수 있다. 상기 제 1 단계(S11)의 챔버 압력은 14 내지 21 mTorr일 수 있고, 상기 제 2 단계(S12)의 챔버 압력은 7 내지 14mTorr일 수 있다.
상기 제 1 단계(S11)는 불소에 대한 탄소의 비(C/F ratio)가 높은 제 1 식각 소스를 사용하는 식각 단계이고, 상기 제 2 단계(S12)는 불소에 대한 탄소의 비(C/F ratio)가 낮은 제 2 식각 소스를 사용하는 식각 단계일 수 있다. 일 예로, 상기 제 1 식각 소스의 C/F비는 1/2보다 크고, 상기 제 2 식각 소스의 C/F비는 1/2 이하일 수 있다. 일 예로, 상기 제 1 식각 소스는 C4F6(C/F ratio=1/1.5)이고, 상기 제 2 식각 소스는 C4F8(C/F ratio=1/2), C2F6(C/F ratio=1/3), 및 CF4(C/F ratio=1/4) 중 적어도 하나일 수 있다.
상기 제 2 단계(S12)는 상기 제 1 단계(S11)에 비하여 상대적으로 RF 바이어스 및/또는 RF 파워가 낮은 단계일 수 있다. 일 예로, 상기 제 1 단계(S11)의 RF 소스 파워는 1000W 내지 2000 W이고, 상기 제 2 단계(S12)의 RF 소스 파워는 2000W 내지 3000W일 수 있다. 일 예로, 상기 제 1 단계(S11)의 RF 바이어스 파워는 0W 내지 500W 이고, 상기 제 2 단계(S12)의 RF 바이어스 파워는 500W 내지 1000W일 수 있다.
도 9 및 도 10은 본 발명의 실시예들에 따른 상기 제 1 단계(S11)와 상기 제 2 단계(S12)의 RF 바이어스 및 듀티비를 설명하기 위한 그래프들이다.
도 9를 참조하면, 상기 제 1 단계(S11)는 RF 바이어스의 듀티비가 상대적으로 작고, 상기 제 2 단계(S12)는 RF 바이어스의 듀티비가 상대적으로 높을 수 있다. X축은 시간에 대응되며 Y축은 RF 바이어스 및/또는 RF 파워에 해당될 수 있다. 상기 제 1 단계(S11)와 상기 제 2 단계(S12)는 복수 회 반복될 수 있다. 이에 따라, 상기 제 1 단계(S11)에서는 더 폴리머릭한 조건으로 공정이 진행되고 상기 제 2 단계(S12)에서는 덜 폴리머릭한 조건으로 공정이 진행될 수 있다. 본 실시예의 경우, 상기 제 1 단계(S11)와 상기 제 2 단계(S12)의 RF 바이어스 및/또는 RF 바이어스 파워는 실질적으로 동일할 수 있다.
도 10을 참조하면, 상기 제 2 단계(S12)는 상기 제 1 단계(S11)보다 RF 바이어스 및/또는 RF 바이어스 파워가 클 수 있다. 상기 제 2 단계(S12)의 듀티비는 상기 제 1 단계(S11)의 듀티비보다 클 수 있으나, 이와는 달리 상기 제 2 단계(S12)의 듀티비와 상기 제 1 단계(S11)의 듀티비는 실질적으로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 상기 제 1 단계(S11)를 수행한 경우, 웨이퍼(W) 상의 위치에 따른 핀 구조체들(F)의 높이 분포를 나타내는 도면이다. 도 12는 본 발명의 실시예에 따른 상기 제 2 단계(S12)를 수행한 경우, 웨이퍼(W) 상의 위치에 따른 핀 구조체들(F)의 높이 분포를 나타내는 도면이다. 상기 제 1 단계(S11)에서, 상기 웨이퍼(W)를 상대적으로 챔버의 측벽에 가까운 에지 영역(ER)과, 상대적으로 챔버의 측벽으로 먼 중심 영역(CR)으로 구분할 경우, 상기 핀 구조체들(F)의 높이는 상기 중심 영역(CR)에서 낮고, 상기 에지 영역(ER)에서 높을 수 있다. 상기 핀 구조체들(F)의 높이는 웨이퍼(W)의 에지로부터 중심까지 점진적으로 감소할 수 있다. 이와는 반대로, 상기 제 2 단계(S12)에서, 상기 핀 구조체들(F)의 높이는 상기 중심 영역(CR)에서 높고, 상기 에지 영역(ER)에서 낮을 수 있다. 상기 핀 구조체들(F)의 높이는 상기 웨이퍼(W)의 에지로부터 중심까지 점진적으로 증가할 수 있다.
본 발명의 실시예들에 따른 상기 제 1 단계(S11) 및 상기 제 2 단계(S12)는 도 5를 참조하여 설명된 식각 장치(1) 내에서 수행될 수 있다. 상술한 바와 같이 상기 식각 장치(1)는 상기 챔버(10)의 내측벽을 따라 연장되는 링 형태의 제 2 가스 공급부(22)를 포함할 수 있다. 상기 제 1 단계(S11)의 경우, 상대적으로 낮은 듀티비에 기인하여 상기 제 2 가스 공급부(22)로부터 공급된 처리 가스가 상기 에지 영역(ER)으로부터 상기 중심 영역(CR)으로 확산될 수 있는 시간이 길어, 확산율이 증가될 수 있다. 그 결과, 상기 중심 영역(CR)에서의 식각이 우세할 수 있다. 이와는 달리, 상기 제 2 단계(S12)의 경우, 상대적으로 높은 듀티비에 기인하여 상기 제 2 가스 공급부(22)로부터 공급된 처리 가스의 상기 중심 영역(CR)으로 확산될 수 있는 시간이 짧아, 확산율이 감소될 수 있다. 그 결과, 상기 에지 영역(ER)에서의 식각이 우세할 수 있다.
본 발명의 실시예들에 따른 식각 방법은 상기 제 1 단계와 상기 제 2 단계가 복수 회 반복되어 수행될 수 있다. 그 결과, 상기 에지 영역(ER)과 상기 중심 영역(CR)의 식각율이 평준화되어 핀 구조체의 높이 산포가 개선될 수 있다.
도 13은 본 발명의 실시예들에 따라 형성된 핀 구조체(F)를 포함하는 트랜지스터의 단면도이다. 상기 핀 구조체(F) 상에 게이트 절연막(151) 및 게이트 전극(161)이 차례로 형성될 수 있다. 도시를 생략하였으나, 상기 핀 구조체(F)의 양 단부에는 소스/드레인 영역들이 형성될 수 있다. 소자 분리 패턴(131)에 의하여 노출된 상기 핀 구조체(F)의 상부는 채널 영역으로 사용될 수 있다. 상기 트랜지스터는 로직 소자의 일부 또는 SRAM과 같은 메모리 소자의 일부일 수 있다. 서로 인접한 핀 구조체들(F) 상에 동일한 게이트 전극이 제공되는 것으로 도시되었으나, 이는 상기 트랜지스터의 종류에 따라 다양하게 변형될 수 있다.

Claims (20)

  1. 기판에 일 방향으로 연장되는 핀 구조체를 정의하는 트렌치들을 형성하는 것;
    상기 트렌치들을 채우는 소자 분리막을 형성하는 것; 및
    상기 소자 분리막의 상부를 제거하여 상기 핀 구조체의 상부 측벽을 노출시키는 것을 포함하고,
    상기 핀 구조체의 상부 측벽을 노출시키는 것은:
    상기 소자 분리막을 식각하는 제 1 단계; 및
    상기 핀 구조체에 대한 상기 소자 분리막의 식각 선택비가 상기 제 1 단계보다 낮은 조건으로 상기 소자 분리막을 식각하는 제 2 단계를 포함하고,
    상기 제 1 단계와 상기 제 2 단계는 복수 회 반복되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 제 2 두께로 형성되고; 및
    상기 제 2 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 상기 제 2 두께보다 얇은 제 4 두께로 형성되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계에서 상기 핀 구조체의 상면 상에 형성되는 표면 폴리머는 CF 계열의 폴리머인 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계의 상기 소자 분리막의 식각 속도는 상기 제 1 단계의 상기 소자 분리막의 식각 속도보다 큰 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계는 동일한 공정 챔버에서 수행되는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고,
    상기 RF 바이어스는 펄스 형태로 인가되는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 단계에서 상기 RF 바이어스의 듀티비(duty ratio)는 상기 제 1 단계의 듀티비보다 큰 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 단계의 듀티비는 상기 제 1 단계의 듀티비의 1.1 내지 1.7배인 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 단계의 듀티비는 60 내지 80%이고 상기 제 2 단계의 듀티비는 80 내지 100%인 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 단계는 상기 제 2 단계보다 높은 압력 하에서 수행되는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 단계는 7 내지 14 mTorr에서 수행되고, 상기 제 1 단계는 14 내지 21 mTorr에서 수행되는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 단계는 제 1 식각 소스를 사용하여 수행되고,
    상기 제 2 단계는 제 2 식각 소스를 사용하여 수행되고,
    상기 제 1 식각 소스의 불소에 대한 탄소의 비(C/F ratio)는 상기 제 2 식각 소스보다 큰 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 식각 소스의 불소에 대한 탄소의 비는 1/2보다 크고, 상기 제 2 식각 소스의 불소에 대한 탄소의 비는 1/2 이하인 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 식각 소스는 C4F6이고, 상기 제 2 식각 소스는 C4F8, C2F6, 및 CF4 중 적어도 하나인 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 1 및 제 2 단계는 SWP(Surface Wave Plasma) 소스를 사용하는 식각 장비 내에서 수행되는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 식각 장비는:
    공정 챔버의 상부에 제공되는 제 1 소스 주입부; 및
    상기 공정 챔버의 측벽을 따라 제공되는 링 형상의 제 2 소스 주입부를 포함하는 반도체 소자의 제조 방법.
  17. 기판에 일 방향으로 연장되는 핀 구조체를 정의하는 트렌치들을 형성하는 것;
    상기 트렌치들을 채우는 소자 분리막을 형성하는 것; 및
    상기 소자 분리막의 상부를 제거하여 상기 핀 구조체의 상부 측벽을 노출시키는 것을 포함하고,
    상기 핀 구조체의 상부 측벽을 노출시키는 것은 제 1 단계 및 제 2 단계를 포함하고,
    상기 제 1 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 제 2 두께로 형성되고;
    상기 제 2 단계 동안, 상기 핀 구조체의 상면 상에 표면 폴리머가 상기 제 2 두께보다 얇은 제 4 두께로 형성되고,
    상기 제 1 단계와 상기 제 2 단계는 복수 회 반복되는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계는 동일한 공정 챔버에서 수행되는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 공정 챔버는 상기 기판이 배치되는 서셉터 및 상기 서셉터에 연결되는 RF 바이어스를 포함하고,
    상기 RF 바이어스는 펄스 형태로 인가되는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 단계에서 상기 RF 바이어스의 듀티비(duty ratio)는 상기 제 1 단계의 듀티비보다 큰 반도체 소자의 제조 방법.

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