KR102033975B1 - 플라즈마 처리 방법 및 플라즈마 처리 장치 - Google Patents

플라즈마 처리 방법 및 플라즈마 처리 장치 Download PDF

Info

Publication number
KR102033975B1
KR102033975B1 KR1020147034541A KR20147034541A KR102033975B1 KR 102033975 B1 KR102033975 B1 KR 102033975B1 KR 1020147034541 A KR1020147034541 A KR 1020147034541A KR 20147034541 A KR20147034541 A KR 20147034541A KR 102033975 B1 KR102033975 B1 KR 102033975B1
Authority
KR
South Korea
Prior art keywords
gas
etching
film
boron
plasma
Prior art date
Application number
KR1020147034541A
Other languages
English (en)
Other versions
KR20150035583A (ko
Inventor
카즈키 나리시게
타카노리 사토
마나부 사토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20150035583A publication Critical patent/KR20150035583A/ko
Application granted granted Critical
Publication of KR102033975B1 publication Critical patent/KR102033975B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32568—Relative arrangement or disposition of electrodes; moving means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다층막을 에칭할 시, 보잉을 억제하면서 에칭을 진행시킨다. HBr 가스와 C4F8 가스를 포함하는 처리 가스를 이용하여 플라즈마 에칭을 복수 회 실행함으로써, SiN층(350)으로부터 적층막(340)에 걸쳐 오목부를 서서히 형성해 가는 에칭 처리를 행하고, 그 때 소정의 타이밍에서 처리 가스에 붕소 함유 가스를 소정의 유량비로 첨가함으로써, 오목부에 노출되는 SiN층의 측벽에 보호막(352)을 형성하면서 적층막의 에칭을 진행시킨다.

Description

플라즈마 처리 방법 및 플라즈마 처리 장치{PLASMA PROCESSING METHOD, AND PLASMA PROCESSING DEVICE}
본 발명은 피처리 기판 상에 형성된 다층막을 플라즈마를 이용하여 에칭하는 플라즈마 처리 방법 및 플라즈마 처리 장치에 관한 것이다.
3D - NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리는, 상이한 종류의 층을 교호로 다수 적층한 것과 같은 적층막을 구비한다(예를 들면 하기 특허 문헌 1 참조). 이 적층막에는, 하지막까지 관통하는 깊은 오목부(홀(구멍) 또는 트렌치(홈))가 형성되는 경우가 있고, 이 깊은 오목부의 형성에는 플라즈마 에칭이 이용된다.
이러한 다층막을 에칭하는 플라즈마 처리에서는, 적층막을 구성하는 종류가 상이한 층마다 에칭을 행하면 적층 수가 많을수록 에칭 횟수도 증대되고, 스루풋이 저하된다. 이 때문에, 종류가 상이한 층을 에칭하기 위하여 필요한 각 가스를 모두 포함하는 처리 가스를 이용하여, 적층막을 플라즈마 에칭함으로써, 1 회의 플라즈마 에칭으로 상이한 종류의 층에 걸쳐 관통하는 오목부를 형성할 수 있다. 이와 같이 적층막을 에칭할 시에는, 적층막 상에 오목부를 형성하기 위한 개구부가 패터닝된 마스크층을 적층막 상에 형성하고, 그 마스크층을 마스크로서 적층막을 플라즈마 에칭한다.
일본특허공개공보 2009-266944호
그런데 이러한 적층막 상에는, 그 적층막을 에칭하기 위한 처리 가스로 에칭 되기 쉬운 층(예를 들면 질화 규소(SiN)층)이 포함되어 있는 경우가 있다. 이러한 SiN층을 가지는 다층막을 에칭할 경우에도, 적층막과 동일한 처리 가스를 이용할 수 있지만, SiN층으로부터 적층막에 걸쳐 에칭이 진행됨에 따라, 형성된 오목부에 노출되는 SiN층의 측면도 에칭되는 문제가 있다.
이 SiN층의 측면의 에칭은, SiN층의 깊이 방향에 걸쳐 서서히 개구 폭이 확대되도록 에칭된다. 이 때문에, SiN층으로부터 적층막에 걸쳐 형성되는 오목부에 예를 들면 보잉과 같은 에칭 형상 이상이 발생한다.
따라서 본 발명은 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 점은 SiN층을 포함하는 다층막을 플라즈마 에칭할 시, 에칭 형상 이상을 억제할 수 있는 플라즈마 처리 방법 등을 제공하는 것에 있다.
상기 과제를 해결하기 위하여, 본 발명이 한 관점에 따르면, 처리실 내에 피처리 기판에 형성된 다층막을 플라즈마 에칭하는 플라즈마 처리 방법으로서, 패터닝된 마스크층을 마스크로서 이용하여 처리 가스의 플라즈마를 생성하는 공정을 포함하고, 상기 다층막은, 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상에 형성된 질화 규소층을 가지고, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 하나 또는 둘 이상을 조합한 가스와 플루오르 카본계 가스를 포함하는 처리 가스를 상기 처리실 내로 도입하여 플라즈마 에칭을 복수 회 실행함으로써, 상기 질화 규소층으로부터 상기 적층막에 걸쳐 오목부를 서서히 형성해 가는 에칭 처리를 행하고, 그 때 소정의 타이밍에서 상기 처리 가스에 상기 붕소 함유 가스를 소정의 유량비로 첨가함으로써, 상기 오목부에 노출되는 상기 질화 규소층의 측벽에 보호막을 형성하면서 상기 적층막의 에칭을 진행시키는 것을 특징으로 하는 플라즈마 처리 방법이 제공된다.
상기 처리실 내에 처리 가스의 플라즈마를 생성함으로써, 피처리 기판에 형성된 다층막을, 패터닝된 마스크층을 마스크로서 플라즈마 에칭하는 플라즈마 처리 장치로서, 상기 처리실 내에 설치된 상부 전극과, 상기 상부 전극에 대향하여 설치되고, 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상에 형성된 질화 규소층을 가지는 상기 다층막이 형성된 상기 피처리 기판을 배치하는 하부 전극과, 상기 하부 전극에 플라즈마 생성용 고주파 전력을 인가하는 제 1 고주파 전원과, 상기 하부 전극에 바이어스용 고주파 전력을 인가하는 제 2 고주파 전원과, 취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 하나 또는 둘 이상을 조합한 가스와 플루오르 카본계 가스를 포함하는 처리 가스를 상기 처리실 내로 도입하고, 상기 하부 전극에 상기 제 1 고주파 전원으로부터 플라즈마 생성용 고주파 전력을 인가하고, 또한 상기 제 2 고주파 전원으로부터 바이어스용 고주파 전력을 인가하여 상기 질화 규소층으로부터 상기 적층막에 걸쳐 오목부를 서서히 형성해 가는 에칭 처리를 행하는 제어부를 구비하고, 상기 제어부는, 상기 에칭 처리 시에, 소정의 타이밍에서 상기 처리 가스에 상기 붕소 함유 가스를 소정의 유량비로 첨가하도록 제어함으로써, 상기 오목부에 노출되는 상기 질화 규소층의 측벽에 보호막을 형성하면서 상기 적층막의 에칭을 진행시키는 것을 특징으로 하는 플라즈마 처리 장치가 제공된다.
또한 상기 붕소 함유 가스는, 적어도 최초의 플라즈마 에칭에서 도입하는 것이 바람직하다. 이 경우, 최초의 플라즈마 에칭으로부터 소정 횟수의 플라즈마 에칭에 걸쳐 도입해도 되고, 최초의 플라즈마 에칭으로부터 모든 횟수의 플라즈마 에칭에 걸쳐 도입해도 된다.
또한 상기 붕소 함유 가스의 유량비는, 상기 적층막의 에칭이 진행됨에 따라 서서히 감소시키도록 해도 된다. 이 경우, 붕소 함유 가스의 유량비를 감소시키는 타이밍은 상기 플라즈마 에칭의 소정 횟수마다이다.
또한, 상기 기판은 상부 전극과 하부 전극이 서로 대향하여 설치되어 있는 처리실 내에 상기 하부 전극 상에 배치되어 있고, 상기 하부 전극에 인가하는 바이어스용 고주파 전력은, 상기 적층막의 에칭이 진행됨에 따라 증가하도록 해도 된다 . 이 경우, 하부 전극에 인가하는 바이어스용 고주파 전력을 증가하는 타이밍은, 예를 들면 상기 플라즈마 에칭의 소정 횟수마다이다.
또한 상기 최초의 플라즈마 에칭에서는, 상기 붕소 함유 가스의 유량비는 브롬 함유 가스에 대하여 10 % 이상 40 % 이하의 범위에서 설정하는 것이 바람직하다.
또한 상기 붕소 함유 가스는, 예를 들면 삼불화 붕소, 삼염화 붕소, 산화 붕소 중 어느 하나이다.
또한 상기 피처리 기판의 온도는, 상기 복수 회의 플라즈마 에칭에 있어서는 150 ℃ ~ 200 ℃이 되도록 조정하는 것이 바람직하다. 또한, 예를 들면 제 1 막과 제 2 막 중 어느 일방은 실리콘 산화막이며, 타방은 폴리 실리콘막이다.
본 발명에 따르면, 적층막을 에칭하는 처리 가스에 질화 규소층(SiN층)의 측벽을 보호하는 붕소 함유 가스를 첨가하여 플라즈마 에칭을 행함으로써, SiN층의 보잉 등의 에칭 형상 이상을 억제하면서, 적층막의 깊이 방향의 에칭도 진행시킬 수 있다.
도 1은 본 발명의 실시예에 따른 플라즈마 처리 방법에 의한 다층막의 에칭 처리 공정을 거쳐 제조 가능한 삼차원 적층 반도체 메모리의 구조를 개념적으로 도시한 도이다.
도 2a는 도 1에 도시한 A - A 단면도이다.
도 2b는 도 1에 도시한 B - B 단면도이다.
도 3은 동일 실시예에 따른 에칭 처리를 실시 가능한 플라즈마 처리 장치의 구성예를 도시한 종단면도이다.
도 4는 동일 실시예에서의 다층막의 막 구조를 설명하기 위한 단면도이다.
도 5a는 도 4에 도시한 SiN층을 포함하는 다층막을 에칭했을 시, 에칭 형상 이상(보잉)이 발생한 경우를 관념적으로 도시한 단면도이다.
도 5b는 도 5a의 오목부의 일부(P)를 확대한 단면도이다.
도 6은 첨가 가스의 종류와 에칭 형상과의 관계를 나타낸 도이다.
도 7a는 도 4에 도시한 SiN층을 포함하는 다층막을 에칭했을 시, 에칭 형상 이상(보잉)이 억제되어 있는 경우를 관념적으로 도시한 단면도이다.
도 7b는 도 7a의 오목부의 일부(Q)를 확대한 단면도이다.
도 8a는 동일 실시예에서의 에칭 처리의 공정도이며, 본 실시예에 따른 에칭 처리 전의 다층막을 설명하기 위한 단면도이다.
도 8b는 도 8a에 이어지는 공정도이며, 제 1 메인 에칭 후의 상태를 설명하기 위한 단면도이다.
도 8c는 도 8b에 이어지는 공정도이며, 제 2 메인 에칭 후의 상태를 설명하기 위한 단면도이다.
도 8d는 도 8c에 이어지는 공정도이며, 제 3 메인 에칭 후의 상태를 설명하기 위한 단면도이다.
도 8e는 도 8d에 이어지는 공정도이며, 제 4 메인 에칭 후의 상태를 설명하기 위한 단면도이다.
도 8f는 도 8e에 이어지는 공정도이며, 오버 에칭 후의 상태를 설명하기 위한 단면도이다.
도 9는 동일 실시예에서의 에칭 처리의 개략을 나타낸 순서도이다.
도 10은 BCl3 가스를 첨가하지 않은 처리 가스를 이용하여 에칭 처리를 행한 비교 예의 실험 결과를 나타낸 도이며, 오목부 단면의 주사형 전자 현미경 사진을 도시한 것이다.
도 11은 BCl3 가스를 첨가한 처리 가스를 이용하여 에칭 처리를 행한 본 실시예의 실험 결과를 나타낸 도이며, 오목부 단면의 주사형 전자 현미경 사진을 도시한 것이다.
이하에 첨부 도면을 참조하여, 본 발명의 적합한 실시예에 대하여 상세히 설명한다. 또한, 본 명세서 및 도면에서 실질적으로 동일한 기능 구성을 가지는 구성 요소에 대해서는, 동일한 부호를 부여함으로써 중복 설명을 생략한다.
(삼차원 적층 반도체 메모리의 구조)
먼저, 본 발명의 일실시예에 따른 플라즈마 처리 방법에 의한 공정을 거쳐 제조 가능한 삼차원 적층 반도체 메모리의 구체적 구성예에 대하여, 도면을 참조하여 설명한다. 여기서는 삼차원 적층 반도체 메모리의 일례로서 3D - NAND 플래시 메모리를 든다. 도 1은 3D - NAND 플래시 메모리의 구조를 개념적으로 도시한 사시도이다. 도 2a는 도 1에 도시한 3D - NAND 플래시 메모리의 A - A 단면도이다. 도 2b는 도 1에 도시한 3D - NAND 플래시 메모리의 B - B 단면도이다.
도 1에 도시한 NAND 플래시 메모리는, 예를 들면 각각이 소거의 한단위가 되는 복수의 블록으로 구성된다. 도 1에는 두 개의 블록(BK1, BK2)이 예시되어 있다. 소스 확산층(DL)은, 반도체 기판 내에 형성되고, 예를 들면 모든 블록에 공통되어 1 개 설치된다. 소스 확산층(DL)은 컨택트 플러그(PS)를 개재하여 소스선(SL)에 접속된다. 소스 확산층(DL) 상에는, 예를 들면 비유전률이 상이한 제 1 막과 제 2 막이 교호로 적층된 적층막을 가지는 다층막이 형성된다. 또한 도 1에서는, 다층막은 도시의 편의를 위하여 6 층 구조이지만, 예를 들면 36 층, 128 층 등 수 십층 ~ 백층을 넘는 다층막이어도 되고, 그 이상이어도 된다.
도 1에 도시한 바와 같이, 최상층을 제외한 나머지 5 개의 막은 각 블록(BK1, BK2) 내에서 각각 플레이트 형상으로 형성되고, 그 X 방향의 단부(端部)는 각각의 막에 컨택트를 취하기 위하여 계단 형상으로 형성된다. 이에 의해, 다층막은 대략 피라미드 형상이 된다. 최하층은 소스선측 셀렉트 게이트선(SGS)이 되고, 최하층 및 최상층을 제외한 나머지 4 개의 막은 4 개의 워드선(WL)이 된다.
최상층은, X 방향으로 연장되는 라인 형상의 복수의 도전선으로 구성된다. 1 개의 블록(BK1) 내에는 예를 들면 6 개의 도전선이 배치된다. 최상층의 예를 들면 6 개의 도전선은, 6 개의 비트선측 셀렉트 게이트선(SGD)이 된다.
그리고, NAND 셀 유닛을 구성하기 위한 복수의 활성층(AC)은, 복수의 막을 관통하여 소스 확산층(DL)에 달하도록, Z 방향(반도체 기판의 표면에 대하여 수직 방향)으로 기둥 형상으로 형성된다.
복수의 활성층(AC)의 상단은, Y 방향으로 연장되는 복수의 비트선(BL)에 접속된다. 또한, 소스선측 셀렉트 게이트선(SGS)은, 컨택트 플러그(PSG)를 개재하여 X 방향으로 연장되는 인출선(SGS1)에 접속되고, 워드선(WL)은 각각 컨택트 플러그(PW1 ~ PW4)를 개재하여 X 방향으로 연장되는 인출선(W1 ~ W4)에 접속된다.
또한 비트선측 셀렉트 게이트선(SGD)은 각각 컨택트 플러그(PSD)를 개재하여 X 방향으로 연장되는 인출선(SGD1)에 접속된다. 복수의 비트선(BL) 및 인출선(SGS1), 인출선(W1 ~ W4)은 예를 들면 금속으로 구성된다.
도 2a에 도시한 바와 같이, 상기 소스선측 셀렉트 게이트선(SGS) 및 워드선(WL1 ~ WL4)은, 컨택트 플러그(PSG), 컨택트 플러그(PW1 ~ PW4)를 개재하여 X 방향으로 연장되는 인출선(SGS1), 인출선(W1 ~ W4)으로부터 도시하지 않은 드라이버를 구성하는 트랜지스터에 접속된다.
도 2b에 도시한 바와 같이, 상기 복수의 활성층(AC)은, 복수의 막(SGD, WL4, WL3, WL2, WL1, SGS)을 관통하여 소스 확산층(DL)에 달하도록, Z 방향(반도체 기판의 표면에 대하여 수직 방향)으로 기둥 형상으로 형성된다.
이들 복수의 활성층(AC)을 형성하기 위해서는, 복수의 막(SGS, WL1 ~ WL4, SGD) 등으로 구성되는 적층막에 심혈(深穴)(깊은 홀)을 형성할 필요가 있다. 이 심혈은, 적층막 상에 패터닝된 마스크층을 형성하고, 이를 마스크로서 플라즈마 에칭을 행함으로써 형성된다. 본 실시예에 따른 플라즈마 처리 방법은, 이러한 다층막에 플라즈마 에칭에 의해 심혈을 형성할 시, 그 처리 조건(가스 종류, 가스 유량비, 고주파 전력 등)에 따라, 심혈의 에칭 형상을 개선할 수 있는 것이다.
(플라즈마 처리 장치의 전체 구성)
이어서, 본 실시예에 따른 플라즈마 처리 방법을 실시 가능한 플라즈마 처리 장치의 구성예에 대하여 도면을 참조하여 설명한다. 여기서는, 서로 대향하여 평행하게 배치되는 상부 전극과 하부 전극을 구비한 평행 평판형(용량 결합형)의 플라즈마 에칭 장치로서 구성한 플라즈마 처리 장치를 예로 든다. 도 3은 본 실시예에 따른 플라즈마 처리 장치(100)의 개략 구성을 도시한 종단면도이다.
도 3에 도시한 바와 같이, 플라즈마 처리 장치(100)는, 예를 들면 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어지는 원통 형상의 처리실(챔버)(110)을 가진다. 처리실(110)의 하우징은 접지되어 있다.
처리실(110) 내에는, 피처리 기판으로서의 반도체 웨이퍼(이하 '웨이퍼'라고 칭함)(W)를 재치(載置)하는 재치대(112)가 설치되어 있다. 재치대(112)는 예를 들면 알루미늄으로 이루어지고, 절연성의 통 형상 보지부(保持部)(114)를 개재하여 처리실(110)의 바닥으로부터 수직 상방으로 연장되는 통 형상 지지부(116)에 지지되어 있다. 재치대(112)의 상면으로서 정전 척(140)의 주연부에는, 에칭의 면내 균일성을 높이기 위하여, 예를 들면 실리콘으로 구성된 포커스 링(118)이 배치되어 있다.
처리실(110)의 측벽과 통 형상 지지부(116)의 사이에는 배기로(120)가 형성되어 있다. 배기로(120)에는 환상(環狀)의 베플판(122)이 장착되어 있다. 배기로(120)의 저부에는 배기구(124)가 형성되고, 이 배기구(124)는 배기관(126)을 개재하여 배기부(128)에 접속되어 있다. 배기부(128)는 도시하지 않은 진공 펌프를 가지고 있고, 처리실(110) 내의 처리 공간을 소정의 진공도까지 감압한다. 처리실(110)의 측벽에는, 웨이퍼(W)의 반입출구를 개폐하는 반송용의 게이트 밸브(130)가 장착되어 있다.
재치대(112)에는, 플라즈마 생성용의 제 1 고주파 전원(131) 및 플라즈마 중의 이온 인입용(바이어스용)의 제 2 고주파 전원(132)이 각각 정합기(133) 및 정합기(134)를 개재하여 전기적으로 접속되어 있다.
제 1 고주파 전원(131)은, 처리실(110) 내에서 플라즈마를 생성하기 위하여 적합한 주파수, 예를 들면 27 MHz ~ 60 MHz의 제 1 고주파 전력을 재치대(112)에 인가한다. 제 2 고주파 전원(132)은, 재치대(112) 상의 웨이퍼(W)에 플라즈마 중의 이온을 인입하는데 적합한 낮은 주파수, 예를 들면 380 kHz ~ 1 MHz의 제 2 고주파 전력을 재치대(112)에 인가한다. 이와 같이 하여 재치대(112)는 하부 전극으로서 기능한다. 처리실(110)의 천장부에는, 후술하는 샤워 헤드(138)가 접지 전위의 상부 전극으로서 설치되어 있다. 이에 의해, 제 1 고주파 전원(131)으로부터의 고주파 전력은 재치대(112)와 샤워 헤드(138)의 사이에 용량적으로 인가된다.
재치대(112)의 상면에는 웨이퍼(W)를 정전 흡착력으로 보지하기 위한 정전 척(140)이 설치되어 있다. 정전 척(140)은 도전막으로 이루어지는 전극(140a)을 한 쌍의 막의 사이에 개재한 것이다. 전극(140a)에는 직류 전압원(142)이 스위치(143)를 개재하여 전기적으로 접속되어 있다. 정전 척(140)은, 직류 전압원(142)으로부터의 전압에 의해, 쿨롱력으로 웨이퍼(W)를 정전 척 상에 흡착 보지한다. 이 정전 척(140)의 상면과 웨이퍼(W)의 이면의 사이로는, 전열 가스 공급부(152)에 의해 He 가스 등의 전열 가스가 가스 공급 라인(154)을 거쳐 공급되도록 되어 있다.
처리실(110)의 천장부의 샤워 헤드(138)는, 다수의 가스 통기홀(156a)을 가지는 전극판(156)과, 이 전극판(156)을 착탈 가능하게 지지하는 전극 지지체(158)를 가진다. 전극 지지체(158)의 내부에 버퍼실(160)이 설치되고, 이 버퍼실(160)의 가스 도입구(160a)에는, 가스 공급 배관(164)을 개재하여 처리 가스 공급부(162)가 접속되어 있다. 이에 의해, 처리 가스 공급부(162)로부터의 처리 가스는, 가스 공급 배관(164)을 거쳐 가스 도입구(160a)로부터 버퍼실(160)로 도입되어 확산되고, 다수의 가스 통기홀(156a)로부터 처리실(110) 내로 분출된다.
처리실(110)의 주위에는 환상 또는 동심 형상으로 연장되는 자석(170)이 배치되어 있다. 자석(170)은 병설되는 상부 자석(172)과 하부 자석(174)에 의해 구성된다. 이 자석(170)은, 처리실(110) 내의 재치대(112)와 샤워 헤드(138)의 사이에 형성되는 플라즈마 생성 공간에, 플라즈마를 자력에 의해 가두도록 기능한다.
재치대(112)의 내부에는 냉각 기구가 설치되어 있다. 이 냉각 기구는, 예를 들면 재치대(112) 내에 설치된 냉매관(182)에, 칠러 유닛(184)으로부터의 소정 온도의 냉매(예를 들면 냉각수)를 배관(186, 188)을 거쳐 순환 공급하도록 구성된다. 또한, 정전 척(140)의 하측에는 히터(190)가 설치되어 있다. 히터(190)에는 교류 전원(192)으로부터 원하는 교류 전압이 인가된다. 이러한 구성에 의하면, 칠러 유닛(184)에 의한 냉각과 히터(190)에 의한 가열에 의해 웨이퍼(W)를 원하는 온도로 조정할 수 있다. 또한, 이들 온도 제어는 제어부(200)로부터의 지령에 기초하여 행해진다.
제어부(200)는 플라즈마 처리 장치(100)에 설치된 각 부, 예를 들면 상술한 배기부(128), 교류 전원(192), 직류 전압원(142), 정전 척용의 스위치(143), 제 1 고주파 전원(131), 제 2 고주파 전원(132), 정합기(133, 134), 전열 가스 공급부(152), 처리 가스 공급부(162) 및 칠러 유닛(184) 등을 제어한다. 또한, 제어부(200)는 도시하지 않은 호스트 컴퓨터에 접속되어 있다.
제어부(200)에는, 오퍼레이터가 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드, 및 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 조작부(210)가 접속되어 있다. 또한 제어부(200)에는, 웨이퍼(W)의 에칭 처리 등을 실행하기 위한 프로그램 또는 프로그램을 실행하기 위하여 필요한 처리 조건(레시피) 등이 기억된 기억부(220)가 접속되어 있다.
이 처리 조건은 각 부를 제어하는 제어 파라미터, 설정 파라미터 등의 복수의 파라미터값을 합친 것이다. 처리 조건은 예를 들면 처리 가스의 유량비, 처리실 내 압력, 고주파 전력 등의 파라미터값을 가진다. 후술하는 본 실시예의 플라즈마 처리와 같이, 복수 회의 에칭(예를 들면 각 메인 에칭, 오버 에칭 등)을 행할 경우에는, 각 에칭에 대한 처리 조건을 각각 기억하도록 해도 된다.
또한, 이들 프로그램 또는 처리 조건은 하드 디스크 또는 반도체 메모리에 기억되어 있어도 되고, 또한 CD-ROM, DVD 등의 가반성의 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로 기억부(220)의 소정 위치에 세팅되도록 되어 있어도 된다. 또한 제어부(200)의 기능은, 소프트웨어를 이용하여 동작함으로써 실현되어도 되고, 또한 하드웨어를 이용하여 동작함으로써 실현되어도 되고, 또한 소프트웨어와 하드웨어의 양방을 이용하여 실현되어도 된다.
(플라즈마 처리 장치의 동작)
이어서, 이러한 구성의 플라즈마 처리 장치(100)의 동작에 대하여 설명한다. 플라즈마 처리 장치(100)에서, 웨이퍼(W)에 대하여 플라즈마 에칭 처리를 행할 시에는, 먼저 게이트 밸브(130)를 개구하여 반송 암 상에 보지된 웨이퍼(W)를 처리실(110) 내로 반입한다. 웨이퍼(W)는 도시하지 않은 리프트 핀(리프터 핀)에 의해 보지되고, 리프트 핀이 강하함으로써 정전 척(140) 상에 재치된다. 웨이퍼(W)를 반입 후, 게이트 밸브(130)가 닫히고, 처리 가스 공급부(162)로부터 처리 가스를 소정의 유량 및 유량비로 처리실(110) 내로 도입하여, 배기부(128)에 의해 처리실(110) 내의 압력을 설정값으로 감압한다.
또한, 제 1 고주파 전원(131)으로부터 플라즈마 생성용의 소정의 파워의 고주파 전력을 재치대(112)로 공급하고, 또한 제 2 고주파 전원(132)으로부터 바이어스용의 소정의 파워의 고주파 전력을 재치대(112)로 중첩하여 공급한다. 또한, 직류 전압원(142)으로부터 전압을 정전 척(140)의 전극(140a)에 인가하여, 웨이퍼(W)를 정전 척(140) 상에 고정하고, 전열 가스 공급부(152)로부터 정전 척(140)의 상면과 웨이퍼(W)의 이면의 사이로 전열 가스로서 He 가스를 공급한다.
이 상태에서, 샤워 헤드(138)로부터 처리 가스가 도입되면, 제 1 고주파 전원(131)으로부터의 고주파 전력에 의해 처리 가스가 플라즈마화된다. 이렇게 하여, 상부 전극(샤워 헤드(138))과 하부 전극(재치대(112))의 사이의 플라즈마 생성 공간에서 플라즈마가 생성되고, 그 플라즈마에 의해 웨이퍼(W)의 표면에 형성된 다층막 등이 에칭된다. 또한, 제 2 고주파 전원(132)으로부터의 고주파 전력에 의해 웨이퍼(W)를 향해 플라즈마 중의 이온을 인입할 수 있다.
에칭이 종료되면, 웨이퍼(W)는 리프트 핀에 의해 들어올려져 재치대(112)로부터 이탈되고, 게이트 밸브(130)가 열린다. 리프트 핀으로 보지된 웨이퍼(W)는 게이트 밸브(130)로부터 삽입된 도시하지 않은 반송 암에 의해 반출된다. 그리고, 다음의 웨이퍼(W)가 반송 암에 의해 처리실(110) 내로 반입되고, 그 웨이퍼(W)의 에칭이 행해진다. 이러한 처리를 반복함으로써 복수의 웨이퍼(W)가 연속하여 처리된다.
(피에칭막)
이어서, 본 실시예에 따른 플라즈마 처리에 의해 에칭을 행하는 피에칭막의 막 구조에 대하여 도면을 참조하여 설명한다. 여기서는, 피에칭막으로서 웨이퍼(W)의 표면에 형성된 다층막을 예로 든다. 이 다층막을 플라즈마 처리에 의해 에칭함으로써, 다층막에 복수의 깊은 오목부(홀 또는 트렌치)를 형성한다. 도 4는 피에칭막으로서의 다층막의 막 구조를 도시한 단면도이다.
도 4에 도시한 막 구조는, 하지막(310) 상에 형성된 다층막(320)과 이 다층막 상에 형성된 마스크층(330)을 가진다. 여기서의 다층막(320)은, 상이한 2 종류의 막(제 1 막(342)과 제 2 막(344))이 교호로 다수 적층된 적층막(340)을 가진다. 이 적층막(340)의 적층 수는 예를 들면 36 층이다. 또한, 적층막(340)의 적층 수는 이에 한정되지 않고, 수 십층 이상이어도 되고, 백층을 넘는 적층막(340)이어도 된다.
제 1 막(342) 및 제 2 막(344)은 비유전률이 상이한 막이다. 비유전률이 상이한 막으로서 본 실시예에서는 제 1 막(342)을 실리콘 산화막(SiO2막), 제 2 막(344)을 폴리 실리콘막(불순물 도핑)으로 한 경우를 예로 든다.
또한, 제 1 막(342)과 제 2 막(344)을 구성하는 막의 종류는 이에 한정되지 않는다. 예를 들면 제 1 막(342)과 제 2 막(344)을 구성하는 막을 상기와 반대로 해도 된다. 즉 제 2 막(344)을 실리콘 산화막, 제 1 막(342)을 폴리 실리콘막(불순물 도핑)으로 해도 된다.
또한 제 1 막(342)과 제 2 막(344)을 구성하는 막의 종류의 조합도, 실리콘 산화막(SiO2막)과 폴리 실리콘막(불순물 도핑)의 조합에 한정되지 않고, 다른 종류의 막을 조합해도 된다. 예를 들면 폴리 실리콘막은, 불순물 도핑의 유무에 의해 비유전률을 상이하게 할 수 있으므로, 제 1 막(342)과 제 2 막(344)의 조합을, 폴리 실리콘막(도핑 없음)과 폴리 실리콘(불순물 도핑)의 조합으로 해도 된다. 또한, 불순물 도핑으로서는, 예를 들면 보론 등을 도핑해도 된다.
그 외에, 제 1 막(342)과 제 2 막(344)의 막의 종류의 조합으로서는, 실리콘 산화막(SiO2막)과 실리콘 질화막(SiN막)의 조합이어도 되고, 또한 실리콘 산화막(SiO2막)과 폴리 실리콘막(도핑 없음)의 조합이어도 된다.
마스크층(330)은, 다층막(320)에 복수의 오목부를 형성하기 위한 복수의 개구가 패터닝된 포토레지스트층으로 구성된다. 이 마스크층(330)의 재료로서는 유기막, 아몰퍼스 카본막을 들 수 있다. 마스크층(330)은 i 선(파장 365 nm)의 포토레지스트층이어도 된다.
그런데 이러한 다층막(320)에서는, 적층막(340) 상에 다른 막이 형성되는 경우가 있다. 여기서는, 적층막(340) 상에 마스크층(330)의 하지막으로서 예를 들면 SiN층(질화 규소층)이 형성되어 있는 경우의 예를 든다. 예를 들면 이러한 다층막(320)에 마스크층(330)을 형성할 시에는, 마스크층(330)의 표면을 화학적 작용과 기계적 작용에 의해 평탄화하는 연마 가공(CMP : Chemical Mechanical Polishing) 공정이 행해지는 경우가 있고, 여기서의 SiN층은 그 연마 가공 공정의 스톱 레이어로서 적층막(340) 상에 형성된다.
이와 같이 적층막(340) 상에 SiN층(350) 등의 막을 가지는 다층막(320)에서는, 플라즈마 에칭 처리가 개시되면, 우선 마스크층(330)의 개구부에 노출되는 SiN층(350)이 먼저 에칭되고, 이어서 그 하측의 적층막(340)이 에칭됨으로써, 이들 SiN층(350)과 적층막(340)을 관통하는 오목부가 형성된다.
그런데, 이 경우, 적층막(340)의 깊이 방향의 에칭이 진행됨에 따라, SiN층(350)이 그 깊이 방향뿐 아니라, 오목부의 폭 방향으로도 에칭되는 경우가 있다. 즉, 오목부에 노출되는 SiN층의 측벽의 폭이 깊이 방향으로 서서히 확대되어, SiN층(350) 및 그 하측의 적층막(340)에 걸쳐 보잉과 같은 에칭 형상 이상이 발생한다.
여기서, 적층막(340) 상에 SiN층(350)을 가지는 다층막(320)을 에칭할 시의 에칭 형상에 대하여 도면을 참조하여 보다 상세히 설명한다. 도 5a는, 도 4에 도시한 SiN층을 가지는 다층막을 에칭했을 시, 에칭 형상 이상(보잉)이 발생한 경우를 관념적으로 도시한 단면도이며, 도 5b는 오목부의 일부(P)를 확대한 도이다. 도 7a는, 도 4에 도시한 SiN층을 포함하는 다층막을 에칭했을 시, 에칭 형상 이상(보잉)이 억제되어 있는 경우를 관념적으로 도시한 단면도이며, 도 7b는 오목부의 일부(Q)를 확대한 도이다.
도 4에 도시한 바와 같은 2 종류의 제 1 막(342)과 제 2 막(344)이 교호로 적층된 다층막(320)을 에칭하는 경우에는, 각 종류의 막(342, 344)을 각각 에칭하기 위한 가스를 혼합한 처리 가스가 이용된다. 예를 들면 제 1 막(342)이 실리콘 산화막, 제 2 막(344)이 폴리 실리콘막(불순물 도핑)인 경우에는, 제 1 막(342)의 실리콘 산화막을 에칭하기 위한 가스로서 플루오르 카본계 가스(예를 들면 C4F8 가스)와, 제 2 막(344)의 폴리 실리콘막(불순물 도핑)을 에칭하기 위한 가스로서 취소 함유 가스(예를 들면 HBr 가스)를 포함하는 혼합 가스가 처리 가스로서 이용된다.
이들 적층막(340)을 구성하는 각 막(342, 344)을 에칭하기 위한 처리 가스에 의해, SiN층(350)도 에칭할 수 있다. 이 때문에, 처음에는 마스크층(330)의 개구부에 노출되는 SiN층(350)이 깊이 방향으로 에칭되고, 그 후에 적층막(340)이 깊이 방향으로 에칭된다.
그런데, 적층막(340)을 구성하는 실리콘 산화막, 폴리 실리콘막(불순물 도핑)에 비해, SiN층(350)은 깊이 방향뿐 아니라, 그 폭 방향으로도 에칭되기 쉽기 때문에, 깊이 방향의 에칭이 진행됨에 따라, SiN층(350)의 측벽도 서서히 에칭되어, 도 5b에 도시한 바와 같이 SiN층(350)의 상면의 개구 폭(W1)보다 하면의 개구 폭(W2)이 커진다고 하는 현상이 일어난다. 또한, SiN층(350)은 가장 상층에 있기 때문에, 플라즈마에의 폭로 시간이 적층막(340)에 대하여 상대적으로 길어진다. 이 때문에, SiN층(350)과 그 하측의 적층막(340)에 걸쳐 보잉 형상의 형상 이상이 발생하기 쉽다.
따라서 본 발명자들은 다양한 실험을 거듭함으로써, 적층막(340)을 에칭하기 위한 처리 가스와는 다른 종류의 가스를 첨가하여 플라즈마 에칭함으로써, 보잉을 억제할 수 있는 것을 알았다. 그런데, 보잉을 억제할 수 있어도, 다층막의 깊이 방향의 에칭에 대해서까지 억제되면 원하는 깊이의 오목부를 형성할 수 없게 될 우려도 있다.
이 때문에, 첨가 가스로서는, 다층막(320)의 깊이 방향의 에칭을 억제하지 않고, 보잉을 억제할 수 있는 가스인 것이 바람직하다. 이러한 관점으로부터 복수 종류의 가스를 첨가하여 다층막(320)을 에칭하는 실험을 행한 바, BCl3 가스가 가장 효과적인 것을 알았다.
여기서, 처리 가스에 첨가하는 가스의 종류를 바꾸어 다층막(320)을 에칭하는 실험을 행한 결과에 대하여, 도면을 참조하여 설명한다. 도 6은 첨가 가스의 종류와 에칭 형상과의 관계를 나타낸 도이다. 여기서는, 에칭 형상의 지표(P)로서 깊이(D) / 보잉 레이쇼(B)를 이용하고 있다. 여기서의 보잉 레이쇼(B)는, SiN층(350)의 하면의 개구 폭인 CD값(Critical Dimensions)에서 상면의 개구 폭인 CD값을 뺀 값이다. 따라서, 보잉 레이쇼(B)가 제로일 때는 보잉이 발생하고 있지 않고, 보잉 레이쇼(B)가 제로에 가까울수록 보잉 형상이 억제되어 있게 된다. 또한 깊이(D)가 클수록, 깊이 방향의 에칭이 억제되어 있지 않게 된다.
상술한 바와 같이, 첨가 가스로서 바람직한 것은, 깊이 방향의 에칭을 억제하지 않고, 보잉을 억제할 수 있는 것이기 때문에, 에칭 형상의 지표(P)가 클수록, 첨가 가스로서 바람직한 가스라고 생각할 수 있다.
이러한 관점으로부터, 도 6에 나타낸 실험 결과를 보면, CO2 가스, CO 가스, CHF3 가스, CH4 가스, SiCl4 가스를 첨가 가스로서 이용한 경우에는, 에칭 형상의 지표(P)는 첨가 가스를 더하지 않은 경우와 대략 동일한 100 정도로 거의 변함없고, Cl2는 그것보다 약간 작아진다. 이에 대하여, CH2F2 가스, BCl3 가스를 첨가 가스로서 이용한 경우에는, 다른 가스에 비해 에칭 형상의 지표(P)가 커진다. 특히 BCl3 가스의 지표(P)는, 다른 CO2 가스, CO 가스 등에 비해 대략 2.5 배 정도로 현저하게 큰 것을 알 수 있다.
이 실험 결과에 의하면, 적층막(340)과 마스크층(330)의 사이에 SiN층(350)을 가지는 다층막(320)의 에칭에서는, 적층막(340)을 에칭하기 위한 처리 가스(예를 들면 C4F8 가스, HBr 가스 등)에, SiN층(350)의 보호막 형성용의 첨가 가스로서 BCl3 가스를 첨가함으로써, 보잉을 억제하면서 다층막의 깊이 방향의 에칭을 진행시키는 효과가 매우 높은 것을 알았다.
이와 같이 처리 가스(예를 들면 C4F8 가스, HBr 가스 등)에 BCl3를 첨가한 경우는, 도 7a에 도시한 바와 같이 SiN층(350)의 측벽이 에칭되지 않고 깊이 방향의 에칭이 진행된다. 이 때문에, 도 7b에 도시한 바와 같이 SiN층(350)의 상면의 개구 폭(W1)과 하면의 개구 폭(W2)은 거의 동일하게 되어, 보잉은 억제된다. 이는, BCl3 가스를 첨가함으로써, 적층막(340)의 에칭이 진행에 수반하여, 도 7b에 도시한 바와 같이 SiN층(350)의 측벽에 보호막(여기서는 질화 붕소(BN))(352)이 형성되고, 이 보호막(352)에 의해 SiN층(350)의 측벽 방향으로의 에칭을 억제할 수 있기 때문이다. 또한, 이러한 SiN층(350)의 보호막 형성용의 첨가 가스로서는, BCl3 가스 외에, 붕소가 함유되어 있는 가스를 이용할 수 있다. 삼염화 붕소 가스(BCl3 가스) 이외의 붕소 함유 가스로서는 삼불화 붕소 가스(BF3 가스), 산화 붕소 가스(B2O3 가스) 등을 들 수 있다.
본 실시예에 따른 플라즈마 에칭 처리는, 이와 같이 다층막(320)을 구성하는 적층막(340) 상에 SiN층(350)과 같은 마스크 하지막이 형성되어 있는 경우에도, 적층막(340)을 에칭하는 처리 가스에, SiN층(350)의 보호막 형성용의 첨가 가스로서 BCl3 가스를 첨가함으로써, 보잉과 같은 에칭 형상 이상을 억제하여, 양호한 에칭 형상을 형성할 수 있다.
(다층막의 에칭 처리)
이어서, 이러한 본 실시예에 따른 플라즈마 에칭 처리에 대하여 도면을 참조하여 설명한다. 여기서는, 도 1에 도시한 다층막에 복수의 활성층(AC)을 형성하기 위하여, 다층막을 관통하는 심혈을 형성하는 플라즈마 에칭 처리를 예로 든다. 여기서의 다층막은 도 8a에 도시한 바와 같이, 하지막(310)(에칭 스톱 레이어)과, 제 1 막(342)과 제 2 막(344)이 교호로 적층된 적층막(340)과, 이 적층막(340) 상에 형성되는 SiN층(350)과, 이 SiN층(350) 상에 형성되고, 개구부가 패터닝된 마스크층(330)이 형성되어 있다.
본 실시예의 플라즈마 에칭 처리에서는, 에칭을 복수 회 실행함으로써, 도 8a에 도시한 다층막(320)에 원하는 패턴의 심혈이 형성된다. 여기서는, 주로 깊이 방향으로 홀을 형성하는 4 개의 메인 에칭 공정(ME1 ~ ME4)과, 그 후에 하지막을 관통하지 않도록 깊이 방향의 에칭을 억제하면서, 홀의 저부의 보텀 CD값을 확대하여 그 저부의 형상을 가다듬기 위하여 오버 에칭 공정(OE)을 실행하는 경우를 예로 든다. 도 8a ~ 도 8f는 본 실시예에 따른 다층막의 플라즈마 에칭 처리에 대한 각 공정도이다. 도 8b ~ 도 8e는 메인 에칭 공정(ME1 ~ ME4), 도 8f는 오버 에칭 공정(OE)을 차례로 도시한 것이다. 또한, 이들 각 공정도에서 BCl3 가스를 첨가했을 때 SiN막의 측벽에 형성되는 보호막의 도시는 생략하고 있다.
여기서는 메인 에칭 공정을 4 회 실행하는 경우를 예로 들고 있지만, 이에 한정되지 않고, 2 회 ~ 3 회여도 되고, 또한 5 회 이상 실행해도 된다. 적층막에 형성하는 홀의 깊이가 깊을수록, 이 메인 에칭 공정의 횟수를 늘리도록 해도 된다.
여기서의 메인 에칭 공정(ME1 ~ ME4)에서 이용되는 처리 가스는, 제 1 막(342)과 제 2 막(344)을 에칭하기 위한 가스로서의 HBr 가스와 C4F8 가스에, 또한 SiN층(350)의 보호막 형성용의 첨가 가스로서 BCl3 가스를 첨가한 것이다. 또한, 처리 가스는 Ar 가스를 포함하도록 해도 된다. C4F8 가스는 제 1 막(342)인 실리콘 산화막을 에칭하기 위한 처리 가스이다. HBr 가스는 제 2 막(344)인 폴리 실리콘막(불순물 도핑)을 에칭하기 위한 처리 가스이다. 처리 가스의 유량비는 예를 들면 HBr / C4F8 / BCl3 / Ar = 496 sccm / 41 sccm / 50 sccm / 100 sccm이다.
상술한 플라즈마 처리 장치(100)를 이용하여 에칭 처리를 실행하는 경우의 다른 처리 조건은, 예를 들면 이하와 같다. 즉, 처리실(110) 내의 압력은 50 mTorr(6.6661 Pa), 제 1 고주파 전원(131)에 인가하는 제 1 고주파 전력은 2000 W(283.1 W/cm2), 제 2 고주파 전원(132)에 인가하는 제 2 고주파 전력은 4000 W(566.2 W/cm2), 자석(170)에 의한 자력은 454 Gauss이다.
이러한 메인 에칭(ME)에서는, 도 8b ~ 도 8e와 같이 메인 에칭 공정(ME1 → ME2 → ME3 → ME4)의 순으로 단계적으로 다층막(320)(SiN층(350)과 적층막(340))을 에칭한다. 이 때, 처리 가스에는 BCl3 가스를 첨가 가스로서 첨가하고 있으므로, 상술한 바와 같이 오목부(여기서는 홀)에 노출되는 SiN막(350)의 측벽에 도 7b에 도시한 바와 같은 보호막(352)이 형성되기 때문에, 보잉을 억제하면서 깊이 방향의 에칭을 진행시킬 수 있다. 이에 의해, 적층막(340)에 보잉이 없는 양호한 형상으로 복수의 심혈을 형성할 수 있다.
(첨가 가스 BCl3 가스의 유량비)
여기서, BCl3 가스의 유량비의 최적값을 고찰한다. 여기서는, HBr 가스의 유량비를 500 sccm으로 고정하고, BCl3 가스의 유량을 50 sccm, 75 sccm, 100 sccm, 200 sccm로 변화시켜 에칭 처리를 실행하는 실험을 행했다. 그러면, 50 sccm(HBr 가스에 대하여 10 %의 유량비)에서는, 보잉 형상 억제 능력이 작은 것을 알았다. 또한 200 sccm(HBr 가스에 대하여 40 %의 유량비)에서는 홀의 저부에서의 에칭 레이트가 낮아져, 보텀의 CD값이 너무 작아진다. 이 때문에, 최초의 메인 에칭 공정(ME1)에서는 적어도 HBr 가스에 대하여 10 % 이상 40 % 이하의 범위에서 유량비를 결정하는 것이 바람직하다.
또한, 각 메인 에칭 공정에서의 BCl3 가스의 유량비는 일정해도 되고, 처음에는 약간 많게 해 두고, 그 후에는 서서히 줄여가도록 해도 된다. 예를 들면 메인 에칭 공정(ME1 ~ ME4)의 BCl3 가스의 유량비는 각각 75 sccm, 50 sccm, 25 sccm, 0 sccm로 해도 된다. 이에 의하면, SiN층(350)의 측벽에 형성되는 보호막(352)의 두께를 조정할 수 있다. 즉, 메인 에칭 공정의 횟수가 진행되어 홀이 깊어질수록, BCl3의 유량비를 줄임으로써, 보호막이 너무 두꺼워지지 않도록 조정할 수 있으므로, 깊이 방향에의 에칭을 진행시키기 쉬워진다.
(처리 가스 C4F8 가스의 유량비)
메인 에칭 공정(ME1 ~ ME4)의 C4F8 가스의 유량비도, 처음에는 조금 많게 하고, 서서히 줄여가도록 해도 된다. 예를 들면 메인 에칭 공정(ME1 ~ ME4)의 C4F8 가스의 유량비는 각각 44 sccm, 40 sccm, 36 sccm, 32 sccm로 해도 된다.
이 메인 에칭(ME)의 처리 가스에 포함되는 C4F8 가스는 카본을 포함하고 있다. 카본이 많으면 적층막(340)에 형성하는 홀의 벽면에 카본이 퇴적되고, 에칭 공정의 횟수가 진행될수록 에칭하기 어려운 상태를 일으키는 원인이 된다. 이 때문에, 홀은 좁아지고, 특히 홀의 저부에서 홀이 좁아져, 보텀 CD값이 규정값보다 작아진다. 이 점, 상술한 바와 같이, 메인 에칭 공정의 횟수가 진행됨에 따라, C4F8 가스의 유량을 감소시킴으로써 카본의 퇴적량을 서서히 줄일 수 있다. 이에 의해 보텀 CD값의 직경을 확보할 수 있다. 이 보텀 CD값은, 적층막(340)의 최하층의 보텀 CD값을 측정해도 되고, 적층막(340)의 최하층으로부터 수 층 상층의 보텀 CD값을 측정해도 된다.
또한 본 실시예에서는, 제 2 막(344)의 폴리 실리콘막(불순물 도핑)을 에칭하기 위한 처리 가스로서, 취소 함유 가스로서의 HBr 가스를 이용하는 경우에 대하여 설명했지만, 이에 한정되지 않고, HBr 가스 이외의 취소 함유 가스를 이용하도록 해도 된다. 또한 상기 취소 함유 가스 대신에, 예를 들면 염소 함유 가스, 옥소 함유 가스 중 적어도 어느 하나로 이루어지는 가스를 이용하도록 해도 된다.
또한 본 실시예에서는, 제 1 막(342)인 실리콘 산화막을 에칭하기 위한 처리 가스로서, 플루오르 카본계 가스(CF계 가스)로서의 C4F8 가스를 이용하는 경우에 대하여 설명했지만, 이에 한정되지 않고, C4F8 가스 이외의 플루오르 카본계 가스(CF계 가스)를 이용하도록 해도 된다.
또한 메인 에칭 공정(ME1 ~ ME4)의 처리 가스에는, 또한 SF6 가스(육불화 유황) 또는 COS 가스(황화 카르보닐)를 더하도록 해도 된다. 메인 에칭 공정(ME1 ~ ME4)에서 SF6 가스 또는 COS 가스가 첨가됨으로써, 황화물의 퇴적물이 특히 제 2 막(344)인 폴리 실리콘막(불순물 도핑)에 대하여 보호막이 되어, 제 1 막(342)인 실리콘 산화막에 대하여 폴리 실리콘막만이 에칭되어, 적층막(340)에 형성된 홀에 요철(凹凸)이 생성되는 것을 억제할 수 있다.
또한, SF6 가스의 첨가량(가스 유량)은 20 ~ 100 sccm가 바람직하다. COS 가스의 첨가량(가스 유량)도 마찬가지로 20 ~ 100 sccm가 바람직하다. 또한, 메인 에칭 공정(ME1 ~ ME4)의 SF6 가스 또는 COS 가스의 유량비는 서서히 증가하도록 해도 된다. 예를 들면 메인 에칭 공정(ME1 ~ ME4)의 SF6 가스의 유량비는 각각 0 sccm, 25 sccm, 50 sccm, 100 sccm로 해도 된다.
또한, 본 실시예의 메인 에칭 공정(ME1 ~ ME4)의 제 2 고주파 전력에 대해서는, 서서히 크게 하도록 해도 된다. 이 경우, 제 2 고주파 전력의 조정은 메인 에칭 공정 1 회마다 바꾸도록 해도 되고, 복수 회마다 바꾸도록 해도 된다. 예를 들면 메인 에칭 공정(ME1, ME2)의 제 2 고주파 전력은 3000 W로 하고, 메인 에칭 공정(ME3, ME4)의 제 2 고주파 전력은 4000 W로 크게 하도록 해도 된다. 이에 의해, 에칭이 진행되어 홀의 깊이가 깊어질수록, 플라즈마 중의 이온 인입을 강하게 하여, 깊이 방향의 에칭의 진행을 촉진시킬 수 있다.
또한, 복수 회의 메인 에칭(ME1 ~ ME4), 오버 에칭(OE)에 걸쳐, 다층막이 형성된 웨이퍼(W)의 온도는 조금 높게 설정하는 것이, 마스크층(330)의 두께의 감소를 억제할 수 있다. 예를 들면 웨이퍼(W)의 온도는 적어도 150 ℃ ~ 200 ℃이 되도록 재치대(112)의 온도를 조정한다.
이렇게 하여 메인 에칭 공정(ME1 ~ ME4)이 종료되면, 오버 에칭 공정(OE)을 실행한다. 오버 에칭 공정(OE)에서는, 하지막을 관통하지 않도록 깊이 방향의 에칭을 억제하면서, 홀의 저부의 보텀 CD값을 확대한다. 이 때문에, 제 1 고주파 전력 / 제 2 고주파 전력은 1500 / 1000 W(212.3 / 141.5 W/cm2)로 파워를 낮게 하여, 하지막을 가능한 한 깎지 않도록 한다. 이 때문에, 오버 에칭 공정(OE)의 처리 가스는, HBr 가스의 유량을 줄이거나, C4F8 가스를 퇴적계의 가스 CH4로 변경하도록 해도 된다.
또한, 오버 에칭 공정(OE)에서의 제 1, 제 2 고주파 전원(131, 132)의 파워는, 메인 에칭 공정(ME)보다 낮아지도록 하고 있다. 이는 오버 에칭 공정(OE)에서는, 홀의 저부의 보텀 CD값을 확대하는 공정이며, 등방향 에칭을 실행하고자 하기 때문에, 바이어스용 고주파 전력인 제 2 고주파 전력을 4500 W에서 1000 W로 낮춘다. 또한, 하지막의 보호를 위해서도 제 2 고주파 전력을 1000 W로 낮춘다. 또한 오버 에칭 공정(OE)에서는, 보텀 CD값을 확대하는 공정이며, 횡방향으로 에칭하기 쉬운 에칭 가스로서 NF3 가스 및 CH4 가스를 공급하도록 해도 된다.
또한, 오버 에칭 공정(OE)에서 제 2 고주파 전력을 펄스 변조하여 펄스 형상으로 인가하도록 해도 된다. 이에 의해 보텀 CD값을 크게 할 수 있다.
이하, 이 점에 대하여 보다 상세하게 설명한다. 고주파 전력을 연속 파형으로하고, 플러스의 이온을 계속 주입하면, 홀의 저부에는 플러스의 전하가 차지된다. 그 상태에서 또한 플러스의 이온을 홀에 주입하면, 홀의 저부에 차지되어 있는 플러스의 전하와 이온이 서로 반발하여, 이온을 홀의 저부에 주입하기 어려워져, 홀의 저부의 에칭이 진행되기 어려워진다.
이 점, 바이어스용의 고주파 전력을 고속으로 펄스 변조하여 펄스 형상으로 인가함으로써, 고주파 전력을 인가하고 있는 동안에 홀의 저부에 차지된 플러스의 전하는, 고주파 전력을 인가하고 있지 않은 동안에 홀의 저부로부터 디스차지된다. 이에 의하면, 펄스 형상으로 고주파 전력을 인가함으로써 홀의 저부에 모인 플러스의 전하를 줄일 수 있다. 이에 의해, 플러스의 전하와 이온의 반발이 억제되기 때문에, 홀의 저부에 플러스의 이온을 주입하기 쉬워진다. 그 결과, 홀 바닥의 에칭이 촉진되어 보텀 CD값의 직경을 크게 할 수 있다.
또한 본 실시예에서는, 오버 에칭 공정(OE) 시에 바이어스용의 고주파 전력을 연속 파형으로부터 펄스 변조에 의해 펄스 형상으로 변경했지만, 이에 한정되지 않고, 메인 에칭 공정(ME)으로부터 오버 에칭 공정(OE)까지의 모든 공정에서 바이어스용의 고주파 전력을 펄스 변조하여 펄스 형상으로 인가해도 된다. 또한, 메인 에칭 공정(ME)의 도중부터 오버 에칭 공정(OE)까지 바이어스용의 고주파 전력을 펄스 변조에 의해 펄스 형상으로 인가해도 된다. 단, 적어도 오버 에칭 공정(OE) 시에는, 보텀 CD값을 효율적으로 확대하기 위하여 펄스 변조하여 펄스 형상으로 인가하는 것이 바람직하다.
본 실시예에서는, 바이어스용의 고주파 전력의 펄스 변조의 듀티비를 50 % ~ 70 %의 범위로 설정하고, 그 주파수를 2 kHz로 설정하여, 하부 전극에 인가했다. 이 경우, 바이어스용의 펄스 형상의 고주파 전력을 2 kHz로 설정하여 연속 파형의 경우보다 대폭의 특성 개선이 얻어졌다. 따라서, 제 2 고주파 전원(31)으로부터 하부 전극에 인가되는 바이어스용의 펄스 형상의 고주파 전력은, 듀티비가 50 % ~ 70%의 범위 중 어느 것으로 설정되는 것이 바람직하고, 20 % ~ 80%의 범위에서 설정되는 것이 보다 바람직하다. 또한 0.2 kHz ~ 10 kHz의 펄스 변조인 것이 바람직하다.
(플라즈마 처리 장치에 의한 에칭 처리)
이어서, 상술한 다층막의 에칭 처리를 도 3에 도시한 플라즈마 처리 장치(100)에서 실행할 시 제어부의 처리에 대하여 도면을 참조하여 설명한다. 여기서는, 도 8a에 도시한 바와 같은 다층막(320)이 형성된 웨이퍼(W)에 에칭 처리를 실행한다. 상술한 바와 같이 다층막(320)에는 적층막(340)과 마스크층(330)의 사이에 SiN층(350)이 형성되어 있으므로, 처리 가스에 SiN층(350)의 보호막 형성용의 첨가 가스(예를 들면 BCl3 가스)를 첨가함으로써, 에칭 형상 이상(보잉)을 억제하면서 에칭을 진행시킬 수 있다.
상술한 도 8a ~ 도 8f에서 설명한 플라즈마 에칭 처리의 구체예에서는, 4 회의 각 메인 에칭(ME1 ~ ME4)의 모두에 BCl3 가스를 첨가하는 경우에 대하여 설명했지만, BCl3 가스를 첨가하는 타이밍 또는 유량비에 대해서도 제어 가능한 플라즈마 에칭 처리의 구체예를 든다. 도 9는 이러한 본 실시예에서의 플라즈마 에칭 처리의 개략을 나타낸 순서도이다. 이하에서는, SiN층(350)의 보호막 형성용의 첨가 가스로서 BCl3 가스를 첨가하는 경우를 예로 들어 설명한다. 또한 여기서의 처리 가스는 적층막(340)을 구성하는 제 1 막(342), 제 2 막(344)의 종류에 따라 상이하다. 상술한 바와 같이 제 1 막(342)이 실리콘 산화막이며, 제 2 막(344)이 폴리 실리콘막(불순물 도핑)인 경우에는, 에칭 가스는 상술한 바와 같이 예를 들면 HBr 가스와 C4F8 가스이다.
도 9에 나타낸 플라즈마 에칭 처리에서는, 먼저 단계(S110 ~ S114)에서 최초의 메인 에칭을 실행하고, 이어서 단계(S210 ~ S220)에서 2 회째 이후의 메인 에칭을 소정 횟수 실행하고, 마지막으로 단계(S230)에서 오버 에칭을 실행한다.
도 8a에 도시한 바와 같은 다층막(320)이 형성된 웨이퍼(W)가 도 3에 도시한 플라즈마 처리 장치(100)로 반입되고, 재치대(112)에 재치되면, 본 실시예에서의 플라즈마 에칭 처리가 개시된다. 이 플라즈마 에칭 처리는, 기억부(220)에 기억된 상기 처리 조건(레시피)에 기초하여 제어부(200)에 의해 이하와 같이 실행된다.
제어부(200)는, 먼저 도 9에 나타낸 단계(S110 ~ S114)에서 최초의 메인 에칭을 실행한다. 구체적으로 단계(S110)에서 처리 가스에 BCl3 가스를 첨가할지 여부를 판단한다. 이 때, 처리 가스에 BCl3 가스를 첨가하지 않는다고 판단한 경우에는 단계(S112)에서 최초의 메인 에칭은 처리 가스에 BCl3 가스를 첨가하지 않은 처리 가스로 플라즈마를 생성하여 에칭을 실행한다.
이에 대하여, 단계(S110)에서 처리 가스에 BCl3 가스를 첨가한다고 판단한 경우에는, 단계(S114)에서 최초의 메인 에칭부터 BCl3 가스를 소정의 유량비로 첨가한 처리 가스로 플라즈마를 생성하여 에칭을 실행한다. 이에 의해 예를 들면 도 8b에 도시한 바와 같이 SiN막(350)과 그 하측의 적층막(340)의 일부가 에칭되어, 소정의 깊이의 홀이 형성된다. 이 최초의 메인 에칭은, 기억부(220)에 기억된 처리 조건을 독출하여, 이 처리 조건에 기초하여 실행한다.
이어서, 단계(S210 ~ S220)에서 2 회째 이후의 메인 에칭을 소정 횟수만큼 실행한다. 구체적으로 단계(S210)에서 처리 가스에 BCl3 가스를 첨가할지 여부를 판단한다. 이 때, 처리 가스에 BCl3 가스를 첨가하지 않는다고 판단한 경우에는 단계(S212)에서 2 회째의 메인 에칭은 처리 가스에 BCl3 가스를 첨가하지 않은 처리 가스로 플라즈마를 생성하여 에칭을 실행한다.
이에 대하여, 단계(S210)에서 처리 가스에 BCl3 가스를 첨가한다고 판단한 경우에는, 단계(S214)에서 BCl3 가스의 유량비를 조정할지 여부를 판단한다. 이 때, BCl3 가스의 유량비를 조정한다고 판단한 경우에는, 단계(S216)에서 BCl3 가스의 유량비를 감소하여 2 회째의 메인 에칭을 실행한다. 이에 대하여, 단계(S214)에서 BCl3 가스의 유량비를 조정하지 않는다고 판단한 경우에는, 단계(S218)에서 BCl3 가스의 유량비를 감소시키지 않고 2 회째의 메인 에칭을 실행한다.
2 회째 이후의 메인 에칭에서 유량비를 조정할 경우에는, 미리 기억부(220)에 기억한 처리 조건에 기초하여 BCl3 가스의 유량비를 메인 에칭을 반복할 때마다 독출하여 단계(S216)에서 실행하도록 해도 되고, 또한 소정값씩 서서히 변경하여 단계(S216)에서 실행하도록 해도 된다. 이 경우의 소정값은 미리 기억부(220)에 기억한 것을 독출하도록 해도 되고, 또한 플라즈마 발광 등을 모니터하면서 에칭 상황에 따라 소정값을 바꾸도록 해도 된다.
2 회째의 메인 에칭이 종료되면, 단계(S220)에서 소정 횟수의 메인 에칭이 종료되었는지 여부를 판단한다. 이 때, 소정 횟수의 메인 에칭이 종료되어 있지 않다고 판단한 경우에는, 단계(S210)의 처리로 돌아와 다음의 휫수의 메인 에칭을 실행한다. 이에 의해 예를 들면 도 8c ~ 도 8e에 도시한 바와 같이 적층막(340)이 더 에칭되어, 홀이 깊이 방향으로 형성된다.
그리고, 단계(S220)에서 소정 횟수의 메인 에칭이 종료되었다고 판단하면, 단계(S230)에서 오버 에칭을 실행한다. 오버 에칭에서는 상술한 바와 같이, BCl3 가스는 첨가하지 않는다. 오버 에칭 공정(OE)의 처리 가스는, 상술한 바와 같이 처리 가스의 유량비를 바꾸거나 종류를 바꾸어도 된다. 예를 들면 처리 가스 중 HBr 가스의 유량을 줄이거나 C4F8 가스를 퇴적계의 가스 CH4로 변경하도록 해도 된다. 또한, 바이어스용의 제 2 고주파 전력의 연속 파형을 펄스 변조하여 펄스 형상으로 인가를 개시하도록 해도 된다. 또한 오버 에칭에서는, 미리 기억부(220)에 기억된 오버 에칭의 처리 조건을 독출하여 실행한다.
이렇게 하여, 하지막을 관통하지 않도록 깊이 방향의 에칭을 억제하면서, 홀의 저부의 보텀 CD값을 확대할 수 있다. 이러한 오버 에칭에 의하면, 예를 들면 도 8f에 도시한 바와 같이 하지막까지 에칭이 진행되고, 적층막에 원하는 깊이의 홀이 형성된다. 이 오버 에칭이 종료되면, 일련의 에칭 처리를 종료한다.
이와 같이 도 9에 나타낸 플라즈마 에칭 처리에 의하면, 최초의 메인 에칭부터 2 회째 이후의 메인 에칭까지, 소정의 타이밍에서 처리 가스에 SiN층(350)의 보호막 형성용의 첨가 가스(예를 들면 BCl3 가스)를 소정의 유량비로 첨가할 수 있고, 그에 의해, 오목부(여기서는 홀)에 노출되는 SiN층(350)의 측벽에 보호막을 형성하면서 적층막(340)의 에칭을 진행시킬 수 있다. 이에 의해, 깊이 방향의 에칭의 상황에 따라 첨가 가스(예를 들면 BCl3 가스)를 첨가 타이밍을 제어하거나, 유량비를 제어할 수 있다.
예를 들면 첨가 가스(예를 들면 BCl3 가스)를 모든 메인 에칭에 첨가하도록 해도 되고, 최초의 메인 에칭에만 첨가해도 된다. 또한, 최초의 메인 에칭부터 원하는 횟수까지의 메인 에칭에 첨가할 수도 있다. 또한, 최초의 메인 에칭에는 첨가하지 않고, 2 회째 이후의 메인 에칭에만 첨가하는 것도 가능하다. 첨가 가스(예를 들면 BCl3 가스)의 유량비에 대해서도, 다층막(320)의 에칭이 진행됨에 따라 서서히 감소시켜도 된다. 이 경우, 첨가 가스의 유량비를 감소시키는 타이밍도 제어할 수 있다. 예를 들면 각 메인 에칭마다 유량비를 감소시켜도 되고, 또한 소정 횟수마다 유량비를 감소시키도록 해도 된다.
(실험 결과)
이어서, SiN층을 포함하는 적층막에 대하여 본 실시예의 에칭 처리를 실시한 경우의 실험 결과에 대하여 설명한다. 여기서는, SiN층의 측벽 보호막 형성 가스로서 상술한 BCl3 가스를 첨가한 처리 가스를 이용한 경우(본 실시예에 따른 에칭 처리)와 BCl3 가스를 첨가하지 않은 처리 가스를 이용한 경우(비교예에 따른 에칭 처리)를 비교하는 실험을 행했다. 이 실험에서는 각각의 에칭 처리에서 4 회의 메인 에칭을 연속하여 행함으로써 적층막에 홀을 형성했다.
각 에칭의 처리 조건은 이하와 같다. 하기 처리 조건에서, 4 회의 메인 에칭(ME1 ~ ME4)의 BCl3 가스의 유량비(F1 ~ F4)는, 본 실시예에 따른 에칭 처리(BCl3 가스 있음)의 경우에는 F1 ~ F4 = 50 sccm로 하고, 비교예에 따른 에칭 처리(BCl3 가스 없음)의 경우는 F1 ~ F4 = 0 sccm로 했다. 그 외의 처리 조건은 동일하다.
[본 실험에 의한 에칭 처리의 처리 조건]
(최초의 메인 에칭(ME1))
처리실 내 압력 : 50 mTorr
제 1 고주파 전력의 주파수 / 파워 : 60 MHz / 2000 W
제 2 고주파 전력의 주파수 / 파워 : 400 kHz / 2000 W
가스 : HBr / C4F8 / BCl3 / Ar = 496 / 41 / F1 / 100 sccm
자력 : 454 Gauss
에칭 시간 : 140 초
(2 회째의 메인 에칭(ME2))
처리실 내 압력 : 50 mTorr
제 1 고주파 전력의 주파수 / 파워 : 60 MHz / 2000 W
제 2 고주파 전력의 주파수 / 파워 : 400 kHz / 3000 W
가스 : HBr / C4F8 / BCl3 / Ar = 496 / 37 / F2 / 100 sccm
자력 : 454 Gauss
에칭 시간 : 180 초
(3 회째의 메인 에칭(ME3))
처리실 내 압력 : 50 mTorr
제 1 고주파 전력의 주파수 / 파워 : 60 MHz / 2000 W
제 2 고주파 전력의 주파수 / 파워 : 400 kHz / 4000 W
가스 : HBr / C4F8 / BCl3 / Ar = 496 / 33 / F3 / 100 sccm
자력 : 454 Gauss
에칭 시간 : 180 초
(4 회째의 메인 에칭(ME4))
처리실 내 압력 : 50 mTorr
제 1 고주파 전력의 주파수 / 파워 : 60 MHz / 2000 W
제 2 고주파 전력의 주파수 / 파워 : 400 kHz / 4000 W
가스 : HBr / C4F8 / BCl3 / Ar = 496 / 29 / F4 / 100 sccm
자력 : 454 Gauss
에칭 시간 : 180 초
이러한 처리 조건으로 각 에칭 처리를 행한 경우의 실험 결과를 도 10, 도 11에 도시한다. 도 10, 도 11은 에칭 처리에 의해 형성된 오목부(여기서는 홀)의 단면의 주사형 전자 현미경 SEM(Scanning Electron Microscope) 사진을 도시한 것이다. 도 10은 비교예에 따른 에칭 처리(BCl3 가스 첨가 없음)의 경우의 실험 결과이며, 도 11은 본 실시예에 따른 에칭 처리(BCl3 가스 첨가 있음)의 경우의 실험 결과이다.
이 다층막의 막 구조로서는, 도 10, 도 11의 상부로부터, 레지스트 마스크, SiN층과 적층막(제 1 막인 SiO2, 제 2 막인 폴리 실리콘막(불순물 도핑)이 교호로 적층)을 가지는 다층막, 하지막이 형성되어 있다. 적층막의 각 층의 두께는 30 nm 정도이며, 36 층 적층되어 있다. 레지스트 마스크의 두께는 대략 1500 nm 정도이며, SiN층의 두께는 40 ~ 140 nm 정도이다. 적층막의 각 층의 두께는 60 nm 정도이며, 적층 수는 36 층이다. 또한, 레지스트 마스크 또는 SiN층의 두께, 적층막의 각 층의 두께 또는 층 수는 이에 한정되지 않는다. 하지막으로서는, 예를 들면 High-k 재료를 들 수 있다.
비교예에 따른 BCl3 가스 첨가가 없는 에칭 처리에서는 도 10에 도시한 바와 같이, SiN층의 측면이 에칭되어 보잉이 발생하고 있는 것을 알 수 있다. 이에 대하여, 본 실시예에 따른 BCl3 가스 첨가가 있는 에칭 처리에서는 도 11에 도시한 바와 같이, SiN층의 측면이 에칭되지 않아, 보잉의 발생이 억제되어 있는 것을 알 수 있다. 이와 같이, 적층막을 에칭하는 에칭 가스에 BCl3 가스를 첨가한 처리 가스를 이용함으로써, 보잉이 억제되는 것을 실험 결과로부터도 실증할 수 있었다.
이상, 첨부 도면을 참조하여 본 발명의 적합한 실시예에 대하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 말할 필요도 없다. 당업자라면, 특허 청구의 범위에 기재된 범주 내에서 각종의 변경예 또는 수정예에 상도할 수 있는 것은 명백하며, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
예를 들면, 상기 실시예에서는, 적층막에 오목부로서 홀(구멍)을 형성하는 실시예에 대하여 설명했지만, 본 발명에 따른 플라즈마 처리 방법은, 적층막에 오목부로서 라인 앤드 스페이스(L＆S) 등의 트렌치(홈)를 형성하는 경우에도 적용 가능하다.
또한, 본 발명에서 플라즈마 처리가 실시되는 피처리 기판은, 반도체 웨이퍼에 한정되지 않고, 예를 들면 플랫 패널 디스플레이(FPD : Flat Panel Display)용의 대형 기판, EL 소자 또는 태양 전지용의 기판이어도 된다.
산업상의 이용 가능성
본 발명은, 피처리 기판 상의 다층막을 플라즈마를 이용하여 에칭하는 플라즈마 처리 방법 및 플라즈마 처리 장치에 적용 가능하다.
100 : 플라즈마 처리 장치
110 : 처리실
112 : 재치대
114 : 통 형상 보지부
116 : 통 형상 지지부
118 : 포커스 링
120 : 배기로
122 : 베플판
124 : 배기구
126 : 배기관
128 : 배기부
130 : 게이트 밸브
133 : 정합기
138 : 샤워 헤드
140 : 정전 척
140a : 전극
142 : 직류 전압원
143 : 스위치
152 : 전열 가스 공급부
154 : 가스 공급 라인
156 : 전극판
156a : 가스 통기홀
158 : 전극 지지체
160 : 버퍼실
160a : 가스 도입구
162 : 처리 가스 공급부
164 : 가스 공급 배관
170 : 자석
172 : 상부 자석
174 : 하부 자석
182 : 냉매관
184 : 칠러 유닛
186, 188 : 배관
190 : 히터
192 : 교류 전원
200 : 제어부
210 : 조작부
220 : 기억부
310 : 하지막
320 : 다층막
330 : 마스크층
340 적층막
342 : 제 1 막
344 : 제 2 막
350 : SiN층
352 : 보호막
AC : 활성층
W : 웨이퍼

Claims (13)

  1. 처리실 내에 피처리 기판에 형성된 다층막을 플라즈마 에칭하는 플라즈마 처리 방법으로서,
    패터닝된 마스크층을 마스크로서 이용하여 처리 가스의 플라즈마를 생성하는 공정을 포함하고,
    상기 다층막은, 비유전률이 상이한 제 1 막 및 제 2 막이 교호로 적층된 적층막과, 상기 적층막 상에 형성된 질화 규소층을 가지고,
    취소 함유 가스, 염소 함유 가스, 옥소 함유 가스 중 하나 또는 둘 이상을 조합한 가스와 플루오르 카본계 가스를 포함하는 처리 가스를 상기 처리실 내로 도입하여 플라즈마 에칭을 복수 회 실행함으로써, 상기 질화 규소층으로부터 상기 적층막에 걸쳐 오목부를 형성해 가는 에칭 처리를 행하고,
    소정의 타이밍에서 상기 처리 가스에 붕소 함유 가스를 소정의 유량비로 첨가함으로써, 상기 오목부에 노출되는 상기 질화 규소층의 측벽에 보호막을 형성하면서 상기 적층막의 에칭을 진행시키는 것을 특징으로 하는 플라즈마 처리 방법.
  2. 제 1 항에 있어서,
    상기 붕소 함유 가스는, 삼불화 붕소, 삼염화 붕소, 산화 붕소 중 어느 하나인 것을 특징으로 하는 플라즈마 처리 방법.
  3. 제 1 항에 있어서,
    상기 피처리 기판의 온도는, 상기 복수 회의 플라즈마 에칭에 있어서는, 150 ℃ ~ 200 ℃이 되도록 조정하는 것을 특징으로 하는 플라즈마 처리 방법.
  4. 제 1 항에 있어서,
    각각의 상기 제 1 막은 실리콘 산화막이며, 각각의 상기 제 2 막은 폴리 실리콘막인 것을 특징으로 하는 플라즈마 처리 방법.
  5. 제 1 항에 있어서,
    상기 보호막은 질화 붕소로 형성되는 것을 특징으로 하는 플라즈마 처리 방법.
  6. 제 1 항에 있어서,
    상기 붕소 함유 가스는, 적어도 최초의 플라즈마 에칭에서 도입하는 것을 특징으로 하는 플라즈마 처리 방법.
  7. 제 6 항에 있어서,
    상기 최초의 플라즈마 에칭에서는, 상기 붕소 함유 가스의 유량비는 브롬 함유 가스에 대하여 10 % 이상 40 % 이하의 범위에서 설정하는 것을 특징으로 하는 플라즈마 처리 방법.
  8. 제 1 항에 있어서,
    상기 기판은 상부 전극과 하부 전극이 서로 대향하여 설치되어 있는 처리실 내에 상기 하부 전극 상에 배치되어 있고,
    상기 하부 전극에 인가하는 바이어스용 고주파 전력은, 상기 적층막의 에칭이 진행됨에 따라 증가하는 것을 특징으로 하는 플라즈마 처리 방법.
  9. 제 8 항에 있어서,
    상기 하부 전극에 인가하는 바이어스용 고주파 전력을 증가하는 타이밍은, 상기 플라즈마 에칭의 소정 횟수마다인 것을 특징으로 하는 플라즈마 처리 방법.
  10. 제 1 항에 있어서,
    상기 붕소 함유 가스는, 최초의 플라즈마 에칭으로부터 소정 횟수의 플라즈마 에칭에 걸쳐 도입하는 것을 특징으로 하는 플라즈마 처리 방법.
  11. 제 10 항에 있어서,
    상기 붕소 함유 가스는, 상기 최초의 플라즈마 에칭으로부터 모든 횟수의 플라즈마 에칭에 걸쳐 도입하는 것을 특징으로 하는 플라즈마 처리 방법.
  12. 제 10 항에 있어서,
    상기 붕소 함유 가스의 유량비는, 상기 적층막의 에칭이 진행됨에 따라 감소시키는 것을 특징으로 하는 플라즈마 처리 방법.
  13. 제 12 항에 있어서,
    상기 붕소 함유 가스의 유량비를 감소시키는 타이밍은, 상기 플라즈마 에칭의 소정 횟수마다인 것을 특징으로 하는 플라즈마 처리 방법.
KR1020147034541A 2012-07-10 2013-07-04 플라즈마 처리 방법 및 플라즈마 처리 장치 KR102033975B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2012-154698 2012-07-10
JP2012154698A JP5968130B2 (ja) 2012-07-10 2012-07-10 プラズマ処理方法及びプラズマ処理装置
US201261672437P 2012-07-17 2012-07-17
US61/672,437 2012-07-17
PCT/JP2013/068327 WO2014010499A1 (ja) 2012-07-10 2013-07-04 プラズマ処理方法及びプラズマ処理装置

Publications (2)

Publication Number Publication Date
KR20150035583A KR20150035583A (ko) 2015-04-06
KR102033975B1 true KR102033975B1 (ko) 2019-10-18

Family

ID=49915957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147034541A KR102033975B1 (ko) 2012-07-10 2013-07-04 플라즈마 처리 방법 및 플라즈마 처리 장치

Country Status (6)

Country Link
US (1) US9412617B2 (ko)
JP (1) JP5968130B2 (ko)
KR (1) KR102033975B1 (ko)
CN (1) CN104364886B (ko)
TW (1) TWI585848B (ko)
WO (1) WO2014010499A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6277004B2 (ja) 2014-01-31 2018-02-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
JP6423643B2 (ja) 2014-08-08 2018-11-14 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6454492B2 (ja) * 2014-08-08 2019-01-16 東京エレクトロン株式会社 多層膜をエッチングする方法
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
JP6328524B2 (ja) * 2014-08-29 2018-05-23 東京エレクトロン株式会社 エッチング方法
JP6339961B2 (ja) * 2015-03-31 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
JP6494424B2 (ja) * 2015-05-29 2019-04-03 東京エレクトロン株式会社 エッチング方法
US20170053793A1 (en) 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
JP6495854B2 (ja) 2016-03-16 2019-04-03 東芝メモリ株式会社 半導体装置の製造方法
KR102566770B1 (ko) 2016-07-27 2023-08-16 삼성전자주식회사 반도체 장치의 제조 방법
US10658194B2 (en) * 2016-08-23 2020-05-19 Lam Research Corporation Silicon-based deposition for semiconductor processing
CN107978674A (zh) * 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
JP6697372B2 (ja) * 2016-11-21 2020-05-20 キオクシア株式会社 ドライエッチング方法及び半導体装置の製造方法
CN106847821B (zh) 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法
KR102356741B1 (ko) 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
CN107658305A (zh) * 2017-08-31 2018-02-02 长江存储科技有限责任公司 一种半导体刻蚀方法及其形成结构
JP7137927B2 (ja) * 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
KR102437273B1 (ko) 2018-03-14 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR102419373B1 (ko) * 2019-04-19 2022-07-12 주식회사 히타치하이테크 플라스마 처리 방법
JPWO2020100339A1 (ja) * 2019-06-26 2021-02-15 株式会社日立ハイテク プラズマ処理方法
CN110808251A (zh) * 2019-11-12 2020-02-18 中国科学院微电子研究所 一种三维存储器的沟道制备方法
WO2021171458A1 (ja) * 2020-02-27 2021-09-02 株式会社日立ハイテク プラズマ処理方法
TW202208662A (zh) * 2020-04-01 2022-03-01 美商蘭姆研究公司 接縫減輕及間隙填充用整合式襯墊
WO2022140108A1 (en) * 2020-12-21 2022-06-30 Tokyo Electron Limited Conformal amorphous carbon layer etch with side-wall passivation
KR20240052809A (ko) * 2021-09-02 2024-04-23 램 리써치 코포레이션 탄소 함유 층을 에칭하기 위한 방법 및 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016078A1 (en) 1997-12-08 2002-02-07 Pavel Ionov Method for etching silicon oxynitride and dielectric antireflection coatings
US20070119373A1 (en) 2005-07-29 2007-05-31 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
US20070294043A1 (en) 2006-06-16 2007-12-20 Shannon Steven C Method for determining plasma characteristics
US20080057729A1 (en) 2006-02-27 2008-03-06 Meihua Shen Etch methods to form anisotropic features for high aspect ratio applications
JP2011508431A (ja) 2007-12-21 2011-03-10 ラム リサーチ コーポレーション シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263415A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
JP4014456B2 (ja) * 2002-06-19 2007-11-28 株式会社日立ハイテクノロジーズ エッチング処理方法
US7112479B2 (en) * 2004-08-27 2006-09-26 Micron Technology, Inc. Methods of forming gatelines and transistor devices
JP4554479B2 (ja) * 2005-09-13 2010-09-29 株式会社日立ハイテクノロジーズ ドライエッチング方法
US7910283B2 (en) * 2005-11-21 2011-03-22 Shin-Etsu Chemical Co., Ltd. Silicon-containing antireflective coating forming composition, silicon-containing antireflective coating, substrate processing intermediate, and substrate processing method
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高ｋ材料ゲート構造の高温エッチング方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016078A1 (en) 1997-12-08 2002-02-07 Pavel Ionov Method for etching silicon oxynitride and dielectric antireflection coatings
US20070119373A1 (en) 2005-07-29 2007-05-31 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
US20080057729A1 (en) 2006-02-27 2008-03-06 Meihua Shen Etch methods to form anisotropic features for high aspect ratio applications
US20070294043A1 (en) 2006-06-16 2007-12-20 Shannon Steven C Method for determining plasma characteristics
JP2011508431A (ja) 2007-12-21 2011-03-10 ラム リサーチ コーポレーション シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング

Also Published As

Publication number Publication date
KR20150035583A (ko) 2015-04-06
CN104364886B (zh) 2016-12-07
TWI585848B (zh) 2017-06-01
US9412617B2 (en) 2016-08-09
JP2014017406A (ja) 2014-01-30
TW201419400A (zh) 2014-05-16
JP5968130B2 (ja) 2016-08-10
WO2014010499A1 (ja) 2014-01-16
US20150303069A1 (en) 2015-10-22
CN104364886A (zh) 2015-02-18

Similar Documents

Publication Publication Date Title
KR102033975B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
KR102034556B1 (ko) 플라즈마 처리 방법
JP6154820B2 (ja) プラズマ処理方法及びプラズマ処理装置
KR102584336B1 (ko) 에칭 처리 방법
JP6219558B2 (ja) ３ｄフラッシュ構造用のエッチングプロセス
TW201901794A (zh) 高深寬比低溫蝕刻期間用於側壁鈍化之氣體添加劑
CN100405551C (zh) 在双掺杂栅应用中改进轮廓控制和提高n/p负载的方法
CN101131927A (zh) 增强等离子体蚀刻性能的方法
EP1856717A2 (en) Stabilized photoresist structure for etching process
JP5235596B2 (ja) Ｓｉエッチング方法
CN108573974B (zh) 存储器及其形成方法
KR20150016498A (ko) 플라즈마 에칭 방법
US20090065479A1 (en) Dry etching method of high-k film
KR102437295B1 (ko) 반도체 소자의 제조 방법
US20200126801A1 (en) Etching method and plasma processing apparatus
US11574814B2 (en) Substrate and substrate processing method
KR102542167B1 (ko) 에칭 방법 및 플라즈마 처리 장치
US20240038501A1 (en) Etching method and plasma processing apparatus
US9460897B2 (en) Plasma etching method and plasma etching apparatus
CN104704612B (zh) 等离子体处理方法和等离子体处理装置
KR101139189B1 (ko) 플라즈마 에칭 방법, 플라즈마 처리 장치 및 컴퓨터 판독 가능한 기억 매체
WO2024064526A1 (en) Method for etching features in a stack

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant